JPS58210677A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS58210677A JPS58210677A JP57093806A JP9380682A JPS58210677A JP S58210677 A JPS58210677 A JP S58210677A JP 57093806 A JP57093806 A JP 57093806A JP 9380682 A JP9380682 A JP 9380682A JP S58210677 A JPS58210677 A JP S58210677A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 11
- 241000981595 Zoysia japonica Species 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型成界効果トランジスタのゲート保
護ダイオード、特に基板の一方の面にドレイン電ffi
があシ、他方の而にゲート電極とソース電極があるいわ
ゆる縦型電界効果トランジスタのゲート保護ダイオード
の構造に関するものである。
護ダイオード、特に基板の一方の面にドレイン電ffi
があシ、他方の而にゲート電極とソース電極があるいわ
ゆる縦型電界効果トランジスタのゲート保護ダイオード
の構造に関するものである。
半導体基板の一方の而(裏面)をドレインとし、他方の
面(表面)にソースとゲートがある縦型電界効果トラン
ジスタのベース領域内に作った従来型のゲート保護ダイ
オードの一例を第1図に示す。
面(表面)にソースとゲートがある縦型電界効果トラン
ジスタのベース領域内に作った従来型のゲート保護ダイ
オードの一例を第1図に示す。
すなわち、N+型高濃度半導体基板2り上のへ一型低濃
度半導体頌域2の土部表面に形成された絶縁ゲート型電
界効果トランジスタのP型ベース領域3の内部表面にN
型不純物領域4をもうけ、N型不純物領域4の内部表面
並びにP型ベース領域3の表面とN型不純物領域4の表
面にまたがって十 P 型高濃度不純物領域5と3′をそれぞれもうけ、P
型高濃度不純物領域5をゲート電極に接続し、P 型
高濃度不純物領域3′をソース電極に接続すると、P+
型領域5とP+型領域3′との間でNfi領域4を介し
てP+NP+構造を有する双方向逆ダイオード(bac
k to back diode)が形成され、P+型
領域3′ ・N型領域4及びP+型領域5それぞれの不
純物a度及びディメンション等を変えれば各種のブレー
クダウン電圧及び破壊耐量等を有する絶縁ゲート保護ダ
イオードが形成出来る。
度半導体頌域2の土部表面に形成された絶縁ゲート型電
界効果トランジスタのP型ベース領域3の内部表面にN
型不純物領域4をもうけ、N型不純物領域4の内部表面
並びにP型ベース領域3の表面とN型不純物領域4の表
面にまたがって十 P 型高濃度不純物領域5と3′をそれぞれもうけ、P
型高濃度不純物領域5をゲート電極に接続し、P 型
高濃度不純物領域3′をソース電極に接続すると、P+
型領域5とP+型領域3′との間でNfi領域4を介し
てP+NP+構造を有する双方向逆ダイオード(bac
k to back diode)が形成され、P+型
領域3′ ・N型領域4及びP+型領域5それぞれの不
純物a度及びディメンション等を変えれば各種のブレー
クダウン電圧及び破壊耐量等を有する絶縁ゲート保護ダ
イオードが形成出来る。
この絶縁ゲート保護ダイオードを絶縁ゲート型醒界効果
トランジスタ部分と伴に等価回路であられすと第2図の
ごとくなる。すなわち、N型領域4を介してP+型領域
5と3′との間でPjNP+構造を有する双方向逆ダイ
オード(back t。
トランジスタ部分と伴に等価回路であられすと第2図の
ごとくなる。すなわち、N型領域4を介してP+型領域
5と3′との間でPjNP+構造を有する双方向逆ダイ
オード(back t。
back diode) G1)を形成出来、P+型領
域5とP+型領域3′を各々ゲート電極とソース電極に
接続すれば絶縁ゲートの保護ダイオードとなる。
域5とP+型領域3′を各々ゲート電極とソース電極に
接続すれば絶縁ゲートの保護ダイオードとなる。
しかし、従来型では、構造上ゲート電極(qとドレイン
電極(ロ)との間で、P+型領域5・N型領域4・P型
領域3・N−型領域2が介在し、これが第2図に示すご
と(P+NPN−構造をした寄生サイリスタ8Cを構成
し、ドレイン電極0Iソース電極(S)及びゲート電極
(qの各々のバイアス条件によっては前記の寄生サイリ
スタがオン状態(いわゆるサイリスタ動作をする)とな
り、ドレイン電極(IJ)とゲート電極0の間のインピ
ーダンスが極端に低下する場合がある。場合によっては
、ドレイン0とゲート((1間が短絡(ショート)状態
となり、絶縁ゲート型電界効果トランジスタの正常動作
を阻害する。
電極(ロ)との間で、P+型領域5・N型領域4・P型
領域3・N−型領域2が介在し、これが第2図に示すご
と(P+NPN−構造をした寄生サイリスタ8Cを構成
し、ドレイン電極0Iソース電極(S)及びゲート電極
(qの各々のバイアス条件によっては前記の寄生サイリ
スタがオン状態(いわゆるサイリスタ動作をする)とな
り、ドレイン電極(IJ)とゲート電極0の間のインピ
ーダンスが極端に低下する場合がある。場合によっては
、ドレイン0とゲート((1間が短絡(ショート)状態
となり、絶縁ゲート型電界効果トランジスタの正常動作
を阻害する。
この現象はP型領域3の抵抗の影響によシ、N型領域4
とN−型領域2とに挾まれたP型領域3の部分とソース
電極(8)との間で電位差を生じこれが無視出来ない程
度(約0.3〜1v程麿)になると起こると考えられる
。このP型領域3の抵抗は等簡約に第2図のRgBで表
わされる。同、第2図の”DBはN型領域4における抵
抗である。
とN−型領域2とに挾まれたP型領域3の部分とソース
電極(8)との間で電位差を生じこれが無視出来ない程
度(約0.3〜1v程麿)になると起こると考えられる
。このP型領域3の抵抗は等簡約に第2図のRgBで表
わされる。同、第2図の”DBはN型領域4における抵
抗である。
本発明の目的は、MOSFETの正常動作を阻害するゲ
ート電極0とドレイン成極0間の寄生サイリスタ動作を
阻止しながら絶縁ゲート保護ダイオードを有する電界効
果゛トランジスタを提供することにある。゛ 本発明は第2図におけるRgBを非常に小さくして寄生
サイリスタ動作を防止するものである。
ート電極0とドレイン成極0間の寄生サイリスタ動作を
阻止しながら絶縁ゲート保護ダイオードを有する電界効
果゛トランジスタを提供することにある。゛ 本発明は第2図におけるRgBを非常に小さくして寄生
サイリスタ動作を防止するものである。
以下、本発明の実施例につき図面を参照して詳細に説明
する。
する。
本発明の第1の実施例を示す第3図において、P型領域
3を絶縁ゲート型醒界効果トランジスタのベースとし、
P型領域3に接するように不純物濃度IQIII〜l
Q 206IF−”程度のP+型領域3′をもうけ、P
型領域3′に囲まれた不純物濃度1016〜101?
一程度のN型領域4と不純物濃度が1014〜l QI
Sff3程度のN−型半導体基板との境界に不純物濃度
1018〜10”°(lt3程度、幅約3〜10μmの
P+型領域11をもうけこれをP+型領域3′と接続す
る。またへ型領域内表面に不純物濃度l018〜102
0cIIL4程度CDP十m領域5を4!5ける。そこ
で、P+型領域5をゲート電極7に短絡し、かつ叶型領
域3′をソース電極9と短絡5− することにより、従来型構造における絶縁ゲート型醒界
効果トランジスタのベース部の寄生抵抗R’snを非常
に下げることが可能で、はとんど無視出来る程度の抵抗
値に下がり、この結果、第4図に示すごとき等価回路と
なり寄生サイリスタは存在しなくなる。このため、従来
型に見られるようなMOS F W Tの正常動作を阻
害するような寄生サイリスタ動作はほとんど起こらなく
なる。
3を絶縁ゲート型醒界効果トランジスタのベースとし、
P型領域3に接するように不純物濃度IQIII〜l
Q 206IF−”程度のP+型領域3′をもうけ、P
型領域3′に囲まれた不純物濃度1016〜101?
一程度のN型領域4と不純物濃度が1014〜l QI
Sff3程度のN−型半導体基板との境界に不純物濃度
1018〜10”°(lt3程度、幅約3〜10μmの
P+型領域11をもうけこれをP+型領域3′と接続す
る。またへ型領域内表面に不純物濃度l018〜102
0cIIL4程度CDP十m領域5を4!5ける。そこ
で、P+型領域5をゲート電極7に短絡し、かつ叶型領
域3′をソース電極9と短絡5− することにより、従来型構造における絶縁ゲート型醒界
効果トランジスタのベース部の寄生抵抗R’snを非常
に下げることが可能で、はとんど無視出来る程度の抵抗
値に下がり、この結果、第4図に示すごとき等価回路と
なり寄生サイリスタは存在しなくなる。このため、従来
型に見られるようなMOS F W Tの正常動作を阻
害するような寄生サイリスタ動作はほとんど起こらなく
なる。
本発明の第2の実施例を第5図に示す。第2の実施例は
DMO8FETに本発明を適用した例である。
DMO8FETに本発明を適用した例である。
本発明の第3の実施例を第6図に示す。第3の実施例は
VMUSFETに本発明を適用した例である。
VMUSFETに本発明を適用した例である。
以上説明したように本発明によればいわゆる縦型構造を
有する絶縁ゲート型電界効果トランジスタの正常動作を
阻害することのないゲート保護ダイオード構造を提供出
来る。
有する絶縁ゲート型電界効果トランジスタの正常動作を
阻害することのないゲート保護ダイオード構造を提供出
来る。
以上、実施例をへ′チャンネル型の場合について述べた
が、Pチャンネル型の場合も全く適用可能6一 であることは明らかである。
が、Pチャンネル型の場合も全く適用可能6一 であることは明らかである。
第1図は従来型の絶縁ゲート保護ダイオードの断面図、
第2図はその等価回路、第3図は本発明の一実施例を示
す絶縁ゲート保循ダイオードの断面図、第4図はその等
価回路図、第5図、第6図は本発明の他の実施例を示す
絶縁ゲート保護ダイオードの断面図である。 l・・・・・・ドレイン電極、2・・・・・・へ−型領
域、2′・・・・・・N+型基板、2“・・・・・・N
型領域、3t3“・・・・・・P型領域% 3’、+
5 + 11・・・・・・P+型領域、4・・・・・
・へ型領域、6・・・・・・N+型頌域、7・・・・・
・ゲート電極、8・・・・・・ゲート電極に接続される
保膿ダイオードの電極、9・・・・・・ソース電極、1
0・・・・・・絶縁ノー、S・・・・・・ソース電極、
G・・・・・・ゲート電極、D・・・・・・ドレイン電
極 7− 第2 目 蓼3 閉 手続補正書(自発) 特許庁長官 殿 1、事件の表示 昭和57年特 許願第9380
6号2、発明の名称 電界効果トランジスタ3、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目33番1号 (423) 日本電気株式会社 代表者 関本忠弘 4゜代理人 〒108 東京都港区芝五丁目37番8号 住友三田
ビル日本電気株式会社内 (6591) 弁理士 内 原 晋電話東京(0
3)456−3111(大代表)(連絡先 日本電気株
式会社特許部) 5、補正の対象 図面 6、補正の内容 図面の第1図乃至第6図を添附図面とさしがえる。 7 添附書類 図面 各1通 琴 / 図 峯 2 図
第2図はその等価回路、第3図は本発明の一実施例を示
す絶縁ゲート保循ダイオードの断面図、第4図はその等
価回路図、第5図、第6図は本発明の他の実施例を示す
絶縁ゲート保護ダイオードの断面図である。 l・・・・・・ドレイン電極、2・・・・・・へ−型領
域、2′・・・・・・N+型基板、2“・・・・・・N
型領域、3t3“・・・・・・P型領域% 3’、+
5 + 11・・・・・・P+型領域、4・・・・・
・へ型領域、6・・・・・・N+型頌域、7・・・・・
・ゲート電極、8・・・・・・ゲート電極に接続される
保膿ダイオードの電極、9・・・・・・ソース電極、1
0・・・・・・絶縁ノー、S・・・・・・ソース電極、
G・・・・・・ゲート電極、D・・・・・・ドレイン電
極 7− 第2 目 蓼3 閉 手続補正書(自発) 特許庁長官 殿 1、事件の表示 昭和57年特 許願第9380
6号2、発明の名称 電界効果トランジスタ3、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目33番1号 (423) 日本電気株式会社 代表者 関本忠弘 4゜代理人 〒108 東京都港区芝五丁目37番8号 住友三田
ビル日本電気株式会社内 (6591) 弁理士 内 原 晋電話東京(0
3)456−3111(大代表)(連絡先 日本電気株
式会社特許部) 5、補正の対象 図面 6、補正の内容 図面の第1図乃至第6図を添附図面とさしがえる。 7 添附書類 図面 各1通 琴 / 図 峯 2 図
Claims (1)
- 第1導電型の半導体基体に形成された第2導電型の第1
半導体領域と、該第1半導体領域に形成された第1導電
型の第2半導体領域と、前記半導体基体および前記第2
半導体領域間にはさまれた前記第1半導体領域上に形成
された絶縁膜とを有し、前記半導体基体をドレイン、前
記第2半導体領域をソース、前記絶縁膜をゲート絶縁膜
とする電界効果トランジスタにおいて、第2導電型の第
3半導体領域と、該第3半導体領域で取り囲まれた第1
導電型の第4半導体領域と、該第4半導体領域に形成さ
れた第2導電型の第5半導体領域とをさらに有し、前記
第3半導体領域と前記第5半導体領域との間の逆接続P
N接合をゲート保護ダイオードとして用いたことを特徴
とする電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57093806A JPS58210677A (ja) | 1982-06-01 | 1982-06-01 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57093806A JPS58210677A (ja) | 1982-06-01 | 1982-06-01 | 電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58210677A true JPS58210677A (ja) | 1983-12-07 |
JPH0559589B2 JPH0559589B2 (ja) | 1993-08-31 |
Family
ID=14092643
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57093806A Granted JPS58210677A (ja) | 1982-06-01 | 1982-06-01 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58210677A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4686551A (en) * | 1982-11-27 | 1987-08-11 | Nissan Motor Co., Ltd. | MOS transistor |
US4803532A (en) * | 1982-11-27 | 1989-02-07 | Nissan Motor Co., Ltd. | Vertical MOSFET having a proof structure against puncture due to breakdown |
EP0822600A1 (en) * | 1996-07-29 | 1998-02-04 | Motorola, Inc. | Lateral gate, vertical drift region transistor |
US5780917A (en) * | 1992-04-03 | 1998-07-14 | Hitachi, Ltd. | Composite controlled semiconductor device and power conversion device using the same |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54144182A (en) * | 1978-05-02 | 1979-11-10 | Toshiba Corp | Semiconductor device |
-
1982
- 1982-06-01 JP JP57093806A patent/JPS58210677A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54144182A (en) * | 1978-05-02 | 1979-11-10 | Toshiba Corp | Semiconductor device |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4686551A (en) * | 1982-11-27 | 1987-08-11 | Nissan Motor Co., Ltd. | MOS transistor |
US4803532A (en) * | 1982-11-27 | 1989-02-07 | Nissan Motor Co., Ltd. | Vertical MOSFET having a proof structure against puncture due to breakdown |
US5945723A (en) * | 1992-04-02 | 1999-08-31 | Hitachi, Ltd. | Composite controlled semiconductor device |
US5780917A (en) * | 1992-04-03 | 1998-07-14 | Hitachi, Ltd. | Composite controlled semiconductor device and power conversion device using the same |
EP0822600A1 (en) * | 1996-07-29 | 1998-02-04 | Motorola, Inc. | Lateral gate, vertical drift region transistor |
Also Published As
Publication number | Publication date |
---|---|
JPH0559589B2 (ja) | 1993-08-31 |
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