JPS5961180A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5961180A JPS5961180A JP17202582A JP17202582A JPS5961180A JP S5961180 A JPS5961180 A JP S5961180A JP 17202582 A JP17202582 A JP 17202582A JP 17202582 A JP17202582 A JP 17202582A JP S5961180 A JPS5961180 A JP S5961180A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体装置に於ける電極引き出し部分の占有
面積を低減化することが可能である半導体装置の製造方
法に関する。
面積を低減化することが可能である半導体装置の製造方
法に関する。
従来技術と問題点
一般に、半導体装置の性能を向上する為の一手段として
、その寸法を縮小することが行なわれてきた。例えば、
電界効果トランジスタであれば、チャネル長を短く、バ
イポーラ・トランジスタであれば、ベース幅を狭くする
ことに依って利得を上げることができる。また、寄生容
量を低減することに依って動作速度を高速化することが
可能であり、電界効果トランジスタであれば、トレイン
領域に於ける接合面積の低減、バイポーラ・トランジス
タであれば、ベース・コンタクト領域の縮小を図ること
が有効である。
、その寸法を縮小することが行なわれてきた。例えば、
電界効果トランジスタであれば、チャネル長を短く、バ
イポーラ・トランジスタであれば、ベース幅を狭くする
ことに依って利得を上げることができる。また、寄生容
量を低減することに依って動作速度を高速化することが
可能であり、電界効果トランジスタであれば、トレイン
領域に於ける接合面積の低減、バイポーラ・トランジス
タであれば、ベース・コンタクト領域の縮小を図ること
が有効である。
従来、これ等を可能にする半導体装置の製造技術は種々
開発され、それなりに効果をあげてきたが、将来に向け
て、より一層の小型化及び特性向上を期待できる技術の
開発が要求されている。
開発され、それなりに効果をあげてきたが、将来に向け
て、より一層の小型化及び特性向上を期待できる技術の
開発が要求されている。
発明の目的
本発明は、半導体装置の電極引き出し部分の占有面積を
低減しようとするもので、例えば、M TS電界効果ト
ランジスタであれば、ソース及びドレイン各領域の面積
を極限まで小さくすることができるように、また、ハ・
イボーラ・1−ランシスクであれば、ベース・コンタク
ト領域及びベース領域の面「lを必要最小限まで小さく
することができるようにするものである。
低減しようとするもので、例えば、M TS電界効果ト
ランジスタであれば、ソース及びドレイン各領域の面積
を極限まで小さくすることができるように、また、ハ・
イボーラ・1−ランシスクであれば、ベース・コンタク
ト領域及びベース領域の面「lを必要最小限まで小さく
することができるようにするものである。
発明の構成
本発明では、半導体基板上に第1の絶縁膜を形成し、そ
の上に第1の電気伝導膜を形成し、その十に第2の絶縁
i戻を形成し、第2の絶縁膜をパターニングして窓を形
成し、パターニングされた第2の絶縁膜をマスクとして
第1の電気伝導膜のパターニング及びり・イト・エツチ
ングを行ない、第1の電気伝導膜がg−イト・エツチン
グされた部分に対向する第1の絶縁膜部分、即し、第2
の絶縁11Qの庇の一ド方に対面している第1の絶縁膜
f41;分をエツチングして半導体基板の一部表面をi
t”ii出さ−υ、それから第2の電気伝導膜を形成し
て第1の電気伝導膜と半導体基板との電気的接触をとる
ものである。
の上に第1の電気伝導膜を形成し、その十に第2の絶縁
i戻を形成し、第2の絶縁膜をパターニングして窓を形
成し、パターニングされた第2の絶縁膜をマスクとして
第1の電気伝導膜のパターニング及びり・イト・エツチ
ングを行ない、第1の電気伝導膜がg−イト・エツチン
グされた部分に対向する第1の絶縁膜部分、即し、第2
の絶縁11Qの庇の一ド方に対面している第1の絶縁膜
f41;分をエツチングして半導体基板の一部表面をi
t”ii出さ−υ、それから第2の電気伝導膜を形成し
て第1の電気伝導膜と半導体基板との電気的接触をとる
ものである。
発明の実施例
であり、以下これ等の図を参照しつつ説明する。
尚、本実施例はバイポーラ半導体装置に関するものであ
る。
る。
第1図参照
■ 面指数(100)の主面を持つn型シリコン半導体
基Fj、1に熱酸化法を適用し、厚さ例えば500 〔
人〕の二酸化シリコン(SiOz)絶縁膜2を形成する
。
基Fj、1に熱酸化法を適用し、厚さ例えば500 〔
人〕の二酸化シリコン(SiOz)絶縁膜2を形成する
。
■ 化学気相堆積法を適用し、厚さ例えば1000 〔
人〕の窒化シリコン(Si3N4)膜3を形成する。
人〕の窒化シリコン(Si3N4)膜3を形成する。
■ 化学気相堆積法を適用し、硼素(13)をドープし
た厚さ例えば3000 C人〕の多結晶シリコン膜4
を形成する。
た厚さ例えば3000 C人〕の多結晶シリコン膜4
を形成する。
(心 !リシ酸化法を適用し、厚さ例えば200(1(
人〕の二酸化シリコン絶縁膜5を形成する。
人〕の二酸化シリコン絶縁膜5を形成する。
■ フメト・リソグラフィ技術にて、窓7を自するフメ
ト・レジス1]臭6を形成する。
ト・レジス1]臭6を形成する。
第2図参照
■ フメト・レジスト膜6をマスクとして、二酸化シリ
コン絶縁膜5及び多結晶シリコン膜4を順次エツチング
して前記窓υと類似形状の開口を形成する。
コン絶縁膜5及び多結晶シリコン膜4を順次エツチング
して前記窓υと類似形状の開口を形成する。
■ フメト・レジスト膜6を除去してから、イオン注入
法を適用し、硼素イオンを8 X l 012(Cm−
2)程度のドーズ舒で11ら込2j、、p型領域(ベー
ス領域)8を形成する。
法を適用し、硼素イオンを8 X l 012(Cm−
2)程度のドーズ舒で11ら込2j、、p型領域(ベー
ス領域)8を形成する。
■ 二酸化シリコン絶縁膜5をマスクとして多結晶シリ
コン膜4のサイド・エツチングを行なう。
コン膜4のサイド・エツチングを行なう。
これに依り、二酸化シリコン絶縁膜5には庇5Δが〜形
成される。尚、記号9はサイド・1ソチングに依り形成
された空所を指示していて、この空所9の奥行は200
0 (入〕程度が良い。
成される。尚、記号9はサイド・1ソチングに依り形成
された空所を指示していて、この空所9の奥行は200
0 (入〕程度が良い。
第3図参照
■ スパッタ法或いは蒸着法を適用し、厚さ例えば10
00 (人〕のアルミニウム(AI)膜10を形成する
。このアルミニウム膜10ば空所9に露出されている窒
化シリコン膜3の部分には付着しない。
00 (人〕のアルミニウム(AI)膜10を形成する
。このアルミニウム膜10ば空所9に露出されている窒
化シリコン膜3の部分には付着しない。
[相] 前記工程で形成したアルミニウム膜10をマス
クとして窒化シリコン膜3のエツチングを行なう。この
時のエツチングには、CF 4 / 02をエッチャン
トとするプラズマ・エツチング法を適用することかでき
る。
クとして窒化シリコン膜3のエツチングを行なう。この
時のエツチングには、CF 4 / 02をエッチャン
トとするプラズマ・エツチング法を適用することかでき
る。
■ アルミニウム膜10を除去してから、HF/N H
4OH液中に浸漬してエツチングを行なうと、二酸化シ
リコン絶縁膜2がパターニングされ、コンタク1−窓1
1が形成される。
4OH液中に浸漬してエツチングを行なうと、二酸化シ
リコン絶縁膜2がパターニングされ、コンタク1−窓1
1が形成される。
尚、ここでは、第1の絶縁膜として二酸化シリコン絶縁
膜2及び窒化シリコン膜3の2層構造を採用したが、こ
れは、いずれか一方のみでも良い。その場合は、アルミ
ニウム膜10の代りに他の桐材を使用することもできる
。
膜2及び窒化シリコン膜3の2層構造を採用したが、こ
れは、いずれか一方のみでも良い。その場合は、アルミ
ニウム膜10の代りに他の桐材を使用することもできる
。
第4図参照
@ 化学気相堆積法にて、厚さ例えば4000〔人〕程
度の多結晶シリコン膜I2を形成する。
度の多結晶シリコン膜I2を形成する。
第5図参照
0 エッチャントとしてCCl4或いはCF 4102
ガスを用いたりアクティブ・イオン・エツチング法にて
、窒化シリコン膜3の表面が露出するまで多結晶シリコ
ン膜12をエツチングする。
ガスを用いたりアクティブ・イオン・エツチング法にて
、窒化シリコン膜3の表面が露出するまで多結晶シリコ
ン膜12をエツチングする。
これに依り、多結晶シリコン膜12は二酸化シリコン絶
縁膜5の庇5Aでマスクされた部分が残留する。
縁膜5の庇5Aでマスクされた部分が残留する。
■ 二酸化シリコン絶縁膜5を除去してから、熱酸化法
にて多結晶シリコン膜4及び12の表面を酸化して厚さ
例えば2000 (人〕程度の二酸化シリコン絶縁膜1
3を形成Jる。
にて多結晶シリコン膜4及び12の表面を酸化して厚さ
例えば2000 (人〕程度の二酸化シリコン絶縁膜1
3を形成Jる。
これと同時に多結晶シリコン膜4から半導体基板1に硼
素がI)j、: tl&され、p+型領領域14形成さ
れる。
素がI)j、: tl&され、p+型領領域14形成さ
れる。
第に図参)11)
■ iFW山している窒化シリコン膜3をエツチングし
、更に二酸化シリコン化41;を膜2をエツチングして
半導体基板1の表面を露出さゼる。
、更に二酸化シリコン化41;を膜2をエツチングして
半導体基板1の表面を露出さゼる。
[相] 化学気相堆積法にて、砒素(As)をドープし
た多結晶シリコン膜15を成長させ、これより砒素を半
導体基板1に拡散することに依り、n+型領領域エミッ
タ領域)16を形成する。
た多結晶シリコン膜15を成長させ、これより砒素を半
導体基板1に拡散することに依り、n+型領領域エミッ
タ領域)16を形成する。
このような工程を採ることに依り、極小のバイポーラ・
トランジスタを作製することができる。
トランジスタを作製することができる。
因に、p型領域8或いはp+型領領域16長さはI 〔
μm〕以下にすることができる。
μm〕以下にすることができる。
本発明は、前記の如きバイポーラ・トランジスタのみな
らず、MIS電弄効果トランソスタにも適用することが
できる。その場合は、コンタクト窓11の部分を利用し
てソース領域及びトレイン領域を形成すれば良い。勿論
、その場合はp型領域8及びn+型領領域16は形成し
ない。また、ケート絶縁膜は、窓7内の窒化シリコン膜
3及び二酸化シリコン絶縁膜2を除去した後、シリコン
半導体基板1の表面を再度酸化して形成する。
らず、MIS電弄効果トランソスタにも適用することが
できる。その場合は、コンタクト窓11の部分を利用し
てソース領域及びトレイン領域を形成すれば良い。勿論
、その場合はp型領域8及びn+型領領域16は形成し
ない。また、ケート絶縁膜は、窓7内の窒化シリコン膜
3及び二酸化シリコン絶縁膜2を除去した後、シリコン
半導体基板1の表面を再度酸化して形成する。
発明の効果
本発明に依れば、半導体基板上に第1の絶縁膜、第10
)電気伝導膜、第2の絶縁膜をそれぞれ形成し、第2の
絶縁膜と第1の電気伝導膜とに開L1を形成してから第
1の電気伝導膜をり′イト・jエツチングしご空所を形
成し、該空所に一幻向Jる第10)絶縁膜をエツチング
して半導体基板を露出さ−[てから第2の電気伝導膜を
形成して半導体基板と第1の電気伝導11恨との電気接
触を採るようにし−でしへる為、電極の引き出し部分が
セルフ・アラインメント的に形成され、その面積は著し
く小さなもσ)とすることができ、また、不純物拡散領
域も一シ117フ・アラインメント的に形成できるので
、−7ラインメンl−余裕を必要とせず、その面積を小
さくすることが可能であるから半導体装置の集積度を向
上するのに右9)Jである。そして、その小型化に依り
、寄生容量が低下するなど、高周波性能を向上させるこ
ともできる。
)電気伝導膜、第2の絶縁膜をそれぞれ形成し、第2の
絶縁膜と第1の電気伝導膜とに開L1を形成してから第
1の電気伝導膜をり′イト・jエツチングしご空所を形
成し、該空所に一幻向Jる第10)絶縁膜をエツチング
して半導体基板を露出さ−[てから第2の電気伝導膜を
形成して半導体基板と第1の電気伝導11恨との電気接
触を採るようにし−でしへる為、電極の引き出し部分が
セルフ・アラインメント的に形成され、その面積は著し
く小さなもσ)とすることができ、また、不純物拡散領
域も一シ117フ・アラインメント的に形成できるので
、−7ラインメンl−余裕を必要とせず、その面積を小
さくすることが可能であるから半導体装置の集積度を向
上するのに右9)Jである。そして、その小型化に依り
、寄生容量が低下するなど、高周波性能を向上させるこ
ともできる。
第1図乃至第6図は本発明一実施例を説明する為の上程
要所に於ける半導体装置の要Qli切断側面図である。 図に於いて、1はシリコン半導体基板、2番よ二酸化シ
リコン絶縁膜、3は窒化ンリコン膜、4番よ多結晶シリ
コン膜、5は二酸化シリコン絶縁膜、6はフォト・レジ
スト膜、7は窓、8はp型頭」或、9は空所、10はア
ルミニウム膜、11はコンタクト窓、12は多結晶シリ
コン膜、I3は二酸化シリコン絶縁膜、14はp+型型
頭、154よ多結晶シリコン膜、1Gはn“型領域であ
る。 特許出願人 富士通株式会社 イし埋入弁理士 玉轟 久五部 (外3名)
要所に於ける半導体装置の要Qli切断側面図である。 図に於いて、1はシリコン半導体基板、2番よ二酸化シ
リコン絶縁膜、3は窒化ンリコン膜、4番よ多結晶シリ
コン膜、5は二酸化シリコン絶縁膜、6はフォト・レジ
スト膜、7は窓、8はp型頭」或、9は空所、10はア
ルミニウム膜、11はコンタクト窓、12は多結晶シリ
コン膜、I3は二酸化シリコン絶縁膜、14はp+型型
頭、154よ多結晶シリコン膜、1Gはn“型領域であ
る。 特許出願人 富士通株式会社 イし埋入弁理士 玉轟 久五部 (外3名)
Claims (1)
- 半導体基板上に第1の絶縁膜とその北に第1の電気伝導
膜とその」二に第2の絶縁膜とを順次に形成し、次に、
該第2の絶縁膜をバターニングして開口を形成し、次に
、該第2の絶縁膜をマスクとして前記第1の電気伝導膜
をパターニングし開(」を形成して前記第1の絶縁膜を
露出させ、次に、前記第1の電気伝導膜のザイ1−・エ
ツチングを行なって前記第2の絶縁膜が張り出した状態
となることに依り41;成された庇の下方に空所を形成
し、次に、該空所に対向する前記第1の絶縁膜をエツチ
ングして窓を形成することに依り前記半導体基板の表面
を露出させ、次に、第2の電気伝導膜を形成して前記第
1の電気伝導膜と前記半導体基板との電気的接触を完成
する工程が含まれてなるごとを特徴とする半導体装置の
製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17202582A JPS5961180A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
US06/537,017 US4545114A (en) | 1982-09-30 | 1983-09-29 | Method of producing semiconductor device |
EP83305971A EP0107416B1 (en) | 1982-09-30 | 1983-09-30 | Method of producing semiconductor device |
DE8383305971T DE3380615D1 (en) | 1982-09-30 | 1983-09-30 | Method of producing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17202582A JPS5961180A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5961180A true JPS5961180A (ja) | 1984-04-07 |
JPH0429224B2 JPH0429224B2 (ja) | 1992-05-18 |
Family
ID=15934123
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17202582A Granted JPS5961180A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5961180A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60216581A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS60216580A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54155778A (en) * | 1978-05-30 | 1979-12-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
JPS5683063A (en) * | 1979-12-12 | 1981-07-07 | Hitachi Ltd | Manufacture of semiconductor device |
-
1982
- 1982-09-30 JP JP17202582A patent/JPS5961180A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54155778A (en) * | 1978-05-30 | 1979-12-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
JPS5683063A (en) * | 1979-12-12 | 1981-07-07 | Hitachi Ltd | Manufacture of semiconductor device |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60216581A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS60216580A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH0473617B2 (ja) * | 1984-04-12 | 1992-11-24 |
Also Published As
Publication number | Publication date |
---|---|
JPH0429224B2 (ja) | 1992-05-18 |
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