JPH11134875A - 半導体記憶装置、半導体記憶装置の制御装置及び制御方法 - Google Patents
半導体記憶装置、半導体記憶装置の制御装置及び制御方法Info
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- JPH11134875A JPH11134875A JP30072397A JP30072397A JPH11134875A JP H11134875 A JPH11134875 A JP H11134875A JP 30072397 A JP30072397 A JP 30072397A JP 30072397 A JP30072397 A JP 30072397A JP H11134875 A JPH11134875 A JP H11134875A
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Abstract
メモリの制御方法を提供する。 【解決手段】複数のセクタで1つのデータブロックを構
成し、該データブロック毎に各セクタの格納データを消
去可能とした半導体記憶装置おいて、セクタに消去フラ
グ12を格納する領域を備え、該消去フラグ12が設定
されたとき、該セクタの格納データを読み出し不能とす
る疑似消去状態とし、該消去フラグが設定されないと
き、該セクタの格納データを読み出し可能とする未消去
状態とする。
Description
特にフラッシュメモリのデータ消去方法に関するもので
ある。
メモリは、PCカードやその他の携帯用電子機器に使用
され、今後ますます市場が拡大すると予想される。PC
カードや携帯用電子機器の利便性を向上させるために、
このようなフラッシュメモリのデータ消去動作の自由度
を向上させることが必要となっている。
域は、例えば図7に示すように、8つのセクタ1a〜1
hで1つのデータブロック2が構成され、このようなブ
ロック2が多数配列される。
タに格納されたデータの消去動作は、データブロック単
位で行われる。すなわち、例えばデータブロック2a内
のセクタ1a,1c,1d,1gにデータが書き込まれ
ている状態で、セクタ1cに書き込まれているデータの
みを消去したい場合にも、データブロック2aを一括し
て消去することしかできない。
まれているデータを維持したい場合には、セクタ1a,
1d,1gの格納データを他のデータブロック2bに格
納した後、データブロック2a内の格納データを一括し
て消去する必要がある。
ラッシュメモリでは、セクタ毎に格納データを消去する
ことはできない。従って、データ消去動作の自由度が低
く、所望のセクタの格納データのみを消去する場合に
は、煩雑なデータ転送処理が必要となるという問題点が
ある。
を可能とするフラッシュメモリの制御方法を提供するこ
とにある。
置15より送出されるフラッシュメモリのセクタ11単
位の消去命令に応答して、該消去命令で指定されるセク
タ11に消去フラグを書き込むことにより、該セクタを
擬似的消去状態に設定する請求項2では、前記消去フラ
グは複数ビットで構成し、該消去フラグの各ビットに格
納された「1」の数が偶数であるか奇数であるかに基づ
いて、前記疑似消去状態あるいは未消去状態のいずれか
を設定可能とした。
に格納された「1」あるいは「0」のいずれかのデータ
を1ビットずつ順次反転させることにより、前記疑似消
去状態及び未消去状態を交互に設定可能とした。
て格納されたセクタを前記疑似消去状態に設定すると
き、消去要求されたセクタ数に基づいて連続して格納さ
れたデータブロックのセクタにわたって疑似消去状態と
する。
基づいて、1つのデータブロック内の全セクタが疑似消
去状態に設定されたとき、該データブロックをブロック
単位で消去可能とする。
ホスト装置とのデータの通信を行う半導体記憶装置は、
フラッシュメモリで構成され、少なくとも1つのセクタ
を含む消去単位としてのブロックを複数有してなる記憶
領域と、前記ホスト装置より送出されるセクタ単位の消
去命令に基づいて、該消去命令で指定されるセクタに消
去フラグを書き込むことにより、該セクタを擬似的消去
状態に設定する制御部とを有する。
は、複数のビットからなる消去フラグ領域を含み、前記
制御部は、該消去フラグ領域の「1」が書き込まれたビ
ット数が奇数であるか偶数であるかに基づいて、当該セ
クタを疑似消去状態あるいは未消去状態のいずれかの状
態に設定する。
は、該消去フラグの各ビットに格納された「1」若しく
は「0」のいずれか一方のデータを1ビットずつ反転す
ることにより、当該セクタに対し、疑似消去状態と未消
去状態を交互に設定する。
れ、少なくとも1つのセクタを含む消去単位としてのブ
ロックを複数有してなる記憶領域を備えた半導体記憶装
置がホスト装置に接続されて、該ホスト装置とデータの
通信を行う半導体記憶装置の制御装置で、前記ホスト装
置より送出されるセクタ単位の消去命令に基づいて、該
消去命令で指定されるセクタに消去フラグを書き込むこ
とにより、該セクタを擬似的消去状態に設定する。
セクタは、複数のビットからなる消去フラグ領域を含
み、該消去フラグ領域の「1」が書き込まれたビット数
が奇数であるか偶数であるかに基づいて、当該セクタを
疑似消去状態あるいは未消去状態のいずれかの状態に設
定する。
記消去フラグの各ビットに格納された「1」若しくは
「0」のいずれか一方のデータを1ビットずつ反転する
ことにより、当該セクタに対し、疑似消去状態と未消去
状態を交互に設定する。
グを書き込むことにより、当該セクタの格納データは読
み出されないので、当該セクタは擬似的に消去された状
態になる。
ビットに格納された「1」の数を偶数とすれば、例えば
未消去状態となり、奇数とすれば疑似消去状態となる。
請求項3,8,11では、消去フラグの各ビットに格納
された「1」あるいは「0」のデータを、1ビットずつ
反転させることにより、疑似消去状態と未消去状態とが
交互に設定される。
定するセクタ数が当該データブロック内で連続するセク
タ数を超えると、当該データブロックに連続するデータ
ブロックのセクタを疑似消去状態に設定する。
全セクタが疑似消去状態に設定されて、当該セクタの格
納データが不要となったとき、当該データブロックをブ
ロック単位で消去すると、全セクタの格納データが完全
に消去される。
テム構成を示す。図1において、ホスト装置15は、例
えばパソコンやデジタルカメラであり、CPU15aを
備える。前記ホスト装置15には、バス19を介して外
部記憶装置としてのメモリーカード16が接続される。
モリセルで構成される記憶領域17が設定され、その記
憶領域17は複数のデータブロック13に分割され、各
データブロック13は複数のセクタ11に分割され、各
セクタ11にデータがそれぞれ格納される。
(メモリコントローラ)18が搭載され、前記ホスト装
置15のCPU15aから発信されるコマンドに応答し
て、該コマンド中で指定されるアドレスのブロックやセ
クタに対し、データの読み書きや消去等の処理を行う。
記記憶領域17内の各セクタ11を当該セクタ11の論
理アドレスで指定する。図2は、フラッシュメモリの1
つのセクタ11を示す。そのセクタ11の一部には8ビ
ットの消去フラグ12が設定される。前記セクタ11
は、例えば528バイトのデータ領域で構成され、その
データ領域内の16バイトが管理データ領域として設定
され、残りの512バイトがユーザーデータ領域として
設定される。そして、前記消去フラグ12は、管理デー
タ領域内に設定される。
「1」が書き込まれているビットの数が偶数であれば、
制御部18により当該セクタのデータは有効と判断さ
れ、奇数であれば、無効と判断される。
み出し動作及び消去動作は、ホスト装置15のCPU1
5aからのコマンドに基づいて動作する制御部18によ
り行われる。すなわち、フラッシュメモリには、制御部
18によりデータが書き込まれ、書き込まれたデータは
制御部18により読み出され、書き込まれたデータは制
御部18により消去可能である。
は前記CPU15aが出力する書き込みコマンドに基づ
いて空きセクタにデータを書き込む。空きセクタの各ビ
ットは「1」であり、制御部18による書き込み動作
は、所定のビットを「0」とする動作が行われる。
ドがデータの更新を示す場合、すなわちすでに有効デー
タが格納されているセクタが書き込み先として指定され
た場合には、制御部18は、書き込み先のセクタに有効
データが格納されていること(消去フラグで「1」が書
き込まれたビットが偶数であること)を検出した後、空
きセクタに更新データを書き込むとともに、旧データが
格納されているセクタの消去フラグの「1」が書き込ま
れている1ビットを「0」とすることにより、旧データ
を擬似的に消去する。
はCPU15aが出力する消去コマンドで指定されたセ
クタの消去フラグの「1」が書き込まれている1ビット
を「0」とする。
図3(a)に示すように、最初に「FFh」すなわちす
べてのビットに「1」が書き込まれる。この状態では、
消去フラグ12内の「1」の数は偶数であるので、読み
出し動作時には当該セクタ11の格納データは未消去状
態と判断されて読み出される。
クタ11の消去フラグ12の1ビットを、同図(b)に
示すように「0」とすると、消去フラグ12内の「1」
の数は奇数であるので、読み出し動作時には当該セクタ
11の格納データは消去状態と判断されて読み出され
ず、例えば空きセクタと同様にすべて「1」のデータが
読み出される。
データを復活させたい場合には、当該セクタ11の消去
フラグ12の「1」が書き込まれている1ビットを、同
図(c)に示すように「0」とする。
偶数となるので、読み出し動作時には当該セクタ11の
格納データは未消去状態と判断されて読み出される。す
なわち、当該セクタ11の格納データは消去状態から未
消去状態に復活する。
「1」が書き込まれているビットを順次「0」とするこ
とにより、当該セクタ11の格納データを3回まで有効
状態及び無効状態に交互に切り換えることが可能とな
る。
グ12が「00h」すなわちすべてのビットが「0」と
なった場合には、当該セクタ11の格納データは消去状
態と判断される。
タ11では、消去フラグ12の内容に基づいて複数のセ
クタ11を同時に消去状態とすることが可能となる。同
時に消去状態とするセクタ11は複数のブロックに跨っ
ていてもよい。
つのブロック13a〜13cに跨って、連続する19の
セクタを消去する場合を示す。前記ブロック13a,1
3bは境界A−Aを介して連続し、前記ブロック13
b,13cは境界B−Bを介して連続するものとする。
先頭として、連続する19セクタの格納データを消去状
態とするCPU15aからの消去要求が前記制御部18
に入力されると、まずブロック13aのセクタ11aか
ら最後部のセクタ11bまで、その消去フラグに「1」
が書き込まれているビット数を奇数として疑似消去され
る。
れ、残り12セクタを消去する必要があるので、ブロッ
ク13aに連続するブロック13bが消去対象となる。
そして、ブロック13bの先頭のセクタ11cから最後
部のセクタ11dまでの8セクタが上記のように疑似消
去される。
るので、ブロック13cが消去対象となる。そして、ブ
ロック13cの先頭のセクタ11eから4番目のセクタ
11fまで、上記のように疑似消去される。
跨って任意数のセクタの格納データを疑似消去すること
が可能となる。図5は、1つのブロック13d内のセク
タを複数回にわたって疑似消去する場合を示す。例えば
1回目の疑似消去動作で先頭から3番目のセクタ11g
から7番目のセクタ11hまでを疑似消去する。ブロッ
ク13d内の残りのセクタは未消去状態として格納デー
タを読み出し得る状態として使用する。
1iと2番目のセクタ11jとを疑似消去し、残りのセ
クタは未消去状態として格納データを読み出し得る状態
として使用する。
1k,11m,11nを疑似消去する。すると、ブロッ
ク13d内の全セクタが疑似消去され、ブロック13d
内の格納データは読み出されない状態となる。また、各
セクタの消去フラグの書き換えにより、ブロック13d
内の任意のセクタの格納データを未消去状態に復活させ
ることも可能である。
ック13dは新たなデータを書き込むことはできないた
め、疑似消去した格納データが不要なデータである場合
には、3回目の疑似消去動作に換えて、ブロック消去動
作を行えば、ブロック13dの各セクタには新たなデー
タを格納することが可能となる。
(全セクタにおいて、消去フラグの全ビットが「0」)
であれば、制御部18はこれを検出してブロック消去を
行うことができる。
3g内の任意のセクタを疑似消去する場合を示す。ブロ
ック13eのセクタ11o,11pと、ブロック13f
のセクタ11q及びブロック13gのセクタ11rに対
するCPU15aからの消去要求が制御部18に入力さ
れると、前記セクタ11o〜11rに対し任意の順番で
前記疑似消去動作が行われる。
意のブロック13e〜13g内のセクタの疑似消去動作
が可能となり、各ブロック13e〜13gで疑似消去動
作を行わないセクタから格納データを読み出すことが可
能である。
シュメモリでは、次に示す作用効果を得ることができ
る。 (1)各セクタに消去フラグ12を設定し、その消去フ
ラグの設定に基づいて、当該セクタの格納データを読み
出さない疑似消去状態を設定することができる。従っ
て、任意のセクタ毎に未消去状態及び疑似消去状態のい
ずれかを設定することができる。 (2)消去フラグ12のビット数を8ビットとし、その
消去フラグ12の「1」が書き込まれているビット数が
偶数であるとき当該セクタを未消去に設定し、奇数であ
るとき当該セクタを疑似消去に設定し、消去フラグ12
を「FFh」の状態から順次1ビットずつ「0」に書き
換えれば、当該セクタを疑似消去状態から未消去状態に
3回まで復活させることができる。 (3)消去フラグ12のビット数を8ビット以外の適宜
な偶数ビットに設定すれば、当該セクタの疑似消去状態
から未消去状態への復活可能回数を適宜に設定すること
ができる。 (4)複数のブロックに跨る任意数の連続するセクタを
疑似消去状態に設定することができる。 (5)同一ブロック内の任意数のセクタを未消去状態か
ら疑似消去状態に、あるいは疑似消去状態から未消去状
態へ複数回に分けて設定することができる。 (6)任意数の異なるブロック内の任意数のセクタを疑
似消去状態に設定することができる。
毎のデータ消去を可能とするフラッシュメモリのデータ
消去方法を提供することができる。
である。
動作を示す説明図である。
を示す説明図である。
を示す説明図である。
Claims (11)
- 【請求項1】 フラッシュメモリで構成され、少なくと
も1つのセクタを含む消去単位としてのブロックを複数
有してなる記憶領域を備え、ホスト装置に接続されて該
ホスト装置とデータの通信を行う半導体記憶装置の制御
方法であって、 前記ホスト装置より送出される前記セクタ単位の消去命
令に応答して、該消去命令で指定されるセクタに消去フ
ラグを書き込むことにより、該セクタを擬似的消去状態
に設定することを特徴とする半導体記憶装置の制御方
法。 - 【請求項2】 前記消去フラグは複数ビットで構成し、
該消去フラグの各ビットに格納された「1」の数が偶数
であるか奇数であるかに基づいて、疑似消去状態あるい
は未消去状態のいずれかを設定可能としたことを特徴と
する請求項1記載の半導体記憶装置の制御方法。 - 【請求項3】 前記消去フラグの各ビットに格納された
「1」若しくは「0」のいずれかのデータを1ビットず
つ順次反転させることにより、前記疑似消去状態及び未
消去状態を交互に設定可能としたことを特徴とする請求
項2記載の半導体記憶装置の制御方法。 - 【請求項4】 各データブロックに連続して格納された
セクタを前記疑似消去状態に設定するとき、消去要求さ
れたセクタ数に基づいて連続して格納されたデータブロ
ックのセクタにわたって疑似消去状態とすることを特徴
とする請求項1乃至3のいずれかに記載の半導体記憶装
置の制御方法。 - 【請求項5】 前記疑似消去状態の設定に基づいて、1
つのデータブロック内の全セクタが疑似消去状態に設定
されたとき、該データブロックをブロック単位で消去可
能とすることを特徴とする請求項4記載の半導体記憶装
置の制御方法。 - 【請求項6】 ホスト装置に接続されて該ホスト装置と
のデータの通信を行う半導体記憶装置であって、 フラッシュメモリで構成され、少なくとも1つのセクタ
を含む消去単位としてのブロックを複数有してなる記憶
領域と、 前記ホスト装置より送出されるセクタ単位の消去命令に
基づいて、該消去命令で指定されるセクタに消去フラグ
を書き込むことにより、該セクタを擬似的消去状態に設
定する制御部と、を有することを特徴とする半導体記憶
装置。 - 【請求項7】 前記セクタは、複数のビットからなる消
去フラグ領域を含み、 前記制御部は、該消去フラグ領域の「1」が書き込まれ
たビット数が奇数であるか偶数であるかに基づいて、当
該セクタを疑似消去状態あるいは未消去状態のいずれか
の状態に設定することを特徴とする請求項6記載の半導
体記憶装置。 - 【請求項8】 前記制御部は、該消去フラグの各ビット
に格納された「1」若しくは「0」のいずれか一方のデ
ータを1ビットずつ反転することにより、当該セクタに
対し、疑似消去状態と未消去状態を交互に設定すること
を特徴とする請求項7記載の半導体記憶装置。 - 【請求項9】 フラッシュメモリで構成され、少なくと
も1つのセクタを含む消去単位としてのブロックを複数
有してなる記憶領域を備え、ホスト装置に接続されて該
ホスト装置とデータの通信を行う半導体記憶装置の制御
装置であって、 前記ホスト装置より送出されるセクタ単位の消去命令に
基づいて、該消去命令で指定されるセクタに消去フラグ
を書き込むことにより、該セクタを擬似的消去状態に設
定することを特徴とする半導体記憶装置の制御装置。 - 【請求項10】 前記セクタは、複数のビットからなる
消去フラグ領域を含み、該消去フラグ領域の「1」が書
き込まれたビット数が奇数であるか偶数であるかに基づ
いて、当該セクタを疑似消去状態あるいは未消去状態の
いずれかの状態に設定することを特徴とする請求項9記
載の半導体記憶装置の制御装置。 - 【請求項11】 前記消去フラグの各ビットに格納され
た「1」若しくは「0」のいずれか一方のデータを1ビ
ットずつ反転することにより、当該セクタに対し、疑似
消去状態と未消去状態を交互に設定することを特徴とす
る請求項10記載の半導体記憶装置の制御装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP30072397A JP3898305B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体記憶装置、半導体記憶装置の制御装置及び制御方法 |
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Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH11134875A true JPH11134875A (ja) | 1999-05-21 |
JP3898305B2 JP3898305B2 (ja) | 2007-03-28 |
Family
ID=17888336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP30072397A Expired - Fee Related JP3898305B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体記憶装置、半導体記憶装置の制御装置及び制御方法 |
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Country | Link |
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