JPH11134875A - 半導体記憶装置、半導体記憶装置の制御装置及び制御方法 - Google Patents
半導体記憶装置、半導体記憶装置の制御装置及び制御方法Info
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- JPH11134875A JPH11134875A JP30072397A JP30072397A JPH11134875A JP H11134875 A JPH11134875 A JP H11134875A JP 30072397 A JP30072397 A JP 30072397A JP 30072397 A JP30072397 A JP 30072397A JP H11134875 A JPH11134875 A JP H11134875A
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Abstract
(57)【要約】
【課題】セクタ毎のデータ消去を可能とするフラッシュ
メモリの制御方法を提供する。 【解決手段】複数のセクタで１つのデータブロックを構
成し、該データブロック毎に各セクタの格納データを消
去可能とした半導体記憶装置おいて、セクタに消去フラ
グ１２を格納する領域を備え、該消去フラグ１２が設定
されたとき、該セクタの格納データを読み出し不能とす
る疑似消去状態とし、該消去フラグが設定されないと
き、該セクタの格納データを読み出し可能とする未消去
状態とする。
メモリの制御方法を提供する。 【解決手段】複数のセクタで１つのデータブロックを構
成し、該データブロック毎に各セクタの格納データを消
去可能とした半導体記憶装置おいて、セクタに消去フラ
グ１２を格納する領域を備え、該消去フラグ１２が設定
されたとき、該セクタの格納データを読み出し不能とす
る疑似消去状態とし、該消去フラグが設定されないと
き、該セクタの格納データを読み出し可能とする未消去
状態とする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
特にフラッシュメモリのデータ消去方法に関するもので
ある。
特にフラッシュメモリのデータ消去方法に関するもので
ある。
【０００２】半導体記憶装置の一種類であるフラッシュ
メモリは、ＰＣカードやその他の携帯用電子機器に使用
され、今後ますます市場が拡大すると予想される。ＰＣ
カードや携帯用電子機器の利便性を向上させるために、
このようなフラッシュメモリのデータ消去動作の自由度
を向上させることが必要となっている。
メモリは、ＰＣカードやその他の携帯用電子機器に使用
され、今後ますます市場が拡大すると予想される。ＰＣ
カードや携帯用電子機器の利便性を向上させるために、
このようなフラッシュメモリのデータ消去動作の自由度
を向上させることが必要となっている。
【０００３】
【従来の技術】従来のフラッシュメモリのデータ格納領
域は、例えば図７に示すように、８つのセクタ１ａ〜１
ｈで１つのデータブロック２が構成され、このようなブ
ロック２が多数配列される。
域は、例えば図７に示すように、８つのセクタ１ａ〜１
ｈで１つのデータブロック２が構成され、このようなブ
ロック２が多数配列される。
【０００４】このようなフラッシュメモリでは、各セク
タに格納されたデータの消去動作は、データブロック単
位で行われる。すなわち、例えばデータブロック２ａ内
のセクタ１ａ，１ｃ，１ｄ，１ｇにデータが書き込まれ
ている状態で、セクタ１ｃに書き込まれているデータの
みを消去したい場合にも、データブロック２ａを一括し
て消去することしかできない。
タに格納されたデータの消去動作は、データブロック単
位で行われる。すなわち、例えばデータブロック２ａ内
のセクタ１ａ，１ｃ，１ｄ，１ｇにデータが書き込まれ
ている状態で、セクタ１ｃに書き込まれているデータの
みを消去したい場合にも、データブロック２ａを一括し
て消去することしかできない。
【０００５】そこで、セクタ１ａ，１ｄ，１ｇに書き込
まれているデータを維持したい場合には、セクタ１ａ，
１ｄ，１ｇの格納データを他のデータブロック２ｂに格
納した後、データブロック２ａ内の格納データを一括し
て消去する必要がある。
まれているデータを維持したい場合には、セクタ１ａ，
１ｄ，１ｇの格納データを他のデータブロック２ｂに格
納した後、データブロック２ａ内の格納データを一括し
て消去する必要がある。
【０００６】
【発明が解決しようとする課題】上記のように従来のフ
ラッシュメモリでは、セクタ毎に格納データを消去する
ことはできない。従って、データ消去動作の自由度が低
く、所望のセクタの格納データのみを消去する場合に
は、煩雑なデータ転送処理が必要となるという問題点が
ある。
ラッシュメモリでは、セクタ毎に格納データを消去する
ことはできない。従って、データ消去動作の自由度が低
く、所望のセクタの格納データのみを消去する場合に
は、煩雑なデータ転送処理が必要となるという問題点が
ある。
【０００７】この発明の目的は、セクタ毎のデータ消去
を可能とするフラッシュメモリの制御方法を提供するこ
とにある。
を可能とするフラッシュメモリの制御方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】請求項１では、ホスト装
置１５より送出されるフラッシュメモリのセクタ１１単
位の消去命令に応答して、該消去命令で指定されるセク
タ１１に消去フラグを書き込むことにより、該セクタを
擬似的消去状態に設定する請求項２では、前記消去フラ
グは複数ビットで構成し、該消去フラグの各ビットに格
納された「１」の数が偶数であるか奇数であるかに基づ
いて、前記疑似消去状態あるいは未消去状態のいずれか
を設定可能とした。
置１５より送出されるフラッシュメモリのセクタ１１単
位の消去命令に応答して、該消去命令で指定されるセク
タ１１に消去フラグを書き込むことにより、該セクタを
擬似的消去状態に設定する請求項２では、前記消去フラ
グは複数ビットで構成し、該消去フラグの各ビットに格
納された「１」の数が偶数であるか奇数であるかに基づ
いて、前記疑似消去状態あるいは未消去状態のいずれか
を設定可能とした。
【０００９】請求項３では、前記消去フラグの各ビット
に格納された「１」あるいは「０」のいずれかのデータ
を１ビットずつ順次反転させることにより、前記疑似消
去状態及び未消去状態を交互に設定可能とした。
に格納された「１」あるいは「０」のいずれかのデータ
を１ビットずつ順次反転させることにより、前記疑似消
去状態及び未消去状態を交互に設定可能とした。
【００１０】請求項４では、各データブロックに連続し
て格納されたセクタを前記疑似消去状態に設定すると
き、消去要求されたセクタ数に基づいて連続して格納さ
れたデータブロックのセクタにわたって疑似消去状態と
する。
て格納されたセクタを前記疑似消去状態に設定すると
き、消去要求されたセクタ数に基づいて連続して格納さ
れたデータブロックのセクタにわたって疑似消去状態と
する。
【００１１】請求項５では、前記疑似消去状態の設定に
基づいて、１つのデータブロック内の全セクタが疑似消
去状態に設定されたとき、該データブロックをブロック
単位で消去可能とする。
基づいて、１つのデータブロック内の全セクタが疑似消
去状態に設定されたとき、該データブロックをブロック
単位で消去可能とする。
【００１２】請求項６では、ホスト装置に接続されて該
ホスト装置とのデータの通信を行う半導体記憶装置は、
フラッシュメモリで構成され、少なくとも１つのセクタ
を含む消去単位としてのブロックを複数有してなる記憶
領域と、前記ホスト装置より送出されるセクタ単位の消
去命令に基づいて、該消去命令で指定されるセクタに消
去フラグを書き込むことにより、該セクタを擬似的消去
状態に設定する制御部とを有する。
ホスト装置とのデータの通信を行う半導体記憶装置は、
フラッシュメモリで構成され、少なくとも１つのセクタ
を含む消去単位としてのブロックを複数有してなる記憶
領域と、前記ホスト装置より送出されるセクタ単位の消
去命令に基づいて、該消去命令で指定されるセクタに消
去フラグを書き込むことにより、該セクタを擬似的消去
状態に設定する制御部とを有する。
【００１３】請求項７では、半導体記憶装置のセクタ
は、複数のビットからなる消去フラグ領域を含み、前記
制御部は、該消去フラグ領域の「１」が書き込まれたビ
ット数が奇数であるか偶数であるかに基づいて、当該セ
クタを疑似消去状態あるいは未消去状態のいずれかの状
態に設定する。
は、複数のビットからなる消去フラグ領域を含み、前記
制御部は、該消去フラグ領域の「１」が書き込まれたビ
ット数が奇数であるか偶数であるかに基づいて、当該セ
クタを疑似消去状態あるいは未消去状態のいずれかの状
態に設定する。
【００１４】請求項８では、半導体記憶装置の制御部
は、該消去フラグの各ビットに格納された「１」若しく
は「０」のいずれか一方のデータを１ビットずつ反転す
ることにより、当該セクタに対し、疑似消去状態と未消
去状態を交互に設定する。
は、該消去フラグの各ビットに格納された「１」若しく
は「０」のいずれか一方のデータを１ビットずつ反転す
ることにより、当該セクタに対し、疑似消去状態と未消
去状態を交互に設定する。
【００１５】請求項９では、フラッシュメモリで構成さ
れ、少なくとも１つのセクタを含む消去単位としてのブ
ロックを複数有してなる記憶領域を備えた半導体記憶装
置がホスト装置に接続されて、該ホスト装置とデータの
通信を行う半導体記憶装置の制御装置で、前記ホスト装
置より送出されるセクタ単位の消去命令に基づいて、該
消去命令で指定されるセクタに消去フラグを書き込むこ
とにより、該セクタを擬似的消去状態に設定する。
れ、少なくとも１つのセクタを含む消去単位としてのブ
ロックを複数有してなる記憶領域を備えた半導体記憶装
置がホスト装置に接続されて、該ホスト装置とデータの
通信を行う半導体記憶装置の制御装置で、前記ホスト装
置より送出されるセクタ単位の消去命令に基づいて、該
消去命令で指定されるセクタに消去フラグを書き込むこ
とにより、該セクタを擬似的消去状態に設定する。
【００１６】請求項１０では、請求項９において、前記
セクタは、複数のビットからなる消去フラグ領域を含
み、該消去フラグ領域の「１」が書き込まれたビット数
が奇数であるか偶数であるかに基づいて、当該セクタを
疑似消去状態あるいは未消去状態のいずれかの状態に設
定する。
セクタは、複数のビットからなる消去フラグ領域を含
み、該消去フラグ領域の「１」が書き込まれたビット数
が奇数であるか偶数であるかに基づいて、当該セクタを
疑似消去状態あるいは未消去状態のいずれかの状態に設
定する。
【００１７】請求項１１では、請求項１０において、前
記消去フラグの各ビットに格納された「１」若しくは
「０」のいずれか一方のデータを１ビットずつ反転する
ことにより、当該セクタに対し、疑似消去状態と未消去
状態を交互に設定する。
記消去フラグの各ビットに格納された「１」若しくは
「０」のいずれか一方のデータを１ビットずつ反転する
ことにより、当該セクタに対し、疑似消去状態と未消去
状態を交互に設定する。
【００１８】（作用）請求項１，６，９では、消去フラ
グを書き込むことにより、当該セクタの格納データは読
み出されないので、当該セクタは擬似的に消去された状
態になる。
グを書き込むことにより、当該セクタの格納データは読
み出されないので、当該セクタは擬似的に消去された状
態になる。
【００１９】請求項２，７，１０では、消去フラグの各
ビットに格納された「１」の数を偶数とすれば、例えば
未消去状態となり、奇数とすれば疑似消去状態となる。
請求項３，８，１１では、消去フラグの各ビットに格納
された「１」あるいは「０」のデータを、１ビットずつ
反転させることにより、疑似消去状態と未消去状態とが
交互に設定される。
ビットに格納された「１」の数を偶数とすれば、例えば
未消去状態となり、奇数とすれば疑似消去状態となる。
請求項３，８，１１では、消去フラグの各ビットに格納
された「１」あるいは「０」のデータを、１ビットずつ
反転させることにより、疑似消去状態と未消去状態とが
交互に設定される。
【００２０】請求項４では、連続して疑似消去状態に設
定するセクタ数が当該データブロック内で連続するセク
タ数を超えると、当該データブロックに連続するデータ
ブロックのセクタを疑似消去状態に設定する。
定するセクタ数が当該データブロック内で連続するセク
タ数を超えると、当該データブロックに連続するデータ
ブロックのセクタを疑似消去状態に設定する。
【００２１】請求項５では、１つのデータブロック内の
全セクタが疑似消去状態に設定されて、当該セクタの格
納データが不要となったとき、当該データブロックをブ
ロック単位で消去すると、全セクタの格納データが完全
に消去される。
全セクタが疑似消去状態に設定されて、当該セクタの格
納データが不要となったとき、当該データブロックをブ
ロック単位で消去すると、全セクタの格納データが完全
に消去される。
【００２２】
【発明の実施の形態】図１は、本発明が適用されるシス
テム構成を示す。図１において、ホスト装置１５は、例
えばパソコンやデジタルカメラであり、ＣＰＵ１５ａを
備える。前記ホスト装置１５には、バス１９を介して外
部記憶装置としてのメモリーカード１６が接続される。
テム構成を示す。図１において、ホスト装置１５は、例
えばパソコンやデジタルカメラであり、ＣＰＵ１５ａを
備える。前記ホスト装置１５には、バス１９を介して外
部記憶装置としてのメモリーカード１６が接続される。
【００２３】前記メモリーカード１６にはフラッシュメ
モリセルで構成される記憶領域１７が設定され、その記
憶領域１７は複数のデータブロック１３に分割され、各
データブロック１３は複数のセクタ１１に分割され、各
セクタ１１にデータがそれぞれ格納される。
モリセルで構成される記憶領域１７が設定され、その記
憶領域１７は複数のデータブロック１３に分割され、各
データブロック１３は複数のセクタ１１に分割され、各
セクタ１１にデータがそれぞれ格納される。
【００２４】また、前記メモリーカード１６には制御部
（メモリコントローラ）１８が搭載され、前記ホスト装
置１５のＣＰＵ１５ａから発信されるコマンドに応答し
て、該コマンド中で指定されるアドレスのブロックやセ
クタに対し、データの読み書きや消去等の処理を行う。
（メモリコントローラ）１８が搭載され、前記ホスト装
置１５のＣＰＵ１５ａから発信されるコマンドに応答し
て、該コマンド中で指定されるアドレスのブロックやセ
クタに対し、データの読み書きや消去等の処理を行う。
【００２５】前記ホスト装置１５のＣＰＵ１５ａは、前
記記憶領域１７内の各セクタ１１を当該セクタ１１の論
理アドレスで指定する。図２は、フラッシュメモリの１
つのセクタ１１を示す。そのセクタ１１の一部には８ビ
ットの消去フラグ１２が設定される。前記セクタ１１
は、例えば５２８バイトのデータ領域で構成され、その
データ領域内の１６バイトが管理データ領域として設定
され、残りの５１２バイトがユーザーデータ領域として
設定される。そして、前記消去フラグ１２は、管理デー
タ領域内に設定される。
記記憶領域１７内の各セクタ１１を当該セクタ１１の論
理アドレスで指定する。図２は、フラッシュメモリの１
つのセクタ１１を示す。そのセクタ１１の一部には８ビ
ットの消去フラグ１２が設定される。前記セクタ１１
は、例えば５２８バイトのデータ領域で構成され、その
データ領域内の１６バイトが管理データ領域として設定
され、残りの５１２バイトがユーザーデータ領域として
設定される。そして、前記消去フラグ１２は、管理デー
タ領域内に設定される。
【００２６】前記消去フラグ１２中の有効フラグ中、
「１」が書き込まれているビットの数が偶数であれば、
制御部１８により当該セクタのデータは有効と判断さ
れ、奇数であれば、無効と判断される。
「１」が書き込まれているビットの数が偶数であれば、
制御部１８により当該セクタのデータは有効と判断さ
れ、奇数であれば、無効と判断される。
【００２７】前記フラッシュメモリの書き込み動作、読
み出し動作及び消去動作は、ホスト装置１５のＣＰＵ１
５ａからのコマンドに基づいて動作する制御部１８によ
り行われる。すなわち、フラッシュメモリには、制御部
１８によりデータが書き込まれ、書き込まれたデータは
制御部１８により読み出され、書き込まれたデータは制
御部１８により消去可能である。
み出し動作及び消去動作は、ホスト装置１５のＣＰＵ１
５ａからのコマンドに基づいて動作する制御部１８によ
り行われる。すなわち、フラッシュメモリには、制御部
１８によりデータが書き込まれ、書き込まれたデータは
制御部１８により読み出され、書き込まれたデータは制
御部１８により消去可能である。
【００２８】データの書き込み動作時には、制御部１８
は前記ＣＰＵ１５ａが出力する書き込みコマンドに基づ
いて空きセクタにデータを書き込む。空きセクタの各ビ
ットは「１」であり、制御部１８による書き込み動作
は、所定のビットを「０」とする動作が行われる。
は前記ＣＰＵ１５ａが出力する書き込みコマンドに基づ
いて空きセクタにデータを書き込む。空きセクタの各ビ
ットは「１」であり、制御部１８による書き込み動作
は、所定のビットを「０」とする動作が行われる。
【００２９】なお、ＣＰＵ１５ａからの書き込みコマン
ドがデータの更新を示す場合、すなわちすでに有効デー
タが格納されているセクタが書き込み先として指定され
た場合には、制御部１８は、書き込み先のセクタに有効
データが格納されていること（消去フラグで「１」が書
き込まれたビットが偶数であること）を検出した後、空
きセクタに更新データを書き込むとともに、旧データが
格納されているセクタの消去フラグの「１」が書き込ま
れている１ビットを「０」とすることにより、旧データ
を擬似的に消去する。
ドがデータの更新を示す場合、すなわちすでに有効デー
タが格納されているセクタが書き込み先として指定され
た場合には、制御部１８は、書き込み先のセクタに有効
データが格納されていること（消去フラグで「１」が書
き込まれたビットが偶数であること）を検出した後、空
きセクタに更新データを書き込むとともに、旧データが
格納されているセクタの消去フラグの「１」が書き込ま
れている１ビットを「０」とすることにより、旧データ
を擬似的に消去する。
【００３０】有効データの消去動作時には、制御部１８
はＣＰＵ１５ａが出力する消去コマンドで指定されたセ
クタの消去フラグの「１」が書き込まれている１ビット
を「０」とする。
はＣＰＵ１５ａが出力する消去コマンドで指定されたセ
クタの消去フラグの「１」が書き込まれている１ビット
を「０」とする。
【００３１】前記各セクタ１１の消去フラグ１２には、
図３（ａ）に示すように、最初に「ＦＦｈ」すなわちす
べてのビットに「１」が書き込まれる。この状態では、
消去フラグ１２内の「１」の数は偶数であるので、読み
出し動作時には当該セクタ１１の格納データは未消去状
態と判断されて読み出される。
図３（ａ）に示すように、最初に「ＦＦｈ」すなわちす
べてのビットに「１」が書き込まれる。この状態では、
消去フラグ１２内の「１」の数は偶数であるので、読み
出し動作時には当該セクタ１１の格納データは未消去状
態と判断されて読み出される。
【００３２】次いで、格納データを消去状態としたいセ
クタ１１の消去フラグ１２の１ビットを、同図（ｂ）に
示すように「０」とすると、消去フラグ１２内の「１」
の数は奇数であるので、読み出し動作時には当該セクタ
１１の格納データは消去状態と判断されて読み出され
ず、例えば空きセクタと同様にすべて「１」のデータが
読み出される。
クタ１１の消去フラグ１２の１ビットを、同図（ｂ）に
示すように「０」とすると、消去フラグ１２内の「１」
の数は奇数であるので、読み出し動作時には当該セクタ
１１の格納データは消去状態と判断されて読み出され
ず、例えば空きセクタと同様にすべて「１」のデータが
読み出される。
【００３３】次いで、消去状態にあるセクタ１１の格納
データを復活させたい場合には、当該セクタ１１の消去
フラグ１２の「１」が書き込まれている１ビットを、同
図（ｃ）に示すように「０」とする。
データを復活させたい場合には、当該セクタ１１の消去
フラグ１２の「１」が書き込まれている１ビットを、同
図（ｃ）に示すように「０」とする。
【００３４】すると、消去フラグ１２内の「１」の数は
偶数となるので、読み出し動作時には当該セクタ１１の
格納データは未消去状態と判断されて読み出される。す
なわち、当該セクタ１１の格納データは消去状態から未
消去状態に復活する。
偶数となるので、読み出し動作時には当該セクタ１１の
格納データは未消去状態と判断されて読み出される。す
なわち、当該セクタ１１の格納データは消去状態から未
消去状態に復活する。
【００３５】このようにして、消去フラグ１２内で
「１」が書き込まれているビットを順次「０」とするこ
とにより、当該セクタ１１の格納データを３回まで有効
状態及び無効状態に交互に切り換えることが可能とな
る。
「１」が書き込まれているビットを順次「０」とするこ
とにより、当該セクタ１１の格納データを３回まで有効
状態及び無効状態に交互に切り換えることが可能とな
る。
【００３６】また、図３（ｈ）に示すように、消去フラ
グ１２が「００ｈ」すなわちすべてのビットが「０」と
なった場合には、当該セクタ１１の格納データは消去状
態と判断される。
グ１２が「００ｈ」すなわちすべてのビットが「０」と
なった場合には、当該セクタ１１の格納データは消去状
態と判断される。
【００３７】上記のような消去フラグ１２を備えたセク
タ１１では、消去フラグ１２の内容に基づいて複数のセ
クタ１１を同時に消去状態とすることが可能となる。同
時に消去状態とするセクタ１１は複数のブロックに跨っ
ていてもよい。
タ１１では、消去フラグ１２の内容に基づいて複数のセ
クタ１１を同時に消去状態とすることが可能となる。同
時に消去状態とするセクタ１１は複数のブロックに跨っ
ていてもよい。
【００３８】図４は、それぞれ８セクタで構成される３
つのブロック１３ａ〜１３ｃに跨って、連続する１９の
セクタを消去する場合を示す。前記ブロック１３ａ，１
３ｂは境界Ａ−Ａを介して連続し、前記ブロック１３
ｂ，１３ｃは境界Ｂ−Ｂを介して連続するものとする。
つのブロック１３ａ〜１３ｃに跨って、連続する１９の
セクタを消去する場合を示す。前記ブロック１３ａ，１
３ｂは境界Ａ−Ａを介して連続し、前記ブロック１３
ｂ，１３ｃは境界Ｂ−Ｂを介して連続するものとする。
【００３９】ブロック１３ａの２番目のセクタ１１ａを
先頭として、連続する１９セクタの格納データを消去状
態とするＣＰＵ１５ａからの消去要求が前記制御部１８
に入力されると、まずブロック１３ａのセクタ１１ａか
ら最後部のセクタ１１ｂまで、その消去フラグに「１」
が書き込まれているビット数を奇数として疑似消去され
る。
先頭として、連続する１９セクタの格納データを消去状
態とするＣＰＵ１５ａからの消去要求が前記制御部１８
に入力されると、まずブロック１３ａのセクタ１１ａか
ら最後部のセクタ１１ｂまで、その消去フラグに「１」
が書き込まれているビット数を奇数として疑似消去され
る。
【００４０】ブロック１３ａでは７セクタが疑似消去さ
れ、残り１２セクタを消去する必要があるので、ブロッ
ク１３ａに連続するブロック１３ｂが消去対象となる。
そして、ブロック１３ｂの先頭のセクタ１１ｃから最後
部のセクタ１１ｄまでの８セクタが上記のように疑似消
去される。
れ、残り１２セクタを消去する必要があるので、ブロッ
ク１３ａに連続するブロック１３ｂが消去対象となる。
そして、ブロック１３ｂの先頭のセクタ１１ｃから最後
部のセクタ１１ｄまでの８セクタが上記のように疑似消
去される。
【００４１】すると、残り４セクタを消去する必要があ
るので、ブロック１３ｃが消去対象となる。そして、ブ
ロック１３ｃの先頭のセクタ１１ｅから４番目のセクタ
１１ｆまで、上記のように疑似消去される。
るので、ブロック１３ｃが消去対象となる。そして、ブ
ロック１３ｃの先頭のセクタ１１ｅから４番目のセクタ
１１ｆまで、上記のように疑似消去される。
【００４２】このような動作により、複数のブロックに
跨って任意数のセクタの格納データを疑似消去すること
が可能となる。図５は、１つのブロック１３ｄ内のセク
タを複数回にわたって疑似消去する場合を示す。例えば
１回目の疑似消去動作で先頭から３番目のセクタ１１ｇ
から７番目のセクタ１１ｈまでを疑似消去する。ブロッ
ク１３ｄ内の残りのセクタは未消去状態として格納デー
タを読み出し得る状態として使用する。
跨って任意数のセクタの格納データを疑似消去すること
が可能となる。図５は、１つのブロック１３ｄ内のセク
タを複数回にわたって疑似消去する場合を示す。例えば
１回目の疑似消去動作で先頭から３番目のセクタ１１ｇ
から７番目のセクタ１１ｈまでを疑似消去する。ブロッ
ク１３ｄ内の残りのセクタは未消去状態として格納デー
タを読み出し得る状態として使用する。
【００４３】２回目の疑似消去動作で、先頭のセクタ１
１ｉと２番目のセクタ１１ｊとを疑似消去し、残りのセ
クタは未消去状態として格納データを読み出し得る状態
として使用する。
１ｉと２番目のセクタ１１ｊとを疑似消去し、残りのセ
クタは未消去状態として格納データを読み出し得る状態
として使用する。
【００４４】３回目の疑似消去動作で、残りのセクタ１
１ｋ，１１ｍ，１１ｎを疑似消去する。すると、ブロッ
ク１３ｄ内の全セクタが疑似消去され、ブロック１３ｄ
内の格納データは読み出されない状態となる。また、各
セクタの消去フラグの書き換えにより、ブロック１３ｄ
内の任意のセクタの格納データを未消去状態に復活させ
ることも可能である。
１ｋ，１１ｍ，１１ｎを疑似消去する。すると、ブロッ
ク１３ｄ内の全セクタが疑似消去され、ブロック１３ｄ
内の格納データは読み出されない状態となる。また、各
セクタの消去フラグの書き換えにより、ブロック１３ｄ
内の任意のセクタの格納データを未消去状態に復活させ
ることも可能である。
【００４５】一方、全セクタを疑似消去状態としたブロ
ック１３ｄは新たなデータを書き込むことはできないた
め、疑似消去した格納データが不要なデータである場合
には、３回目の疑似消去動作に換えて、ブロック消去動
作を行えば、ブロック１３ｄの各セクタには新たなデー
タを格納することが可能となる。
ック１３ｄは新たなデータを書き込むことはできないた
め、疑似消去した格納データが不要なデータである場合
には、３回目の疑似消去動作に換えて、ブロック消去動
作を行えば、ブロック１３ｄの各セクタには新たなデー
タを格納することが可能となる。
【００４６】また、ブロック内の全セクタが復活不可能
（全セクタにおいて、消去フラグの全ビットが「０」）
であれば、制御部１８はこれを検出してブロック消去を
行うことができる。
（全セクタにおいて、消去フラグの全ビットが「０」）
であれば、制御部１８はこれを検出してブロック消去を
行うことができる。
【００４７】図６は、任意の複数のブロック１３ｅ〜１
３ｇ内の任意のセクタを疑似消去する場合を示す。ブロ
ック１３ｅのセクタ１１ｏ，１１ｐと、ブロック１３ｆ
のセクタ１１ｑ及びブロック１３ｇのセクタ１１ｒに対
するＣＰＵ１５ａからの消去要求が制御部１８に入力さ
れると、前記セクタ１１ｏ〜１１ｒに対し任意の順番で
前記疑似消去動作が行われる。
３ｇ内の任意のセクタを疑似消去する場合を示す。ブロ
ック１３ｅのセクタ１１ｏ，１１ｐと、ブロック１３ｆ
のセクタ１１ｑ及びブロック１３ｇのセクタ１１ｒに対
するＣＰＵ１５ａからの消去要求が制御部１８に入力さ
れると、前記セクタ１１ｏ〜１１ｒに対し任意の順番で
前記疑似消去動作が行われる。
【００４８】このようにして、連続あるいは不連続な任
意のブロック１３ｅ〜１３ｇ内のセクタの疑似消去動作
が可能となり、各ブロック１３ｅ〜１３ｇで疑似消去動
作を行わないセクタから格納データを読み出すことが可
能である。
意のブロック１３ｅ〜１３ｇ内のセクタの疑似消去動作
が可能となり、各ブロック１３ｅ〜１３ｇで疑似消去動
作を行わないセクタから格納データを読み出すことが可
能である。
【００４９】このような消去フラグ１２を備えたフラッ
シュメモリでは、次に示す作用効果を得ることができ
る。 （１）各セクタに消去フラグ１２を設定し、その消去フ
ラグの設定に基づいて、当該セクタの格納データを読み
出さない疑似消去状態を設定することができる。従っ
て、任意のセクタ毎に未消去状態及び疑似消去状態のい
ずれかを設定することができる。 （２）消去フラグ１２のビット数を８ビットとし、その
消去フラグ１２の「１」が書き込まれているビット数が
偶数であるとき当該セクタを未消去に設定し、奇数であ
るとき当該セクタを疑似消去に設定し、消去フラグ１２
を「ＦＦｈ」の状態から順次１ビットずつ「０」に書き
換えれば、当該セクタを疑似消去状態から未消去状態に
３回まで復活させることができる。 （３）消去フラグ１２のビット数を８ビット以外の適宜
な偶数ビットに設定すれば、当該セクタの疑似消去状態
から未消去状態への復活可能回数を適宜に設定すること
ができる。 （４）複数のブロックに跨る任意数の連続するセクタを
疑似消去状態に設定することができる。 （５）同一ブロック内の任意数のセクタを未消去状態か
ら疑似消去状態に、あるいは疑似消去状態から未消去状
態へ複数回に分けて設定することができる。 （６）任意数の異なるブロック内の任意数のセクタを疑
似消去状態に設定することができる。
シュメモリでは、次に示す作用効果を得ることができ
る。 （１）各セクタに消去フラグ１２を設定し、その消去フ
ラグの設定に基づいて、当該セクタの格納データを読み
出さない疑似消去状態を設定することができる。従っ
て、任意のセクタ毎に未消去状態及び疑似消去状態のい
ずれかを設定することができる。 （２）消去フラグ１２のビット数を８ビットとし、その
消去フラグ１２の「１」が書き込まれているビット数が
偶数であるとき当該セクタを未消去に設定し、奇数であ
るとき当該セクタを疑似消去に設定し、消去フラグ１２
を「ＦＦｈ」の状態から順次１ビットずつ「０」に書き
換えれば、当該セクタを疑似消去状態から未消去状態に
３回まで復活させることができる。 （３）消去フラグ１２のビット数を８ビット以外の適宜
な偶数ビットに設定すれば、当該セクタの疑似消去状態
から未消去状態への復活可能回数を適宜に設定すること
ができる。 （４）複数のブロックに跨る任意数の連続するセクタを
疑似消去状態に設定することができる。 （５）同一ブロック内の任意数のセクタを未消去状態か
ら疑似消去状態に、あるいは疑似消去状態から未消去状
態へ複数回に分けて設定することができる。 （６）任意数の異なるブロック内の任意数のセクタを疑
似消去状態に設定することができる。
【００５０】
【発明の効果】以上詳述したように、この発明はセクタ
毎のデータ消去を可能とするフラッシュメモリのデータ
消去方法を提供することができる。
毎のデータ消去を可能とするフラッシュメモリのデータ
消去方法を提供することができる。
【図１】 半導体記憶装置の制御装置を示すブロック図
である。
である。
【図２】 セクタを示す説明図である。
【図３】 消去フラグを示す説明図である。
【図４】 複数のデータブロックに跨るセクタ毎の消去
動作を示す説明図である。
動作を示す説明図である。
【図５】 同一データブロック内のセクタ毎の消去動作
を示す説明図である。
を示す説明図である。
【図６】 複数のデータブロックのセクタ毎の消去動作
を示す説明図である。
を示す説明図である。
【図７】 従来の消去動作を示す説明図である。
１１ セクタ １２ 消去フラグ １３ データブロック １５ ホスト装置 １６ メモリーカード １７ 記憶領域 １８ 制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼松屋 嘉宏 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (11)
- 【請求項１】 フラッシュメモリで構成され、少なくと
も１つのセクタを含む消去単位としてのブロックを複数
有してなる記憶領域を備え、ホスト装置に接続されて該
ホスト装置とデータの通信を行う半導体記憶装置の制御
方法であって、 前記ホスト装置より送出される前記セクタ単位の消去命
令に応答して、該消去命令で指定されるセクタに消去フ
ラグを書き込むことにより、該セクタを擬似的消去状態
に設定することを特徴とする半導体記憶装置の制御方
法。 - 【請求項２】 前記消去フラグは複数ビットで構成し、
該消去フラグの各ビットに格納された「１」の数が偶数
であるか奇数であるかに基づいて、疑似消去状態あるい
は未消去状態のいずれかを設定可能としたことを特徴と
する請求項１記載の半導体記憶装置の制御方法。 - 【請求項３】 前記消去フラグの各ビットに格納された
「１」若しくは「０」のいずれかのデータを１ビットず
つ順次反転させることにより、前記疑似消去状態及び未
消去状態を交互に設定可能としたことを特徴とする請求
項２記載の半導体記憶装置の制御方法。 - 【請求項４】 各データブロックに連続して格納された
セクタを前記疑似消去状態に設定するとき、消去要求さ
れたセクタ数に基づいて連続して格納されたデータブロ
ックのセクタにわたって疑似消去状態とすることを特徴
とする請求項１乃至３のいずれかに記載の半導体記憶装
置の制御方法。 - 【請求項５】 前記疑似消去状態の設定に基づいて、１
つのデータブロック内の全セクタが疑似消去状態に設定
されたとき、該データブロックをブロック単位で消去可
能とすることを特徴とする請求項４記載の半導体記憶装
置の制御方法。 - 【請求項６】 ホスト装置に接続されて該ホスト装置と
のデータの通信を行う半導体記憶装置であって、 フラッシュメモリで構成され、少なくとも１つのセクタ
を含む消去単位としてのブロックを複数有してなる記憶
領域と、 前記ホスト装置より送出されるセクタ単位の消去命令に
基づいて、該消去命令で指定されるセクタに消去フラグ
を書き込むことにより、該セクタを擬似的消去状態に設
定する制御部と、を有することを特徴とする半導体記憶
装置。 - 【請求項７】 前記セクタは、複数のビットからなる消
去フラグ領域を含み、 前記制御部は、該消去フラグ領域の「１」が書き込まれ
たビット数が奇数であるか偶数であるかに基づいて、当
該セクタを疑似消去状態あるいは未消去状態のいずれか
の状態に設定することを特徴とする請求項６記載の半導
体記憶装置。 - 【請求項８】 前記制御部は、該消去フラグの各ビット
に格納された「１」若しくは「０」のいずれか一方のデ
ータを１ビットずつ反転することにより、当該セクタに
対し、疑似消去状態と未消去状態を交互に設定すること
を特徴とする請求項７記載の半導体記憶装置。 - 【請求項９】 フラッシュメモリで構成され、少なくと
も１つのセクタを含む消去単位としてのブロックを複数
有してなる記憶領域を備え、ホスト装置に接続されて該
ホスト装置とデータの通信を行う半導体記憶装置の制御
装置であって、 前記ホスト装置より送出されるセクタ単位の消去命令に
基づいて、該消去命令で指定されるセクタに消去フラグ
を書き込むことにより、該セクタを擬似的消去状態に設
定することを特徴とする半導体記憶装置の制御装置。 - 【請求項１０】 前記セクタは、複数のビットからなる
消去フラグ領域を含み、該消去フラグ領域の「１」が書
き込まれたビット数が奇数であるか偶数であるかに基づ
いて、当該セクタを疑似消去状態あるいは未消去状態の
いずれかの状態に設定することを特徴とする請求項９記
載の半導体記憶装置の制御装置。 - 【請求項１１】 前記消去フラグの各ビットに格納され
た「１」若しくは「０」のいずれか一方のデータを１ビ
ットずつ反転することにより、当該セクタに対し、疑似
消去状態と未消去状態を交互に設定することを特徴とす
る請求項１０記載の半導体記憶装置の制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30072397A JP3898305B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体記憶装置、半導体記憶装置の制御装置及び制御方法 |
| US09/081,023 US6154808A (en) | 1997-10-31 | 1998-05-19 | Method and apparatus for controlling data erase operations of a non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30072397A JP3898305B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体記憶装置、半導体記憶装置の制御装置及び制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134875A true JPH11134875A (ja) | 1999-05-21 |
| JP3898305B2 JP3898305B2 (ja) | 2007-03-28 |
Family
ID=17888336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30072397A Expired - Fee Related JP3898305B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体記憶装置、半導体記憶装置の制御装置及び制御方法 |
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| Country | Link |
|---|---|
| US (1) | US6154808A (ja) |
| JP (1) | JP3898305B2 (ja) |
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