JPH10270999A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10270999A JPH10270999A JP9070262A JP7026297A JPH10270999A JP H10270999 A JPH10270999 A JP H10270999A JP 9070262 A JP9070262 A JP 9070262A JP 7026297 A JP7026297 A JP 7026297A JP H10270999 A JPH10270999 A JP H10270999A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- input
- semiconductor device
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】複数のPLL回路を持つICにおいて、電源を
共有化すると、PLL回路間で相互干渉を起こし、結果
的にジッタを引き起こすという問題がある。 【解決手段】位相変換回路10を備え、複数のPLL回
路(11−1N)に入力する位相比較タイミングをそれ
ぞれずらすことによって、PLLの電源に与える負荷を
和らげPLL回路同士の相互干渉を少なくすることがで
き、ついては、ジッタを抑えることができる。 【効果】PLL回路間の相互干渉を最小限に抑え、低ジ
ッタを実現することができる。また、PLL回路の電源
端子数を削減することができる。
共有化すると、PLL回路間で相互干渉を起こし、結果
的にジッタを引き起こすという問題がある。 【解決手段】位相変換回路10を備え、複数のPLL回
路(11−1N)に入力する位相比較タイミングをそれ
ぞれずらすことによって、PLLの電源に与える負荷を
和らげPLL回路同士の相互干渉を少なくすることがで
き、ついては、ジッタを抑えることができる。 【効果】PLL回路間の相互干渉を最小限に抑え、低ジ
ッタを実現することができる。また、PLL回路の電源
端子数を削減することができる。
Description
【0001】
【発明の属する技術分野】本発明は、情報機器等に用い
られるフェイズ・ロックド・ループ(以下PLLと呼
ぶ)回路において、特に半導体集積化等に適したPLL
回路に関するものである。
られるフェイズ・ロックド・ループ(以下PLLと呼
ぶ)回路において、特に半導体集積化等に適したPLL
回路に関するものである。
【0002】
【従来の技術】図7は、従来のPLL回路装置の一構成
例を示すブロック図である。
例を示すブロック図である。
【0003】n個(n≧1整数)のPLL回路70、7
1、72、・・・N7(N7≧70の整数)、入力端子
700、出力端子701、702、703、・・・O7
(O7≧701の整数)で構成されている。
1、72、・・・N7(N7≧70の整数)、入力端子
700、出力端子701、702、703、・・・O7
(O7≧701の整数)で構成されている。
【0004】入力端子700から入力された信号は、n
個のPLL回路70、71、72、・・・N7に入力さ
れる。PLL回路は、位相比較器、チャージポンプ、ル
ープフィルタ(以下ロウパスフィルタと呼ぶ)、VCO
から構成されている。VCOからの出力信号の位相と入
力信号の位相を比較して位相差を検出し、その信号をチ
ャージポンプにより、直流成分に変換する。チャージポ
ンプから出力された信号は、ロウパスフィルタにより、
高周波成分を取り除き、VCOの制御電圧となる。VC
Oでは、この制御電圧に対応する発振周波数を出力す
る。それぞれPLL回路の出力信号は、出力端子70
1、702、703、・・・O7(O7≧701の整
数)に接続されており、出力素子を介して出力される。
個のPLL回路70、71、72、・・・N7に入力さ
れる。PLL回路は、位相比較器、チャージポンプ、ル
ープフィルタ(以下ロウパスフィルタと呼ぶ)、VCO
から構成されている。VCOからの出力信号の位相と入
力信号の位相を比較して位相差を検出し、その信号をチ
ャージポンプにより、直流成分に変換する。チャージポ
ンプから出力された信号は、ロウパスフィルタにより、
高周波成分を取り除き、VCOの制御電圧となる。VC
Oでは、この制御電圧に対応する発振周波数を出力す
る。それぞれPLL回路の出力信号は、出力端子70
1、702、703、・・・O7(O7≧701の整
数)に接続されており、出力素子を介して出力される。
【0005】前記構成のPLL回路を複数接続する場
合、複数のPLL回路の相互干渉が問題となるが、相互
干渉の要因として、電源からの相互干渉が考えられる。
PLL回路の内部用電源は、デジタル用電源とアナログ
用電源を分離することが一般的であるが、電源端子数が
限られているICにおいては、複数のPLLの電源を、
共用して使用することで電源端子数を大幅に削減してい
る。しかし、共通電源に接続されるPLL回路の電源数
が多いと、電源にかかる負荷が大きくなりPLL回路間
の相互干渉の原因となる場合がある。特に位相比較器回
路、チャージポンプ回路、VCO回路は、電源が不安定
になり、発振周波数に影響を与え、出力周波数を揺らす
状態を発生させる。(以下この状態をジッタと呼ぶ)
また、PLLを複数接続した場合の相互干渉の要因のと
して、出力素子の電源からの相互干渉が考えられる。出
力素子は、駆動能力が大きいため、スイッチングの際、
数mA程度の電流が流れる。よって複数のPLL回路の
出力信号が同時にスイッチングすると電源にかかる負荷
が大きくなる。その結果、出力素子が接続されている電
源を揺らし、PLL回路の出力信号にジッタを発生させ
ると考えられる。
合、複数のPLL回路の相互干渉が問題となるが、相互
干渉の要因として、電源からの相互干渉が考えられる。
PLL回路の内部用電源は、デジタル用電源とアナログ
用電源を分離することが一般的であるが、電源端子数が
限られているICにおいては、複数のPLLの電源を、
共用して使用することで電源端子数を大幅に削減してい
る。しかし、共通電源に接続されるPLL回路の電源数
が多いと、電源にかかる負荷が大きくなりPLL回路間
の相互干渉の原因となる場合がある。特に位相比較器回
路、チャージポンプ回路、VCO回路は、電源が不安定
になり、発振周波数に影響を与え、出力周波数を揺らす
状態を発生させる。(以下この状態をジッタと呼ぶ)
また、PLLを複数接続した場合の相互干渉の要因のと
して、出力素子の電源からの相互干渉が考えられる。出
力素子は、駆動能力が大きいため、スイッチングの際、
数mA程度の電流が流れる。よって複数のPLL回路の
出力信号が同時にスイッチングすると電源にかかる負荷
が大きくなる。その結果、出力素子が接続されている電
源を揺らし、PLL回路の出力信号にジッタを発生させ
ると考えられる。
【0006】
【発明が解決しようとする課題】従来の方式では、複数
のPLL回路を持つICにおいて、個々のPLL回路専
用電源を設けることによってPLL回路間の相互干渉を
少なくしてきたが、各種コントローラ等のIのC内部に
n個のPLL回路を持つ場合、PLL回路用の電源数
は、制限されるため、電源の共有化を行なう必要があ
る。しかし、共有化することより、PLL回路間で相互
干渉を起こし、結果的にジッタを引き起こすという問題
があった。
のPLL回路を持つICにおいて、個々のPLL回路専
用電源を設けることによってPLL回路間の相互干渉を
少なくしてきたが、各種コントローラ等のIのC内部に
n個のPLL回路を持つ場合、PLL回路用の電源数
は、制限されるため、電源の共有化を行なう必要があ
る。しかし、共有化することより、PLL回路間で相互
干渉を起こし、結果的にジッタを引き起こすという問題
があった。
【0007】本発明は、従来技術における上記の課題を
解決するためのものであり、複数のPLL回路を持つI
Cにおいて、PLL回路の電源を共有化する際に生じる
PLL回路の電源間の相互干渉を和らげ、ジッタを減ら
すことのできる技術を提供することを目的とする。
解決するためのものであり、複数のPLL回路を持つI
Cにおいて、PLL回路の電源を共有化する際に生じる
PLL回路の電源間の相互干渉を和らげ、ジッタを減ら
すことのできる技術を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明の半導体装置は、
位相変換信号と帰還信号との位相差を検出しその位相差
に応じた位相差信号を出力する位相比較器と、前記位相
差信号を直流成分に変換し、周波数制御信号を発生する
周波数制御回路と、前記周波数制御信号の高周波成分を
除去するループフィルタと、前記ループフィルタの出力
に応じた周波数で発振して前記帰還信号を出力する可変
周波数発振器(以下VCOと呼ぶ)とを備えたPLL回
路をn個(n>1、nは整数)有する半導体装置におい
て、入力信号の位相を変換して位相が違うn個の位相変
換信号を出力する位相変換回路1を設け、それぞれn個
のPLL回路の入力信号とすることを特徴とする。
位相変換信号と帰還信号との位相差を検出しその位相差
に応じた位相差信号を出力する位相比較器と、前記位相
差信号を直流成分に変換し、周波数制御信号を発生する
周波数制御回路と、前記周波数制御信号の高周波成分を
除去するループフィルタと、前記ループフィルタの出力
に応じた周波数で発振して前記帰還信号を出力する可変
周波数発振器(以下VCOと呼ぶ)とを備えたPLL回
路をn個(n>1、nは整数)有する半導体装置におい
て、入力信号の位相を変換して位相が違うn個の位相変
換信号を出力する位相変換回路1を設け、それぞれn個
のPLL回路の入力信号とすることを特徴とする。
【0009】また、前記PLL回路の帰還信号を分周し
て、位相比較器の入力とする可変分周器を備えたPLL
回路をn個有することを特徴とする。
て、位相比較器の入力とする可変分周器を備えたPLL
回路をn個有することを特徴とする。
【0010】また、入力信号を分周して、前記位相変換
回路1の入力とする可変分周器を備えることを特徴とす
る。
回路1の入力とする可変分周器を備えることを特徴とす
る。
【0011】また、前記位相変換信号を分周して、位相
比較器の入力とする可変分周器を備えたPLL回路をn
個有することを特徴とする。
比較器の入力とする可変分周器を備えたPLL回路をn
個有することを特徴とする。
【0012】また、入力信号を分周して、前記位相変換
回路1の入力とする可変分周器を備えることを特徴とす
る。
回路1の入力とする可変分周器を備えることを特徴とす
る。
【0013】また、前記位相変換信号を分周して前記位
相比較器の入力とする可変分周器を備えたPLL回路を
n個有することを特徴とする。
相比較器の入力とする可変分周器を備えたPLL回路を
n個有することを特徴とする。
【0014】また、入力信号と帰還信号との位相差を検
出しその位相差に応じた位相差信号を出力する位相比較
器と、前記位相差信号を直流成分に変換して周波数制御
信号を発生する周波数制御回路と、前記周波数制御信号
の高周波成分を除去するループフィルタと、前記ループ
フィルタの出力に応じた周波数で発振して前記帰還信号
を出力するVCOを備えたPLL回路をn個有する半導
体装置において、n個のPLL回路の出力信号をそれぞ
れ異なる位相に変換する機能を備えた位相変換回路2を
備え、前記位相変換回路2から出力されたn個の位相変
換信号がPLL回路の出力信号とすることを特徴とす
る。
出しその位相差に応じた位相差信号を出力する位相比較
器と、前記位相差信号を直流成分に変換して周波数制御
信号を発生する周波数制御回路と、前記周波数制御信号
の高周波成分を除去するループフィルタと、前記ループ
フィルタの出力に応じた周波数で発振して前記帰還信号
を出力するVCOを備えたPLL回路をn個有する半導
体装置において、n個のPLL回路の出力信号をそれぞ
れ異なる位相に変換する機能を備えた位相変換回路2を
備え、前記位相変換回路2から出力されたn個の位相変
換信号がPLL回路の出力信号とすることを特徴とす
る。
【0015】また、前記可変周波数発振器からの出力信
号を分周して、位相比較器の入力とする可変分周器を備
えたPLL回路をn個有することを特徴とする。
号を分周して、位相比較器の入力とする可変分周器を備
えたPLL回路をn個有することを特徴とする。
【0016】また、入力信号を分周して、n個のPLL
の入力信号とする可変分周器を備えることを特徴とす
る。
の入力信号とする可変分周器を備えることを特徴とす
る。
【0017】また、入力信号を分周し、PLL回路の前
記位相比較器の入力とする可変分周器を備えたn個のP
LL回路を有することを特徴とする。
記位相比較器の入力とする可変分周器を備えたn個のP
LL回路を有することを特徴とする。
【0018】また、入力信号を分周して、n個のPLL
回路の入力信号とする可変分周器を備えることを特徴と
する。
回路の入力信号とする可変分周器を備えることを特徴と
する。
【0019】また、入力信号を分周して位相比較器の入
力とする可変分周器を備えたPLL回路をn個備えるこ
とを特徴とする。
力とする可変分周器を備えたPLL回路をn個備えるこ
とを特徴とする。
【0020】
【発明の実施の形態】以下、本発明について実施例に基
づいて詳細に説明する。図1は、本発明の半導体装置を
説明した一実施例を示す。図1の10は、入力信号の位
相を変化させる位相変換回路1。11、12、13、・
・・N1(N1≧11整数)は、それぞれ同じ構成のP
LL回路。100は、入力信号を入力するための入力端
子。101、102、103・・・O1(O1≧101
の整数)は、PLL回路からの出力信号を出力するため
の出力端子である。端子100からある周波数をもった
入力信号が位相変換回路1に入力される。
づいて詳細に説明する。図1は、本発明の半導体装置を
説明した一実施例を示す。図1の10は、入力信号の位
相を変化させる位相変換回路1。11、12、13、・
・・N1(N1≧11整数)は、それぞれ同じ構成のP
LL回路。100は、入力信号を入力するための入力端
子。101、102、103・・・O1(O1≧101
の整数)は、PLL回路からの出力信号を出力するため
の出力端子である。端子100からある周波数をもった
入力信号が位相変換回路1に入力される。
【0021】図6に位相変換回路1の一実施例を示す。
60、61、62、・・・N6(N6≧60の整数)
は、遅延素子。600は、入力端子。601、602、
603・・・O6(O6≧601の整数)は、入力信号
を位相変換した後の出力信号端子である。入力端子60
0から入力信号が入力され、それぞれの遅延素子を介し
て出力端子から出力される。遅延素子の個数は、位相を
ずらしたい値を考慮に入れて変えることができる。位相
変換回路1では、入力された信号を遅延素子によって位
相をずらす働きを持っている。そうすることにより、そ
れぞれ異なった位相を持った信号を601、602、6
03、・・・O6端子から出力することができる。出力
端子601〜O6から出力された信号は、図1のPLL
回路11、12、13・・・N1のそれぞれのPLL回
路の入力となる。
60、61、62、・・・N6(N6≧60の整数)
は、遅延素子。600は、入力端子。601、602、
603・・・O6(O6≧601の整数)は、入力信号
を位相変換した後の出力信号端子である。入力端子60
0から入力信号が入力され、それぞれの遅延素子を介し
て出力端子から出力される。遅延素子の個数は、位相を
ずらしたい値を考慮に入れて変えることができる。位相
変換回路1では、入力された信号を遅延素子によって位
相をずらす働きを持っている。そうすることにより、そ
れぞれ異なった位相を持った信号を601、602、6
03、・・・O6端子から出力することができる。出力
端子601〜O6から出力された信号は、図1のPLL
回路11、12、13・・・N1のそれぞれのPLL回
路の入力となる。
【0022】図3にPLL回路の一実施例を示す。PL
L回路は、位相比較器30、チャージポンプ31、ロウ
パスフィルタ32、VCO33で構成されている。入力
端子300には、前記図6の出力端子601、602、
603、・・・N6が接続されており、前記位相変換回
路1で入力信号に対して位相をずらした信号がPLL回
路に入力される。位相比較器から出力された信号30
2、303は、内部信号であり、前記入力信号と帰還信
号301の位相差を検出した位相差信号である。入力信
号に対して帰還信号の位相が進んでいる場合には、信号
303がハイを出力し、逆に入力信号に対して帰還信号
301が遅れている場合には、302がロウを出力す
る。前記位相比較器から出力された位相差信号は、チャ
ージポンプ31の入力信号となる。前記301がハイの
時、チャージポンプ31のPチャネルトランジスタをイ
ネ−ブルにし、前記302がロウの時、チャージポンプ
31のNチャネルトランジスタをイネ−ブルにすること
によって、位相差信号を直流成分に変換する。前記チャ
ージポンプから出力された信号は、ロウパスフィルタ3
2に入力され、高周波成分を取り除いて、VCO33の
制御信号として出力する。VCO33では、前記ロウパ
スフィルタ32から出力されたVCO制御信号に対応し
た発振周波数が出力端子301から出力される。出力端
子301は、図1の出力端子101、102、103、
・・・O1のいずれかに接続される。PLL回路に供給
する電源が共通の場合、同じタイミングで複数のPLL
回路が同時に位相比較を行うと、電源に与える負荷が大
きくなり、必要な位相差パルスが消されたり、逆に、不
必要な位相差パルスが出力されたりする。また、チャー
ジポンプや、VCOにおいても同様に同時スイッチング
による電源への影響があると考えられる。また、そのた
めに、n個のPLL回路にそれぞれ独立したn個の電源
を設けることは、ピン数が多くなり、PLL回路をコン
トローラ等のICに内蔵することは、難しくなる。よっ
て、本位相変換回路1を備え、複数のPLL回路に入力
する位相比較タイミングをそれぞれずらすことによっ
て、PLLの電源に与える負荷を和らげPLL回路同士
の相互干渉を少なくすることができ、ついては、ジッタ
を抑えることができる。別の実施例として出力周波数が
入力周波数の整数倍を出力する実施例を図5で説明す
る。入力周波数を1/K(Kは整数)の周波数にする分
周器1(50)、位相比較器51、チャージポンプ5
2、ロウパスフィルタ53、VCO54、VCOの出力
周波数を1/L(Lは整数)の周波数にする分周器2
(55)と、入力端子500、出力端子501、内部信
号502、503、504から構成されている。
L回路は、位相比較器30、チャージポンプ31、ロウ
パスフィルタ32、VCO33で構成されている。入力
端子300には、前記図6の出力端子601、602、
603、・・・N6が接続されており、前記位相変換回
路1で入力信号に対して位相をずらした信号がPLL回
路に入力される。位相比較器から出力された信号30
2、303は、内部信号であり、前記入力信号と帰還信
号301の位相差を検出した位相差信号である。入力信
号に対して帰還信号の位相が進んでいる場合には、信号
303がハイを出力し、逆に入力信号に対して帰還信号
301が遅れている場合には、302がロウを出力す
る。前記位相比較器から出力された位相差信号は、チャ
ージポンプ31の入力信号となる。前記301がハイの
時、チャージポンプ31のPチャネルトランジスタをイ
ネ−ブルにし、前記302がロウの時、チャージポンプ
31のNチャネルトランジスタをイネ−ブルにすること
によって、位相差信号を直流成分に変換する。前記チャ
ージポンプから出力された信号は、ロウパスフィルタ3
2に入力され、高周波成分を取り除いて、VCO33の
制御信号として出力する。VCO33では、前記ロウパ
スフィルタ32から出力されたVCO制御信号に対応し
た発振周波数が出力端子301から出力される。出力端
子301は、図1の出力端子101、102、103、
・・・O1のいずれかに接続される。PLL回路に供給
する電源が共通の場合、同じタイミングで複数のPLL
回路が同時に位相比較を行うと、電源に与える負荷が大
きくなり、必要な位相差パルスが消されたり、逆に、不
必要な位相差パルスが出力されたりする。また、チャー
ジポンプや、VCOにおいても同様に同時スイッチング
による電源への影響があると考えられる。また、そのた
めに、n個のPLL回路にそれぞれ独立したn個の電源
を設けることは、ピン数が多くなり、PLL回路をコン
トローラ等のICに内蔵することは、難しくなる。よっ
て、本位相変換回路1を備え、複数のPLL回路に入力
する位相比較タイミングをそれぞれずらすことによっ
て、PLLの電源に与える負荷を和らげPLL回路同士
の相互干渉を少なくすることができ、ついては、ジッタ
を抑えることができる。別の実施例として出力周波数が
入力周波数の整数倍を出力する実施例を図5で説明す
る。入力周波数を1/K(Kは整数)の周波数にする分
周器1(50)、位相比較器51、チャージポンプ5
2、ロウパスフィルタ53、VCO54、VCOの出力
周波数を1/L(Lは整数)の周波数にする分周器2
(55)と、入力端子500、出力端子501、内部信
号502、503、504から構成されている。
【0023】入力端子500は、前記図6の出力端子6
01、602、603、O6のいずれかの端子と接続さ
れている。前記図1の位相変換回路10から出力された
信号を分周器1によって1/Kの周波数にする。この分
周器1は、通常リファレンスディバイダと呼ばれ、入力
信号をPLL回路の基準信号として使うために十分な品
質にするために用いられる。例えば、入力信号がジッタ
を持ったり、雑音等を持った場合、その入力信号を分周
器1で分周することにより吸収する機能を備えている。
前記位相比較器から出力された信号は、位相を早くする
場合は、チャージポンプ52のPチャネルをイネーブル
にし、位相を遅らす場合は、チャージポンプ52のNチ
ャネルトランジスタをイネーブルにするとこによって、
位相比較器の出力信号を直流信号に変換する。チャージ
ポンプから出力された信号は、ロウパスフィルタ53で
高周波成分を取り除き、VCO54の制御電圧を出力す
る。VCO54は、前記制御電圧に対応した発振周波数
を出力する。VCO54から出力された信号502は、
分周器2に入力される。分周器2では、VCO54から
出力された周波数を1/Lして、位相比較器の入力とな
る。図5の実施例では、それぞれのPLL回路内に分周
器1、2を備え、それぞれPLL回路毎に異なったL、
Kを設定することによって、それぞれ異なる出力周波数
を出力することができるという特徴を持っている。さら
に、別の実施例として、分周器3を位相変換回路1の入
力に付加する場合も考えられる。図2、図4でその実施
例を示す。
01、602、603、O6のいずれかの端子と接続さ
れている。前記図1の位相変換回路10から出力された
信号を分周器1によって1/Kの周波数にする。この分
周器1は、通常リファレンスディバイダと呼ばれ、入力
信号をPLL回路の基準信号として使うために十分な品
質にするために用いられる。例えば、入力信号がジッタ
を持ったり、雑音等を持った場合、その入力信号を分周
器1で分周することにより吸収する機能を備えている。
前記位相比較器から出力された信号は、位相を早くする
場合は、チャージポンプ52のPチャネルをイネーブル
にし、位相を遅らす場合は、チャージポンプ52のNチ
ャネルトランジスタをイネーブルにするとこによって、
位相比較器の出力信号を直流信号に変換する。チャージ
ポンプから出力された信号は、ロウパスフィルタ53で
高周波成分を取り除き、VCO54の制御電圧を出力す
る。VCO54は、前記制御電圧に対応した発振周波数
を出力する。VCO54から出力された信号502は、
分周器2に入力される。分周器2では、VCO54から
出力された周波数を1/Lして、位相比較器の入力とな
る。図5の実施例では、それぞれのPLL回路内に分周
器1、2を備え、それぞれPLL回路毎に異なったL、
Kを設定することによって、それぞれ異なる出力周波数
を出力することができるという特徴を持っている。さら
に、別の実施例として、分周器3を位相変換回路1の入
力に付加する場合も考えられる。図2、図4でその実施
例を示す。
【0024】図2は、分周器3(20)。位相変換回路
2(21)。PLL回路22、23、24、・・・N2
(N2≧22の整数)。入力端子200、出力端子20
1、202、203、・・・O2(O2≧201の整
数)から構成されている。PLL回路は、図4の位相比
較器40、チャージポンプ41、ロウパスフィルタ4
2、VCO43、分周器44、入力端子400、内部信
号402、403、404から構成されている。基本的
な動作は、前記図3、図5のPLL回路と同じである。
入力端子200からの入力信号は、分周器3の入力とな
り、入力信号を1/P(Pは整数)倍して出力する。前
記分周器3から出力された信号は、それぞれのPLL回
路22、23、24、・・・N2に入力される。また、
分周器4は、VCO43から出力された信号401を入
力として、1/Q(Qは整数)倍されて位相比較器の入
力信号となる。他の機能ブロックの基本的な動作は、前
記図3、図5のそれぞれの機能ブロックと同じである。
この実施例では、入力信号を分周器3によって1/P分
周した後、位相変換回路2に入力する場合の実施例であ
る。これによって、入力信号に対してP/Q倍の出力周
波数を持った信号が複数のPLL回路から出力されるこ
とができる。
2(21)。PLL回路22、23、24、・・・N2
(N2≧22の整数)。入力端子200、出力端子20
1、202、203、・・・O2(O2≧201の整
数)から構成されている。PLL回路は、図4の位相比
較器40、チャージポンプ41、ロウパスフィルタ4
2、VCO43、分周器44、入力端子400、内部信
号402、403、404から構成されている。基本的
な動作は、前記図3、図5のPLL回路と同じである。
入力端子200からの入力信号は、分周器3の入力とな
り、入力信号を1/P(Pは整数)倍して出力する。前
記分周器3から出力された信号は、それぞれのPLL回
路22、23、24、・・・N2に入力される。また、
分周器4は、VCO43から出力された信号401を入
力として、1/Q(Qは整数)倍されて位相比較器の入
力信号となる。他の機能ブロックの基本的な動作は、前
記図3、図5のそれぞれの機能ブロックと同じである。
この実施例では、入力信号を分周器3によって1/P分
周した後、位相変換回路2に入力する場合の実施例であ
る。これによって、入力信号に対してP/Q倍の出力周
波数を持った信号が複数のPLL回路から出力されるこ
とができる。
【0025】位相変換回路は、入力信号側に接続するだ
けではなく、出力信号側に付けることでも大きな効果が
ある。その実施例を図8に示す。図8は、位相変換回路
3(80)。81、82、83、・・・N8(N8≧8
0の整数)は、PLL回路。入力端子800。出力端子
801、802、803、・・・O8(O8≧801の
整数)から構成されている。位相変換回路3は、遅延素
子を使ってn個のPLL回路81、82、83・・・N
8から出力された出力信号の位相をずらす機能を持つ。
800入力端子から入力された入力信号は、81、8
2、83、・・・N8のn個のPLL回路に入力され
る。PLL回路の構成は、前記説明した実施例図3、図
4、図5が考えられる。n個のPLL回路から出力され
た信号は、位相変換回路3に入力される。位相変換回路
3では、各PLL回路の出力信号の位相が重ならないよ
うに遅延素子によって位相をずらすして、各PLL回路
の出力信号としている。その後、出力素子を介して出力
される。PLL回路の出力信号の位相を位相変換回路3
でずらすことは、出力素子のスイッチングのタイミング
をずらすとこでもある。出力素子は、駆動能力が大きい
ためスイッチングすると数mAの電流が流れ、複数のP
LL回路出力信号が同時にスイッチングすると出力素子
の電源に負荷がかかり、結果的に出力周波数にジッタを
発生させる原因になる。よって、出力素子のスイッチン
グタイミングをずらすことにより、電源の負荷を低減
し、ジッタを少なくすることができる。
けではなく、出力信号側に付けることでも大きな効果が
ある。その実施例を図8に示す。図8は、位相変換回路
3(80)。81、82、83、・・・N8(N8≧8
0の整数)は、PLL回路。入力端子800。出力端子
801、802、803、・・・O8(O8≧801の
整数)から構成されている。位相変換回路3は、遅延素
子を使ってn個のPLL回路81、82、83・・・N
8から出力された出力信号の位相をずらす機能を持つ。
800入力端子から入力された入力信号は、81、8
2、83、・・・N8のn個のPLL回路に入力され
る。PLL回路の構成は、前記説明した実施例図3、図
4、図5が考えられる。n個のPLL回路から出力され
た信号は、位相変換回路3に入力される。位相変換回路
3では、各PLL回路の出力信号の位相が重ならないよ
うに遅延素子によって位相をずらすして、各PLL回路
の出力信号としている。その後、出力素子を介して出力
される。PLL回路の出力信号の位相を位相変換回路3
でずらすことは、出力素子のスイッチングのタイミング
をずらすとこでもある。出力素子は、駆動能力が大きい
ためスイッチングすると数mAの電流が流れ、複数のP
LL回路出力信号が同時にスイッチングすると出力素子
の電源に負荷がかかり、結果的に出力周波数にジッタを
発生させる原因になる。よって、出力素子のスイッチン
グタイミングをずらすことにより、電源の負荷を低減
し、ジッタを少なくすることができる。
【0026】
【発明の効果】以上述べたように本発明によれば、複数
のPLL回路を持つ半導体装置において、各PLL回路
の入力信号の入力タイミングまたは、各PLL回路の出
力信号のタイミングを変えることによって、限られた電
源端子数で、複数のPLL回路間の相互干渉を最小限に
抑え、低ジッタを実現することができる。
のPLL回路を持つ半導体装置において、各PLL回路
の入力信号の入力タイミングまたは、各PLL回路の出
力信号のタイミングを変えることによって、限られた電
源端子数で、複数のPLL回路間の相互干渉を最小限に
抑え、低ジッタを実現することができる。
【図1】本発明の第1の実施例を示す半導体装置図。
【図2】本発明の第2の実施例を示す半導体装置図。
【図3】PLL回路の第1の実施例を示す回路図。
【図4】PLL回路の第2の実施例を示す回路図。
【図5】PLL回路の第3の実施例を示す回路図。
【図6】位相変換回路1の実施例を示す回路図。
【図7】従来の実施例を示す回路図。
【図8】本発明の第3の実施例を示す半導体装置図。
100:入力端子 101〜O1:出力端子(O1は、整数) 10:位相変換回路1 11〜N1:PLL回路(N1は、整数) 200:入力端子 201〜O2:出力端子(O2は、整数) 20:分周器 21:位相変換回路3 22〜N2:PLL回路(N2は、整数) 300、400、500、600、700、800:入
力端子 301、401、501:出力端子 302、402、502:位相差アップ信号 303、403、503:位相差ダウン信号 50:分周器 30、40、51:位相比較器 31、41、52:チャージポンプ 32、42、53:ループフィルタ 33、43、54:電圧制御型発振器 44、55:分周器 404、504:分周器からの出力信号 60、61、62、NN6:遅延素子(NN6は、整
数) 601〜O6:出力端子(O6は、整数) 70〜N7、81〜N8:PLL回路(N7,N8は、
整数) 701〜O7:出力端子(O7は、整数) 80:位相変換回路2
力端子 301、401、501:出力端子 302、402、502:位相差アップ信号 303、403、503:位相差ダウン信号 50:分周器 30、40、51:位相比較器 31、41、52:チャージポンプ 32、42、53:ループフィルタ 33、43、54:電圧制御型発振器 44、55:分周器 404、504:分周器からの出力信号 60、61、62、NN6:遅延素子(NN6は、整
数) 601〜O6:出力端子(O6は、整数) 70〜N7、81〜N8:PLL回路(N7,N8は、
整数) 701〜O7:出力端子(O7は、整数) 80:位相変換回路2
Claims (12)
- 【請求項1】位相変換信号と帰還信号との位相差を検出
しその位相差に応じた位相差信号を出力する位相比較器
と、前記位相差信号を直流成分に変換し、周波数制御信
号を発生する周波数制御回路と、前記周波数制御信号の
高周波成分を除去するループフィルタと、前記ループフ
ィルタの出力に応じた周波数で発振して前記帰還信号を
出力する可変周波数発振器とを備えたPLL回路をn個
(n>1、nは整数)有する半導体装置において、入力
信号の位相を変換して位相が違うn個の位相変換信号を
出力する位相変換回路1を設け、それぞれn個のPLL
回路の入力信号とすることを特徴とする半導体装置。 - 【請求項2】前記PLL回路の帰還信号を分周して、位
相比較器の入力とする可変分周器を備えたPLL回路を
n個有することを特徴とする請求項1記載の半導体装
置。 - 【請求項3】入力信号を分周して、前記位相変換回路1
の入力とする可変分周器を備えることを特徴とする請求
項1記載の半導体装置。 - 【請求項4】前記位相変換信号を分周して、位相比較器
の入力とする可変分周器を備えたPLL回路をn個有す
ることを特徴とする請求項1記載の半導体装置。 - 【請求項5】入力信号を分周して、前記位相変換回路1
の入力とする可変分周器を備えることを特徴とする請求
項2記載の半導体装置。 - 【請求項6】前記位相変換信号を分周して前記位相比較
器の入力とする可変分周器を備えたPLL回路をn個有
することを特徴とする請求項2記載の半導体装置。 - 【請求項7】入力信号と帰還信号との位相差を検出しそ
の位相差に応じた位相差信号を出力する位相比較器と、
前記位相差信号を直流成分に変換して周波数制御信号を
発生する周波数制御回路と、前記周波数制御信号の高周
波成分を除去するループフィルタと、前記ループフィル
タの出力に応じた周波数で発振して前記帰還信号を出力
する可変周波数発振器を備えたPLL回路をn個有する
半導体装置において、n個のPLL回路の出力信号をそ
れぞれ異なる位相に変換する機能を備えた位相変換回路
2を備え、前記位相変換回路2から出力されたn個の位
相変換信号がPLL回路の出力信号とすることを特徴と
する半導体装置。 - 【請求項8】前記可変周波数発振器からの出力信号を分
周して、位相比較器の入力とする可変分周器を備えたP
LL回路をn個有することを特徴とする請求項7記載の
半導体装置。 - 【請求項9】入力信号を分周して、n個のPLLの入力
信号とする可変分周器を備えることを特徴とする請求項
7記載の半導体装置。 - 【請求項10】入力信号を分周し、PLL回路の前記位
相比較器の入力とする可変分周器を備えたn個のPLL
回路を有することを特徴とする請求項7記載の半導体装
置。 - 【請求項11】入力信号を分周して、n個のPLL回路
の入力信号とする可変分周器を備えることを特徴とする
請求項8記載の半導体装置。 - 【請求項12】入力信号を分周して位相比較器の入力と
する可変分周器を備えたPLL回路をn個備えることを
特徴とする請求項8記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9070262A JPH10270999A (ja) | 1997-03-24 | 1997-03-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9070262A JPH10270999A (ja) | 1997-03-24 | 1997-03-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10270999A true JPH10270999A (ja) | 1998-10-09 |
Family
ID=13426455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9070262A Withdrawn JPH10270999A (ja) | 1997-03-24 | 1997-03-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10270999A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6150879A (en) * | 1997-09-22 | 2000-11-21 | Nec Corporation | Semiconductor apparatus for use in low voltage power supply |
KR100803353B1 (ko) | 2006-06-30 | 2008-02-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
JP2009504064A (ja) * | 2005-08-02 | 2009-01-29 | アールエフ マジック インコーポレイテッド | 多重周波数源システムのためのオフセット信号位相調整 |
-
1997
- 1997-03-24 JP JP9070262A patent/JPH10270999A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6150879A (en) * | 1997-09-22 | 2000-11-21 | Nec Corporation | Semiconductor apparatus for use in low voltage power supply |
JP2009504064A (ja) * | 2005-08-02 | 2009-01-29 | アールエフ マジック インコーポレイテッド | 多重周波数源システムのためのオフセット信号位相調整 |
KR100803353B1 (ko) | 2006-06-30 | 2008-02-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
US7508271B2 (en) | 2006-06-30 | 2009-03-24 | Hynix Semiconductors Inc. | Semiconductor memory apparatus having phase locked loop |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040513 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040722 |