JPH10270999A

JPH10270999A - 半導体装置

Info

Publication number: JPH10270999A
Application number: JP9070262A
Authority: JP
Inventors: Uichi Sekimoto; 宇一関本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-03-24
Filing date: 1997-03-24
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】複数のＰＬＬ回路を持つＩＣにおいて、電源を
共有化すると、ＰＬＬ回路間で相互干渉を起こし、結果
的にジッタを引き起こすという問題がある。【解決手段】位相変換回路１０を備え、複数のＰＬＬ回
路（１１−１Ｎ）に入力する位相比較タイミングをそれ
ぞれずらすことによって、ＰＬＬの電源に与える負荷を
和らげＰＬＬ回路同士の相互干渉を少なくすることがで
き、ついては、ジッタを抑えることができる。【効果】ＰＬＬ回路間の相互干渉を最小限に抑え、低ジ
ッタを実現することができる。また、ＰＬＬ回路の電源
端子数を削減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報機器等に用い
られるフェイズ・ロックド・ループ（以下ＰＬＬと呼
ぶ）回路において、特に半導体集積化等に適したＰＬＬ
回路に関するものである。

【０００２】

【従来の技術】図７は、従来のＰＬＬ回路装置の一構成
例を示すブロック図である。

【０００３】ｎ個（ｎ≧１整数）のＰＬＬ回路７０、７
１、７２、・・・Ｎ７（Ｎ７≧７０の整数）、入力端子
７００、出力端子７０１、７０２、７０３、・・・Ｏ７
（Ｏ７≧７０１の整数）で構成されている。

【０００４】入力端子７００から入力された信号は、ｎ
個のＰＬＬ回路７０、７１、７２、・・・Ｎ７に入力さ
れる。ＰＬＬ回路は、位相比較器、チャージポンプ、ル
ープフィルタ（以下ロウパスフィルタと呼ぶ）、ＶＣＯ
から構成されている。ＶＣＯからの出力信号の位相と入
力信号の位相を比較して位相差を検出し、その信号をチ
ャージポンプにより、直流成分に変換する。チャージポ
ンプから出力された信号は、ロウパスフィルタにより、
高周波成分を取り除き、ＶＣＯの制御電圧となる。ＶＣ
Ｏでは、この制御電圧に対応する発振周波数を出力す
る。それぞれＰＬＬ回路の出力信号は、出力端子７０
１、７０２、７０３、・・・Ｏ７（Ｏ７≧７０１の整
数）に接続されており、出力素子を介して出力される。

【０００５】前記構成のＰＬＬ回路を複数接続する場
合、複数のＰＬＬ回路の相互干渉が問題となるが、相互
干渉の要因として、電源からの相互干渉が考えられる。
ＰＬＬ回路の内部用電源は、デジタル用電源とアナログ
用電源を分離することが一般的であるが、電源端子数が
限られているＩＣにおいては、複数のＰＬＬの電源を、
共用して使用することで電源端子数を大幅に削減してい
る。しかし、共通電源に接続されるＰＬＬ回路の電源数
が多いと、電源にかかる負荷が大きくなりＰＬＬ回路間
の相互干渉の原因となる場合がある。特に位相比較器回
路、チャージポンプ回路、ＶＣＯ回路は、電源が不安定
になり、発振周波数に影響を与え、出力周波数を揺らす
状態を発生させる。（以下この状態をジッタと呼ぶ）
また、ＰＬＬを複数接続した場合の相互干渉の要因のと
して、出力素子の電源からの相互干渉が考えられる。出
力素子は、駆動能力が大きいため、スイッチングの際、
数ｍＡ程度の電流が流れる。よって複数のＰＬＬ回路の
出力信号が同時にスイッチングすると電源にかかる負荷
が大きくなる。その結果、出力素子が接続されている電
源を揺らし、ＰＬＬ回路の出力信号にジッタを発生させ
ると考えられる。

【０００６】

【発明が解決しようとする課題】従来の方式では、複数
のＰＬＬ回路を持つＩＣにおいて、個々のＰＬＬ回路専
用電源を設けることによってＰＬＬ回路間の相互干渉を
少なくしてきたが、各種コントローラ等のＩのＣ内部に
ｎ個のＰＬＬ回路を持つ場合、ＰＬＬ回路用の電源数
は、制限されるため、電源の共有化を行なう必要があ
る。しかし、共有化することより、ＰＬＬ回路間で相互
干渉を起こし、結果的にジッタを引き起こすという問題
があった。

【０００７】本発明は、従来技術における上記の課題を
解決するためのものであり、複数のＰＬＬ回路を持つＩ
Ｃにおいて、ＰＬＬ回路の電源を共有化する際に生じる
ＰＬＬ回路の電源間の相互干渉を和らげ、ジッタを減ら
すことのできる技術を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明の半導体装置は、
位相変換信号と帰還信号との位相差を検出しその位相差
に応じた位相差信号を出力する位相比較器と、前記位相
差信号を直流成分に変換し、周波数制御信号を発生する
周波数制御回路と、前記周波数制御信号の高周波成分を
除去するループフィルタと、前記ループフィルタの出力
に応じた周波数で発振して前記帰還信号を出力する可変
周波数発振器（以下ＶＣＯと呼ぶ）とを備えたＰＬＬ回
路をｎ個（ｎ＞１、ｎは整数）有する半導体装置におい
て、入力信号の位相を変換して位相が違うｎ個の位相変
換信号を出力する位相変換回路１を設け、それぞれｎ個
のＰＬＬ回路の入力信号とすることを特徴とする。

【０００９】また、前記ＰＬＬ回路の帰還信号を分周し
て、位相比較器の入力とする可変分周器を備えたＰＬＬ
回路をｎ個有することを特徴とする。

【００１０】また、入力信号を分周して、前記位相変換
回路１の入力とする可変分周器を備えることを特徴とす
る。

【００１１】また、前記位相変換信号を分周して、位相
比較器の入力とする可変分周器を備えたＰＬＬ回路をｎ
個有することを特徴とする。

【００１２】また、入力信号を分周して、前記位相変換
回路１の入力とする可変分周器を備えることを特徴とす
る。

【００１３】また、前記位相変換信号を分周して前記位
相比較器の入力とする可変分周器を備えたＰＬＬ回路を
ｎ個有することを特徴とする。

【００１４】また、入力信号と帰還信号との位相差を検
出しその位相差に応じた位相差信号を出力する位相比較
器と、前記位相差信号を直流成分に変換して周波数制御
信号を発生する周波数制御回路と、前記周波数制御信号
の高周波成分を除去するループフィルタと、前記ループ
フィルタの出力に応じた周波数で発振して前記帰還信号
を出力するＶＣＯを備えたＰＬＬ回路をｎ個有する半導
体装置において、ｎ個のＰＬＬ回路の出力信号をそれぞ
れ異なる位相に変換する機能を備えた位相変換回路２を
備え、前記位相変換回路２から出力されたｎ個の位相変
換信号がＰＬＬ回路の出力信号とすることを特徴とす
る。

【００１５】また、前記可変周波数発振器からの出力信
号を分周して、位相比較器の入力とする可変分周器を備
えたＰＬＬ回路をｎ個有することを特徴とする。

【００１６】また、入力信号を分周して、ｎ個のＰＬＬ
の入力信号とする可変分周器を備えることを特徴とす
る。

【００１７】また、入力信号を分周し、ＰＬＬ回路の前
記位相比較器の入力とする可変分周器を備えたｎ個のＰ
ＬＬ回路を有することを特徴とする。

【００１８】また、入力信号を分周して、ｎ個のＰＬＬ
回路の入力信号とする可変分周器を備えることを特徴と
する。

【００１９】また、入力信号を分周して位相比較器の入
力とする可変分周器を備えたＰＬＬ回路をｎ個備えるこ
とを特徴とする。

【００２０】

【発明の実施の形態】以下、本発明について実施例に基
づいて詳細に説明する。図１は、本発明の半導体装置を
説明した一実施例を示す。図１の１０は、入力信号の位
相を変化させる位相変換回路１。１１、１２、１３、・
・・Ｎ１（Ｎ１≧１１整数）は、それぞれ同じ構成のＰ
ＬＬ回路。１００は、入力信号を入力するための入力端
子。１０１、１０２、１０３・・・Ｏ１（Ｏ１≧１０１
の整数）は、ＰＬＬ回路からの出力信号を出力するため
の出力端子である。端子１００からある周波数をもった
入力信号が位相変換回路１に入力される。

【００２１】図６に位相変換回路１の一実施例を示す。
６０、６１、６２、・・・Ｎ６（Ｎ６≧６０の整数）
は、遅延素子。６００は、入力端子。６０１、６０２、
６０３・・・Ｏ６（Ｏ６≧６０１の整数）は、入力信号
を位相変換した後の出力信号端子である。入力端子６０
０から入力信号が入力され、それぞれの遅延素子を介し
て出力端子から出力される。遅延素子の個数は、位相を
ずらしたい値を考慮に入れて変えることができる。位相
変換回路１では、入力された信号を遅延素子によって位
相をずらす働きを持っている。そうすることにより、そ
れぞれ異なった位相を持った信号を６０１、６０２、６
０３、・・・Ｏ６端子から出力することができる。出力
端子６０１〜Ｏ６から出力された信号は、図１のＰＬＬ
回路１１、１２、１３・・・Ｎ１のそれぞれのＰＬＬ回
路の入力となる。

【００２２】図３にＰＬＬ回路の一実施例を示す。ＰＬ
Ｌ回路は、位相比較器３０、チャージポンプ３１、ロウ
パスフィルタ３２、ＶＣＯ３３で構成されている。入力
端子３００には、前記図６の出力端子６０１、６０２、
６０３、・・・Ｎ６が接続されており、前記位相変換回
路１で入力信号に対して位相をずらした信号がＰＬＬ回
路に入力される。位相比較器から出力された信号３０
２、３０３は、内部信号であり、前記入力信号と帰還信
号３０１の位相差を検出した位相差信号である。入力信
号に対して帰還信号の位相が進んでいる場合には、信号
３０３がハイを出力し、逆に入力信号に対して帰還信号
３０１が遅れている場合には、３０２がロウを出力す
る。前記位相比較器から出力された位相差信号は、チャ
ージポンプ３１の入力信号となる。前記３０１がハイの
時、チャージポンプ３１のＰチャネルトランジスタをイ
ネ−ブルにし、前記３０２がロウの時、チャージポンプ
３１のＮチャネルトランジスタをイネ−ブルにすること
によって、位相差信号を直流成分に変換する。前記チャ
ージポンプから出力された信号は、ロウパスフィルタ３
２に入力され、高周波成分を取り除いて、ＶＣＯ３３の
制御信号として出力する。ＶＣＯ３３では、前記ロウパ
スフィルタ３２から出力されたＶＣＯ制御信号に対応し
た発振周波数が出力端子３０１から出力される。出力端
子３０１は、図１の出力端子１０１、１０２、１０３、
・・・Ｏ１のいずれかに接続される。ＰＬＬ回路に供給
する電源が共通の場合、同じタイミングで複数のＰＬＬ
回路が同時に位相比較を行うと、電源に与える負荷が大
きくなり、必要な位相差パルスが消されたり、逆に、不
必要な位相差パルスが出力されたりする。また、チャー
ジポンプや、ＶＣＯにおいても同様に同時スイッチング
による電源への影響があると考えられる。また、そのた
めに、ｎ個のＰＬＬ回路にそれぞれ独立したｎ個の電源
を設けることは、ピン数が多くなり、ＰＬＬ回路をコン
トローラ等のＩＣに内蔵することは、難しくなる。よっ
て、本位相変換回路１を備え、複数のＰＬＬ回路に入力
する位相比較タイミングをそれぞれずらすことによっ
て、ＰＬＬの電源に与える負荷を和らげＰＬＬ回路同士
の相互干渉を少なくすることができ、ついては、ジッタ
を抑えることができる。別の実施例として出力周波数が
入力周波数の整数倍を出力する実施例を図５で説明す
る。入力周波数を１／Ｋ（Ｋは整数）の周波数にする分
周器１（５０）、位相比較器５１、チャージポンプ５
２、ロウパスフィルタ５３、ＶＣＯ５４、ＶＣＯの出力
周波数を１／Ｌ（Ｌは整数）の周波数にする分周器２
（５５）と、入力端子５００、出力端子５０１、内部信
号５０２、５０３、５０４から構成されている。

【００２３】入力端子５００は、前記図６の出力端子６
０１、６０２、６０３、Ｏ６のいずれかの端子と接続さ
れている。前記図１の位相変換回路１０から出力された
信号を分周器１によって１／Ｋの周波数にする。この分
周器１は、通常リファレンスディバイダと呼ばれ、入力
信号をＰＬＬ回路の基準信号として使うために十分な品
質にするために用いられる。例えば、入力信号がジッタ
を持ったり、雑音等を持った場合、その入力信号を分周
器１で分周することにより吸収する機能を備えている。
前記位相比較器から出力された信号は、位相を早くする
場合は、チャージポンプ５２のＰチャネルをイネーブル
にし、位相を遅らす場合は、チャージポンプ５２のＮチ
ャネルトランジスタをイネーブルにするとこによって、
位相比較器の出力信号を直流信号に変換する。チャージ
ポンプから出力された信号は、ロウパスフィルタ５３で
高周波成分を取り除き、ＶＣＯ５４の制御電圧を出力す
る。ＶＣＯ５４は、前記制御電圧に対応した発振周波数
を出力する。ＶＣＯ５４から出力された信号５０２は、
分周器２に入力される。分周器２では、ＶＣＯ５４から
出力された周波数を１／Ｌして、位相比較器の入力とな
る。図５の実施例では、それぞれのＰＬＬ回路内に分周
器１、２を備え、それぞれＰＬＬ回路毎に異なったＬ、
Ｋを設定することによって、それぞれ異なる出力周波数
を出力することができるという特徴を持っている。さら
に、別の実施例として、分周器３を位相変換回路１の入
力に付加する場合も考えられる。図２、図４でその実施
例を示す。

【００２４】図２は、分周器３（２０）。位相変換回路
２（２１）。ＰＬＬ回路２２、２３、２４、・・・Ｎ２
（Ｎ２≧２２の整数）。入力端子２００、出力端子２０
１、２０２、２０３、・・・Ｏ２（Ｏ２≧２０１の整
数）から構成されている。ＰＬＬ回路は、図４の位相比
較器４０、チャージポンプ４１、ロウパスフィルタ４
２、ＶＣＯ４３、分周器４４、入力端子４００、内部信
号４０２、４０３、４０４から構成されている。基本的
な動作は、前記図３、図５のＰＬＬ回路と同じである。
入力端子２００からの入力信号は、分周器３の入力とな
り、入力信号を１／Ｐ（Ｐは整数）倍して出力する。前
記分周器３から出力された信号は、それぞれのＰＬＬ回
路２２、２３、２４、・・・Ｎ２に入力される。また、
分周器４は、ＶＣＯ４３から出力された信号４０１を入
力として、１／Ｑ（Ｑは整数）倍されて位相比較器の入
力信号となる。他の機能ブロックの基本的な動作は、前
記図３、図５のそれぞれの機能ブロックと同じである。
この実施例では、入力信号を分周器３によって１／Ｐ分
周した後、位相変換回路２に入力する場合の実施例であ
る。これによって、入力信号に対してＰ／Ｑ倍の出力周
波数を持った信号が複数のＰＬＬ回路から出力されるこ
とができる。

【００２５】位相変換回路は、入力信号側に接続するだ
けではなく、出力信号側に付けることでも大きな効果が
ある。その実施例を図８に示す。図８は、位相変換回路
３（８０）。８１、８２、８３、・・・Ｎ８（Ｎ８≧８
０の整数）は、ＰＬＬ回路。入力端子８００。出力端子
８０１、８０２、８０３、・・・Ｏ８（Ｏ８≧８０１の
整数）から構成されている。位相変換回路３は、遅延素
子を使ってｎ個のＰＬＬ回路８１、８２、８３・・・Ｎ
８から出力された出力信号の位相をずらす機能を持つ。
８００入力端子から入力された入力信号は、８１、８
２、８３、・・・Ｎ８のｎ個のＰＬＬ回路に入力され
る。ＰＬＬ回路の構成は、前記説明した実施例図３、図
４、図５が考えられる。ｎ個のＰＬＬ回路から出力され
た信号は、位相変換回路３に入力される。位相変換回路
３では、各ＰＬＬ回路の出力信号の位相が重ならないよ
うに遅延素子によって位相をずらすして、各ＰＬＬ回路
の出力信号としている。その後、出力素子を介して出力
される。ＰＬＬ回路の出力信号の位相を位相変換回路３
でずらすことは、出力素子のスイッチングのタイミング
をずらすとこでもある。出力素子は、駆動能力が大きい
ためスイッチングすると数ｍＡの電流が流れ、複数のＰ
ＬＬ回路出力信号が同時にスイッチングすると出力素子
の電源に負荷がかかり、結果的に出力周波数にジッタを
発生させる原因になる。よって、出力素子のスイッチン
グタイミングをずらすことにより、電源の負荷を低減
し、ジッタを少なくすることができる。

【００２６】

【発明の効果】以上述べたように本発明によれば、複数
のＰＬＬ回路を持つ半導体装置において、各ＰＬＬ回路
の入力信号の入力タイミングまたは、各ＰＬＬ回路の出
力信号のタイミングを変えることによって、限られた電
源端子数で、複数のＰＬＬ回路間の相互干渉を最小限に
抑え、低ジッタを実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す半導体装置図。

【図２】本発明の第２の実施例を示す半導体装置図。

【図３】ＰＬＬ回路の第１の実施例を示す回路図。

【図４】ＰＬＬ回路の第２の実施例を示す回路図。

【図５】ＰＬＬ回路の第３の実施例を示す回路図。

【図６】位相変換回路１の実施例を示す回路図。

【図７】従来の実施例を示す回路図。

【図８】本発明の第３の実施例を示す半導体装置図。

【符号の説明】

１００：入力端子１０１〜Ｏ１：出力端子（Ｏ１は、整数）１０：位相変換回路１１１〜Ｎ１：ＰＬＬ回路（Ｎ１は、整数）２００：入力端子２０１〜Ｏ２：出力端子（Ｏ２は、整数）２０：分周器２１：位相変換回路３２２〜Ｎ２：ＰＬＬ回路（Ｎ２は、整数）３００、４００、５００、６００、７００、８００：入
力端子３０１、４０１、５０１：出力端子３０２、４０２、５０２：位相差アップ信号３０３、４０３、５０３：位相差ダウン信号５０：分周器３０、４０、５１：位相比較器３１、４１、５２：チャージポンプ３２、４２、５３：ループフィルタ３３、４３、５４：電圧制御型発振器４４、５５：分周器４０４、５０４：分周器からの出力信号６０、６１、６２、ＮＮ６：遅延素子（ＮＮ６は、整
数）６０１〜Ｏ６：出力端子（Ｏ６は、整数）７０〜Ｎ７、８１〜Ｎ８：ＰＬＬ回路（Ｎ７，Ｎ８は、
整数）７０１〜Ｏ７：出力端子（Ｏ７は、整数）８０：位相変換回路２

Claims

【特許請求の範囲】

【請求項１】位相変換信号と帰還信号との位相差を検出
しその位相差に応じた位相差信号を出力する位相比較器
と、前記位相差信号を直流成分に変換し、周波数制御信
号を発生する周波数制御回路と、前記周波数制御信号の
高周波成分を除去するループフィルタと、前記ループフ
ィルタの出力に応じた周波数で発振して前記帰還信号を
出力する可変周波数発振器とを備えたＰＬＬ回路をｎ個
（ｎ＞１、ｎは整数）有する半導体装置において、入力
信号の位相を変換して位相が違うｎ個の位相変換信号を
出力する位相変換回路１を設け、それぞれｎ個のＰＬＬ
回路の入力信号とすることを特徴とする半導体装置。
【請求項２】前記ＰＬＬ回路の帰還信号を分周して、位
相比較器の入力とする可変分周器を備えたＰＬＬ回路を
ｎ個有することを特徴とする請求項１記載の半導体装
置。
【請求項３】入力信号を分周して、前記位相変換回路１
の入力とする可変分周器を備えることを特徴とする請求
項１記載の半導体装置。
【請求項４】前記位相変換信号を分周して、位相比較器
の入力とする可変分周器を備えたＰＬＬ回路をｎ個有す
ることを特徴とする請求項１記載の半導体装置。
【請求項５】入力信号を分周して、前記位相変換回路１
の入力とする可変分周器を備えることを特徴とする請求
項２記載の半導体装置。
【請求項６】前記位相変換信号を分周して前記位相比較
器の入力とする可変分周器を備えたＰＬＬ回路をｎ個有
することを特徴とする請求項２記載の半導体装置。
【請求項７】入力信号と帰還信号との位相差を検出しそ
の位相差に応じた位相差信号を出力する位相比較器と、
前記位相差信号を直流成分に変換して周波数制御信号を
発生する周波数制御回路と、前記周波数制御信号の高周
波成分を除去するループフィルタと、前記ループフィル
タの出力に応じた周波数で発振して前記帰還信号を出力
する可変周波数発振器を備えたＰＬＬ回路をｎ個有する
半導体装置において、ｎ個のＰＬＬ回路の出力信号をそ
れぞれ異なる位相に変換する機能を備えた位相変換回路
２を備え、前記位相変換回路２から出力されたｎ個の位
相変換信号がＰＬＬ回路の出力信号とすることを特徴と
する半導体装置。
【請求項８】前記可変周波数発振器からの出力信号を分
周して、位相比較器の入力とする可変分周器を備えたＰ
ＬＬ回路をｎ個有することを特徴とする請求項７記載の
半導体装置。
【請求項９】入力信号を分周して、ｎ個のＰＬＬの入力
信号とする可変分周器を備えることを特徴とする請求項
７記載の半導体装置。
【請求項１０】入力信号を分周し、ＰＬＬ回路の前記位
相比較器の入力とする可変分周器を備えたｎ個のＰＬＬ
回路を有することを特徴とする請求項７記載の半導体装
置。
【請求項１１】入力信号を分周して、ｎ個のＰＬＬ回路
の入力信号とする可変分周器を備えることを特徴とする
請求項８記載の半導体装置。
【請求項１２】入力信号を分周して位相比較器の入力と
する可変分周器を備えたＰＬＬ回路をｎ個備えることを
特徴とする請求項８記載の半導体装置。