JP2003504872A - Nand型フラッシュメモリデバイスに対する信頼性および性能を改善するための選択ゲートを形成する新しい方法 - Google Patents
Nand型フラッシュメモリデバイスに対する信頼性および性能を改善するための選択ゲートを形成する新しい方法Info
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Abstract
Description
る簡略化した方法に関する。より特定的には、この発明は改善された選択ゲート
性能によって特徴付けられるNAND型フラッシュメモリデバイスを作製する簡
略化した方法に関する。
要素を含む。このようなデバイスはしばしば高密度部分と低密度部分とを含む。
たとえば先行技術の図1aに例示されるように、フラッシュメモリ10などのメ
モリデバイスは単一の基板13上に1つまたはそれ以上の高密度コア領域11お
よび低密度周辺部分12を含む。高密度コア領域11は典型的に個別にアドレス
可能な実質的に同一のフローティングゲート型メモリセルの少なくとも1つのM
xNアレイからなり、低密度周辺部分12は典型的に入力/出力(I/O)回路
と個別のセルを選択的にアドレス指定するための回路(プログラム、読取または
消去などのセルの設計された動作をもたらすために予め定められた電圧またはイ
ンピーダンスに選択されたセルのソース、ゲートおよびドレインを接続するため
のデコーダなど)とを含む。
ようなNAND型回路構成においてともに結合される。各メモリセル14はドレ
イン14aと、ソース14bと、スタックドケート14cとを有する。複数のメ
モリセル14がその一方端においてドレイン選択トランジスタと、また他方端に
おいてソース選択トランジスタと直列にともに結合されることによって、先行技
術の図1bに例示されるようなNAND列を形成する。各スタックドケート14
cはワード線(WL0、WL1、…、WLn)に結合され、ドレイン選択トラン
ジスタの各ドレインはビット線(BL0、BL1、…、BLn)に結合される。
最後にソース選択トランジスタの各ソースが共通ソース線Vssに結合される。
周辺デコーダおよび制御回路を用いて、各メモリセル14をプログラム、読取ま
たは消去機能のためにアドレス指定できる。
メモリセル14の部分的断面図を表わす。このようなセル14は典型的に、基板
またはPウェル16の中にソース14b、ドレイン14aおよびチャネル15を
含み、さらにチャネル15の上にあるスタックドケート構造14cを含む。スタ
ックドケート14cはさらに、Pウェル16の表面に形成される薄いゲート誘電
層17a(通常トンネル酸化物と呼ばれる)を含む。またスタックドケート14
cはトンネル酸化物17aの上にあるポリシリコンフローティングゲート17b
と、フローティングゲート17bの上にあるインターポリ(interpoly)誘電層
17cとを含む。インターポリ誘電層17cはしばしば、窒化物層を挟む2つの
酸化物層を有する酸化物−窒化物−酸化物(ONO)層などの多層絶縁体である
。最後に、インターポリ誘電層17cの上にポリシリコン制御ゲート17dがあ
る。横方向の行に形成されるそれぞれのセル14の制御ゲート17dは、セルの
行に関連する共通ワード線(WL)を共有する(たとえば先行技術の図1bを参
照)。加えて前述において強調したとおり、垂直の列におけるそれぞれのセルの
ドレイン領域14aは導電ビット線(BL)によってともに接続される。セル1
4のチャネル15は、スタックドケート構造14cによってチャネル15中に発
達する電界に従ってソース14bとドレイン14aとの間の電流を通す。
多数の個別の処理ステップを含む。無矛盾の性能および信頼性を提供するために
、各フラッシュメモリデバイスは他のフラッシュメモリデバイスと同じ態様で製
作される必要がある。一般的に、処理ステップの数が少ないほど均一なフラッシ
ュメモリデバイスを製作することが容易になる。
トトランジスタおよびフラッシュメモリセルの製作は複雑であり、多数の処理ス
テップを伴う。従来の製作技術は、最初にコア領域または基板全体の上に選択ゲ
ート酸化物を成長させるステップと、選択ゲート領域の上にトンネル酸化物マス
クを与えるステップと、露出した酸化物をエッチングするステップと、トンネル
酸化物マスクを除去するステップと、基板を洗浄するステップと、トンネル酸化
物層を成長させるステップとを含む。このプロセスは、多数の処理ステップの1
つまたはそれ以上の後にさまざまな検査および評価ステップをさらに含み得る。
スクを用いることに関連する高い欠陥密度が存在する。選択ゲート相互接続とし
て、望ましくないいわゆるポリ1(Poly 1)コンタクトが用いられる。その結果
、過度に高いかまたは低いポリ1ドーピングレベルがデバイスの性能に影響する
(電荷の利得/損失問題)。残渣の酸化物がよく存在し、それは電気的特性を減
少させる。
そのようなメモリセルを作製するより有効な方法が必要とされている。
れるだけでなく、改善された信頼性を有するデバイスが得られる。トンネル酸化
物マスクの使用に関するステップの使用をなくしたこの発明の簡略化された方法
を用いることによって、低い欠陥密度を有するフラッシュメモリデバイスの形成
と、高い/低いポリ1ドーピングに関する電荷の利得/損失の最小化と、選択ゲ
ート相互接続問題の減少とが促進される。
成する方法に関し、この方法は基板の少なくとも一部の上に第1の酸化物層を成
長させるステップを含み、この基板はコア領域および周辺領域を含み、コア領域
はフラッシュメモリセル領域および選択ゲート領域を含み、周辺領域は高電圧ト
ランジスタ領域および低電圧トランジスタ領域を含み、さらにこの方法は第1の
酸化物層の少なくとも一部の上に第1のドーピングされたアモルファスシリコン
層を蒸着するステップと、第1のドーピングされたアモルファスシリコン層の少
なくとも一部の上に誘電層を蒸着するステップと、コア領域の選択ゲート領域な
らびに周辺領域の高電圧トランジスタ領域および低電圧トランジスタ領域におけ
る第1の酸化物層、第1のドーピングされたアモルファスシリコン層、および誘
電層の部分を除去するステップと、コア領域の選択ゲート領域ならびに周辺領域
の高電圧トランジスタ領域および低電圧トランジスタ領域における基板の少なく
とも一部の上に第2の酸化物層を成長させるステップと、コア領域の選択ゲート
領域および周辺領域の低電圧トランジスタ領域における第2の酸化物層の部分を
除去するステップと、コア領域の選択ゲート領域および周辺領域の低電圧トラン
ジスタ領域における基板の少なくとも一部の上に第3の酸化物層を成長させるス
テップと、誘電層、第2の酸化物層および第3の酸化物層の少なくとも一部の上
に第2のドーピングされたアモルファスシリコン層を蒸着するステップと、コア
領域のフラッシュメモリセル領域にフラッシュメモリセルを形成し、コア領域の
選択ゲート領域に選択ゲートトランジスタを形成し、周辺領域の低電圧トランジ
スタ領域に低電圧トランジスタを形成し、周辺領域の高電圧トランジスタ領域に
高電圧トランジスタを形成するステップとを含む。
ッシュメモリセルおよび選択ゲートを形成する方法に関し、この方法は基板の少
なくとも一部の上に厚さ約70から約110の第1の酸化物層を成長させるステ
ップを含み、この基板はコア領域を含み、コア領域はフラッシュメモリセル領域
および選択ゲート領域を含み、さらにこの方法は第1の酸化物層の少なくとも一
部の上に第1のドーピングされたアモルファスシリコン層を蒸着するステップと
、第1のドーピングされたアモルファスシリコン層の少なくとも一部の上に誘電
層を蒸着するステップと、コア領域の選択ゲート領域における第1の酸化物層、
第1のドーピングされたアモルファスシリコン層、および誘電層の部分を除去す
るステップと、コア領域の選択ゲート領域における基板の少なくとも一部の上に
厚さ約150から約190の第2の酸化物層を成長させるステップと、誘電層お
よび第2の酸化物層の少なくとも一部の上に第2のドーピングされたアモルファ
スシリコン層を蒸着するステップと、コア領域のフラッシュメモリセル領域にフ
ラッシュメモリセルを形成し、コア領域の選択ゲート領域に選択ゲートトランジ
スタを形成するステップとを含む。
を形成する方法に関し、この方法は基板の少なくとも一部の上に厚さ約70から
約110の第1の酸化物層を成長させるステップを含み、この基板はコア領域お
よび周辺領域を含み、コア領域はフラッシュメモリセル領域および選択ゲート領
域を含み、周辺領域は高電圧トランジスタ領域および低電圧トランジスタ領域を
含み、さらにこの方法は第1の酸化物層の少なくとも一部の上に第1のリンドー
ピングされたアモルファスシリコン層を蒸着するステップと、第1のリンドーピ
ングされたアモルファスシリコン層の少なくとも一部の上に多層誘電体を蒸着す
るステップと、コア領域の選択ゲート領域ならびに周辺領域の高電圧トランジス
タ領域および低電圧トランジスタ領域における第1の酸化物層、第1のリンドー
ピングされたアモルファスシリコン層、および多層誘電体の部分を除去するステ
ップと、コア領域の選択ゲート領域ならびに周辺領域の高電圧トランジスタ領域
および低電圧トランジスタ領域における基板の少なくとも一部の上に厚さ約26
0から約300の第2の酸化物層を成長させるステップと、コア領域の選択ゲー
ト領域および周辺領域の低電圧トランジスタ領域における第2の酸化物層の部分
を除去するステップと、コア領域の選択ゲート領域および周辺領域の低電圧トラ
ンジスタ領域における基板の少なくとも一部の上に厚さ約150から約190の
第3の酸化物層を成長させるステップと、多層誘電体、第2の酸化物層および第
3の酸化物層の少なくとも一部の上に第2のリンドーピングされたアモルファス
シリコン層を蒸着するステップと、第2のリンドーピングされたアモルファスシ
リコン層の上にタングステンシリサイド層を蒸着するステップと、コア領域のフ
ラッシュメモリセル領域にフラッシュメモリセルを形成し、コア領域の選択ゲー
ト領域に選択ゲートトランジスタを形成し、周辺領域の低電圧トランジスタ領域
に低電圧トランジスタを形成し、周辺領域の高電圧トランジスタ領域に高電圧ト
ランジスタを形成するステップとを含む。
れるだけでなく、改善された信頼性を有するデバイスが得られる。トンネル酸化
物マスクの使用に関するステップの使用をなくしたこの発明の簡略化された方法
を用いることによって、低い欠陥密度を有するフラッシュメモリデバイスの形成
と、高い/低いポリ1ドーピングに関する電荷の利得/損失の最小化と、選択ゲ
ート相互接続問題の減少とが促進される。
を用いて類似の要素を示す。この発明はフラッシュメモリデバイスと、この発明
の1つの局面に従うとデュアルコア酸化物処理ステップをなくしたその製造方法
とに関する。したがって、周辺領域の高電圧および低電圧ゲートトランジスタ構
造を形成するために用いられるステップを用いて選択ゲートトランジスタを構成
してもよく、それによってフラッシュメモリデバイスを構成するために必要とさ
れる処理ステップの数を実質的に減少させる。
あろう。図2aに、NAND型フラッシュメモリデバイスのコア部分11を例示
する回路概略図を例示する。コア部分11はメモリセル領域22を含み、それは
片側をドレイン選択トランジスタ部分24によって結合され、他方側をソース選
択トランジスタ部分26によって結合される。各選択トランジスタ部分24およ
び26はそれぞれ選択ゲートトランジスタ24a−24cおよび26a−26c
を含み、それらは当業者に公知であるように各ビット線の選択性を確実にし、か
つプログラミング動作の際にセル電流がビット線を通じて電流を通すことを防ぐ
ことによって、所望のビット線(たとえばBLN−1、BLN、BLN+1)を
選択的に活性化するよう動作する。
図である)を形成するNAND型フラッシュメモリプロセスにおいて、メモリセ
ル酸化物および選択ゲートトランジスタ酸化物をそれぞれ形成するために、簡略
化されたトンネルおよびゲート酸化物プロセスが用いられる(メモリセル酸化物
および選択ゲートトランジスタ酸化物は異なる厚みを有するため)。加えて、周
辺領域14における高電圧および低電圧トランジスタの形成ならびに特にそれら
の対応する酸化物の形成がそのプロセスに組入れられる(たとえば図1を参照)
。このプロセスは、コア領域12におけるスタックドケート構造を生成するため
に二重ドーピングされたアモルファスシリコン層をさらに含んでもよい。
モリセル領域22のスタックドケートフラッシュメモリ構造といくぶん類似して
いるが、それらのゲート酸化物はメモリセルのスタックドケート構造のセル酸化
物(トンネル酸化物とも呼ばれる)の約2倍の厚み(約90に対して約170)
であるところが異なる。選択トランジスタ24a−24cは約170のゲート酸
化物を用いることにより、プログラム中のバンドからバンドへのトンネル効果に
誘導されるホットキャリア応力に対するデバイスの脆弱性を減少させることによ
ってトランジスタの信頼性を改善する。さらに、選択ゲートトランジスタ24a
−24cおよび26a−26cは従来のMOSトランジスタとして動作するため
、標準的なMOSトランジスタ構成として1つのドーピングされたアモルファス
シリコン層を有するので、領域22のスタックドケートフラッシュメモリセル構
造とは異なる。図2bに、従来のNAND型回路配置12の平面回路レイアウト
図を例示する。
はシリコンで作られる半導体基板の少なくとも一部(コアおよび周辺領域)の上
に、ドライ酸化、ウェット酸化または熱酸化などのあらゆる好適な手段を用いて
第1のゲート酸化物を成長させる。第1のゲート酸化物はその後、スタックメモ
リセルトンネル酸化物の役割をする。実施例の1つにおいて、第1のゲート酸化
物またはスタックメモリセルトンネル酸化物の厚みは約70から約110である
。別の実施例において、スタックメモリセルトンネル酸化物の厚みは約80から
約100である。
に、あらゆる好適な手段を用いて第1のドーピングされたアモルファスシリコン
層が与えられる。第1のドーピングされたアモルファスシリコン層はその後、ス
タックメモリセルのフローティングゲート(ポリ1とも呼ばれる)の役割をする
。実施例の1つにおいて、第1のドーピングされたアモルファスシリコン層の厚
みは約700から約1,100であり、好ましくは約800から約1,000で
ある。第1のドーピングされたアモルファスシリコン層の少なくとも一部の上に
、あらゆる好適な手段を用いて誘電層が与えられる。誘電層は3つの層を含むこ
とが好ましく、すなわち窒化物層を挟む2つの酸化物層(いわゆるONO層)で
ある。誘電層はその後、スタックメモリセルのインターポリ誘電層の役割をする
。実施例の1つにおいて、誘電層の厚みは約100から約160であり、好まし
くは約120から約140である。
域を覆い、基板の露出された部分をシリコン基板までエッチングする(周辺領域
およびコア領域の選択ゲート領域における誘電層、第1のドーピングされたアモ
ルファスシリコン層および第1のゲート酸化物が除去される)。誘電層、第1の
ドーピングされたアモルファスシリコン層、および第1のゲート酸化物を除去す
るために複数のエッチングステップを用いてもよい。
周辺領域全体の上)に、ドライ酸化、ウェット酸化または熱酸化などのあらゆる
好適な手段を用いて第2のゲート酸化物層が与えられる。第2のゲート酸化物は
その後、周辺領域にその後形成される高電圧トランジスタに対するゲート酸化物
の役割をする。実施例の1つにおいて、第2のゲート酸化物の厚みは約260か
ら約300である。別の実施例において、第2のゲート酸化物の厚みは約270
から約290である。第2のゲート酸化物層の厚みは第1のゲート酸化物層より
も大きい(第2のゲート酸化物層の厚みも後述の第3のゲート酸化物層よりも大
きい)。
域を覆い、ウェットエッチング技術などの好適なエッチング技術を用いて第2の
ゲート酸化物層の露出された部分をシリコン基板までエッチングする(周辺領域
の低電圧トランジスタ領域およびコア領域の選択ゲート領域における第2のゲー
ト酸化物が除去される)。必要であれば、誘電層の分解を防ぐためにマスクはコ
ア領域のスタックメモリセル領域を被覆してもよい。
ンジスタ領域およびコア領域の選択ゲート領域の上)に、ドライ酸化、ウェット
酸化または熱酸化などのあらゆる好適な手段を用いて第3のゲート酸化物層が与
えられる。第3のゲート酸化物層は、その後形成される周辺領域の低電圧トラン
ジスタおよびコア領域の選択ゲートトランジスタに対するゲート酸化物の役割を
する。実施例の1つにおいて、第3のゲート酸化物の厚みは約150から約19
0である。別の実施例において、第3のゲート酸化物の厚みは約160から約1
80である。第3のゲート酸化物層の厚みは第1のゲート酸化物層よりも大きい
。
段を用いて第2のドーピングされたアモルファスシリコン層が与えられる。第2
のドーピングされたアモルファスシリコン層はその後、スタックメモリセルの制
御ゲート(ポリ2とも呼ばれる)、選択ゲート、高電圧ゲートおよび低電圧ゲー
トの役割をする。実施例の1つにおいて、第2のドーピングされたアモルファス
シリコン層の厚みは約1,000から約1,400、好ましくは約1,100か
ら約1,300である。第2のドーピングされたアモルファスシリコン層の部分
の上に、あらゆる好適な手段を用いて付加的な層が与えられる。たとえば、第2
のドーピングされたアモルファスシリコン層の上にタングステンシリサイド層お
よびシリコンオキシナイトライド層が与えられてもよい。
)を用いて、フラッシュメモリセル、選択ゲート、低電圧ゲート、高電圧ゲート
、ワード線、相互接続などを含むさまざまな構造が形成される。この発明の構成
を用いると、従来の構成におけるポリ1の代わりに導電層としてポリ2が用いら
れる。その結果、連続するマスクおよびエッチングステップの際にポリ1コンタ
クト領域を開く必要がない。この発明のこの局面は製作プロセスを簡略化するだ
けでなく、それによって製造されるフラッシュメモリデバイスの品質および信頼
性を改善する。すなわち、ポリ2コンタクトを用いるコンタクト性能はポリ1コ
ンタクトよりも一般的に信頼性が高く、性能がよい。さらに、ポリ1コンタクト
の代わりにポリ2コンタクトを用いることでパンチスルーの問題が減少する。こ
の発明に従うと、従来のプロセスにおいて用いられたようなトンネル酸化物マス
クの使用に関連するステップをなくしてもよい。このステップは、厚さが選択ゲ
ートに対してはほぼ適切だがトンネル酸化物に対しては厚すぎる酸化物を最初に
成長させるステップと、トンネル酸化物マスクおよびエッチングステップと、洗
浄、検査および評価ステップとを含む。
ポリ1)はコアメモリセルに対するフローティングゲート領域として用いられ、
第2のドーピングされたアモルファスシリコン層(ポリ2)はコアメモリセル制
御ゲート、コア領域における選択ゲート、および周辺トランジスタに対するゲー
ト領域(高電圧および低電圧の両方)のために用いられる。その結果、NAND
型プロセスは4種類のデバイス、すなわちコア領域におけるスタックドケートメ
モリセルと、コア領域における選択ゲートトランジスタと、周辺低電圧トランジ
スタと、周辺高電圧トランジスタとを含む少なくとも2種類のデバイスの製作を
含む。
る半導体製造プロセスの流れをより詳細に説明する。図3を参照すると、基板3
0が与えられる。基板30は典型的にはシリコン基板であり、その上に任意にさ
まざまな素子、領域および/または層を有し、それは金属層、バリア層、誘電層
、デバイス構造、活性シリコン領域または範囲などの活性領域、さらにPウェル
、Nウェル、付加的なポリシリコンゲート、ワード線、ソース領域、ドレイン領
域、ビット線、ベース、エミッタ、コレクタ、導電線、導電プラグなどを含む能
動素子および受動素子を含む。基板30は2つの主要な領域、すなわちコア領域
32および周辺領域34を有する。基板30の少なくとも一部の上、または基板
30全体の上に第1のゲート酸化物36が与えられる。この第1のゲート酸化物
36はその後メモリセルトンネル酸化物を形成し(図12参照)、その厚みはこ
の実施例において約87である。この実施例の第1のゲート酸化物36はドライ
酸化プロセスによって、1.33lの酸素、70ccのHCl、および12.6
lのアルゴンのもとで約1050Cにおいて形成される。
イチュードーピングプロセスを用いて第1のドーピングされたアモルファスシリ
コン層38が与えられる。この実施例においては、ドーピングされたアモルファ
スシリコン層38を形成するために、530C、400mTorr、2000s
ccmでのSiH4、および約22sccmでのヘリウム中の重量比1%のPH3 の混合物の条件にて、化学気相成長(CVD)によってリンドーピングされたア
モルファスシリコン層を蒸着する。第1のドーピングされたアモルファスシリコ
ン層38(ポリ1とも呼ばれる)はその後、スタックメモリセルのフローティン
グゲートを形成する(図12参照)。第1のドーピングされたアモルファスシリ
コン層38の厚みは約900である。第1のドーピングされたアモルファスシリ
コン層38の少なくとも一部の上に誘電層40が与えられる。誘電層40は3つ
の層すなわち酸化物層40aと、窒化物層40bと、別の酸化物層40cとを含
むONO多層誘電体である。誘電層はその後、スタックメモリセルのインターポ
リ誘電層を形成する(図12参照)。誘電層の厚みは約130である。第1のド
ーピングされたアモルファスシリコン層38の上に、低圧CVD(LPCVD)
によって、温度約750C、20ccのSiH4、1.2lのN2Oおよび圧力6
00mTorrのもとで酸化物層40aが蒸着される。次に、温度約760C、
600ccのNH3、100ccのSiH2Cl2および圧力330mTorrの
もとで窒化物を蒸着することにより、窒化物層40bを形成する。窒化物層40
bを温度約950C、5lのO2および9lのH2のもとで40分間湿った酸素で
酸化することにより、別の酸化物層40cを形成する。
および周辺領域34において露出された誘電層40を残して、コア領域32のス
タックメモリセル領域46を覆う。これに関し、コア領域32は選択ゲート領域
44およびスタックメモリセル領域46を含む。マスク42は好適なフォトレジ
スト材料を含み、スピンオン蒸着、選択的照射および現像を含む好適なフォトリ
ソグラフィ技術を用いて形成される。
る。特定的には、ウェットエッチング技術を含む好適なエッチング技術を用いて
、周辺領域34およびコア領域32の選択ゲート領域44における誘電層40、
第1のドーピングされたアモルファスシリコン層38および第1のゲート酸化物
36の部分が除去される。
域32の選択ゲート領域44の上および周辺領域34の上)に第2のゲート酸化
物層48が与えられる。この実施例において、第2のゲート酸化物層48は、約
800C、6.4lの酸素、2.133lの水素、および75ccのHClのも
とでのウェット酸化、および任意には約900Cにて窒素のもとでのアニールに
よって形成される。第2のゲート酸化物48はその後、周辺領域における高電圧
トランジスタに対するゲート酸化物を形成する(図12参照)。この実施例にお
いて、第2のゲート酸化物層48の厚みは約285である。
を覆うように位置決めされる。これに関して、周辺領域34は高電圧トランジス
タ領域52および低電圧トランジスタ領域54を含む。マスク50は好適なフォ
トレジスト材料を含み、スピンオン蒸着、選択的照射および現像を含む好適なフ
ォトリソグラフィ技術を用いて形成される。ここには示さないが、マスク50は
誘電層40の分解を防ぐためにコア領域32のスタックメモリセル領域46を覆
ってもよい。
板までエッチングされる(周辺領域34の低電圧トランジスタ領域54およびコ
ア領域32の選択ゲート領域44における第2のゲート酸化物が除去される)。
あらゆる好適な酸化物選択的エッチング液を用いてもよい。
領域32の選択ゲート領域44の上(56)および周辺領域34の低電圧トラン
ジスタ領域54の上(58))に第3のゲート酸化物層56および58が与えら
れる。この実施例において、第3のゲート酸化物層56および58は、約800
C、6.4lの酸素、2.133lの水素、および75ccのHClのもとでの
ウェット酸化、および任意には約900Cにて窒素のもとでのアニールによって
形成される。第3のゲート酸化物層56および58はその後、コア領域における
選択ゲートトランジスタおよび周辺領域における低電圧トランジスタに対するゲ
ート酸化物を形成する(図12参照)。この実施例において、第3のゲート酸化
物層56および58の厚みは約168である。
域34の上)に第2のドーピングされたアモルファスシリコン層60が与えられ
る。この実施例においては、ドーピングされたアモルファスシリコン層60を形
成するために530C、400mTorr、2000sccmでのSiH4、お
よび約22sccmでのヘリウム中の重量比1%のPH3の混合物の条件にて、
CVDによってリンドーピングされたアモルファスシリコン層を蒸着する。この
実施例において、第2のドーピングされたアモルファスシリコン層60の厚みは
約1,200である。第2のドーピングされたアモルファスシリコン層60はそ
の後、スタックメモリセルの制御ゲート(ポリ2とも呼ばれる)、選択ゲート、
高電圧ゲートおよび低電圧ゲートを形成する(図12参照)。
タングステンシリサイド層62が与えられる。タングステンシリサイド層62は
好適な手段によって形成されてもよい。この実施例において、タングステンシリ
サイドはCVD技術によって、約565Cの温度および約93Paの圧力におい
て蒸着される。気体流はSiH2Cl2およびWF6を含む。気体流はArなどの
不活性気体をさらに含んでもよい。タングステンシリサイド蒸着の後、窒素雰囲
気下で任意の高速熱アニール(RTA)を行なう。タングステンシリサイド層6
2の厚みは約1,000から約1,800だが、この実施例においてその厚みは
約1,400である。
ライド層64が与えられる。シリコンオキシナイトライド層64は物理蒸着(P
VD)技術を含む好適な技術によって形成される。シリコンオキシナイトライド
を形成する方法は当該技術分野において公知である。シリコンオキシナイトライ
ド層64の厚みは約800から約1,200だが、この実施例においてその厚み
は約1,000である。
ックフラッシュメモリセル66、選択ゲートトランジスタ68、高電圧ゲートト
ランジスタ70、および低電圧ゲートトランジスタ72を含むさまざまな構造を
形成する。図面には示さないが、さまざまなコンタクトおよび相互接続を形成し
てもよく、またテトラエチルオルトシリケート(TEOS)、ボロホスホテトラ
エチルオルトシリケート(BPTEOS)、ホスホシリケートガラス(PSG)
、またはボロホスホシリケートガラス(BPSG)などの密閉酸化物フィルムを
蒸着してもよい。図12の例示はビット線に沿って示される。
がワード線に沿って例示される。基板30の上にはフィールド酸化物領域74(
図3−12には示さず)と、第1のゲート酸化物36(トンネル酸化物)と、第
1のドーピングされたアモルファスシリコン層38(ポリ1)と、誘電層40(
ONO多層誘電体など)と、第2のドーピングされたアモルファスシリコン層6
0(ポリ2)とがある。
明細書および添付の図面を読んで理解した当業者は同等の代替形および変更形を
行ない得ることが明らかである。特に前述の構成要素(組立、デバイス、回路な
ど)によって行なわれるさまざまな機能に関して、このような構成要素を説明す
るために用いた用語(手段に対する参照を含む)は、特に示さない限り、たとえ
この発明のここに例示される実施例において機能を行なう開示された構造と構造
的に同等でなくても、説明した構成要素の特定的な機能を行なう(すなわち機能
的に同等な)あらゆる構成要素に対応することが意図される。加えて、いくつか
の実施例のうちただ1つに関してこの発明の特定の特徴を開示したかもしれない
が、そのような特徴はあるゆる所与のまたは特定の適用に対して所望されかつ有
利であるように、他の実施例の1つまたはそれ以上の他の特徴と組合せられても
よい。
面図である。
略図である。
部分的な断面図である。
略図である。
イアウトを示す平面図である。
る方法の1つの局面を例示する断面図である。
る方法の1つの局面を例示する断面図である。
る方法の1つの局面を例示する断面図である。
る方法の1つの局面を例示する断面図である。
る方法の1つの局面を例示する断面図である。
る方法の1つの局面を例示する断面図である。
る方法の1つの局面を例示する断面図である。
する方法の1つの局面を例示する断面図である。
する方法の1つの局面を例示する断面図である。
する断面図である。
する別の断面図である。
Claims (20)
- 【請求項1】 NAND型フラッシュメモリデバイスを形成する方法であっ
て、 基板の少なくとも一部の上に第1の酸化物層を成長させるステップを含み、前
記基板はコア領域および周辺領域を含み、前記コア領域はフラッシュメモリセル
領域と選択ゲート領域とを含み、周辺領域は高電圧トランジスタ領域と低電圧ト
ランジスタ領域とを含み、さらに 前記第1の酸化物層の少なくとも一部の上に第1のドーピングされたアモルフ
ァスシリコン層を蒸着するステップと、 前記第1のドーピングされたアモルファスシリコン層の少なくとも一部の上に
誘電層を蒸着するステップと、 コア領域の選択ゲート領域ならびに周辺領域の高電圧トランジスタ領域および
低電圧トランジスタ領域における第1の酸化物層、第1のドーピングされたアモ
ルファスシリコン層、および誘電層の部分を除去するステップと、 コア領域の選択ゲート領域ならびに周辺領域の高電圧トランジスタ領域および
低電圧トランジスタ領域における基板の少なくとも一部の上に第2の酸化物層を
成長させるステップと、 コア領域の選択ゲート領域および周辺領域の低電圧トランジスタ領域における
第2の酸化物層の部分を除去するステップと、 コア領域の選択ゲート領域および周辺領域の低電圧トランジスタ領域における
基板の少なくとも一部の上に第3の酸化物層を成長させるステップと、 誘電層、第2の酸化物層および第3の酸化物層の少なくとも一部の上に第2の
ドーピングされたアモルファスシリコン層を蒸着するステップと、 コア領域のフラッシュメモリセル領域にフラッシュメモリセルを形成し、コア
領域の選択ゲート領域に選択ゲートトランジスタを形成し、周辺領域の低電圧ト
ランジスタ領域に低電圧トランジスタを形成し、周辺領域の高電圧トランジスタ
領域に高電圧トランジスタを形成するステップとを含む、方法。 - 【請求項2】 前記第1の酸化物層の厚さは約80から約100である、請
求項1に記載の方法。 - 【請求項3】 前記第1のドーピングされたアモルファスシリコン層はリン
インサイチュードーピングされたアモルファスシリコン層を含む、請求項1に記
載の方法。 - 【請求項4】 前記第1のドーピングされたアモルファスシリコン層の厚さ
は約700から約1,100である、請求項1に記載の方法。 - 【請求項5】 前記誘電層は第1の酸化物層と、前記第1の酸化物層の上の
窒化物層と、前記窒化物層の上の第2の酸化物層とを含む、請求項1に記載の方
法。 - 【請求項6】 前記第2の酸化物層の厚さは約270から約290である、
請求項1に記載の方法。 - 【請求項7】 前記第3の酸化物層の厚さは約160から約180である、
請求項1に記載の方法。 - 【請求項8】 前記第2のドーピングされたアモルファスシリコン層は、厚
さ約1,000から約1,400のリンインサイチュードーピングされたアモル
ファスシリコン層を含む、請求項1に記載の方法。 - 【請求項9】 前記フラッシュメモリセルは前記第1の酸化物層の上の第1
のドーピングされたアモルファスシリコン層と、前記第1のドーピングされたア
モルファスシリコン層の上の誘電層と、前記誘電層の上の第2のドーピングされ
たアモルファスシリコン層とを含み、前記選択ゲートトランジスタは前記第3の
酸化物層の上の第2のドーピングされたアモルファスシリコン層を含み、前記低
電圧トランジスタは前記第3の酸化物層の上の第2のドーピングされたアモルフ
ァスシリコン層を含み、前記高電圧トランジスタは第2の酸化物層の上の第2の
ドーピングされたアモルファスシリコン層の上の第2のドーピングされたアモル
ファスシリコン層を含む、請求項1に記載の方法。 - 【請求項10】 NAND型フラッシュメモリデバイスのフラッシュメモリ
セルおよび選択ゲートを形成する方法であって、 基板の少なくとも一部の上に厚さ約70から約110の第1の酸化物層を成長
させるステップを含み、前記基板はコア領域を含み、前記コア領域はフラッシュ
メモリセル領域と選択ゲート領域とを含み、さらに 前記第1の酸化物層の少なくとも一部の上に第1のドーピングされたアモルフ
ァスシリコン層を蒸着するステップと、 前記第1のドーピングされたアモルファスシリコン層の少なくとも一部の上に
誘電層を蒸着するステップと、 コア領域の選択ゲート領域における第1の酸化物層、第1のドーピングされた
アモルファスシリコン層、および誘電層の部分を除去するステップと、 コア領域の選択ゲート領域における基板の少なくとも一部の上に厚さ約150
から約190の第2の酸化物層を成長させるステップと、 前記誘電層および第2の酸化物層の少なくとも一部の上に第2のドーピングさ
れたアモルファスシリコン層を蒸着するステップと、 コア領域のフラッシュメモリセル領域にフラッシュメモリセルを形成し、コア
領域の選択ゲート領域に選択ゲートトランジスタを形成するステップとを含む、
方法。 - 【請求項11】 前記第1の酸化物層はフラッシュメモリセル中のトンネル
酸化物層である、請求項10に記載の方法。 - 【請求項12】 前記第2の酸化物層は選択ゲートトランジスタ中のゲート
酸化物層である、請求項10に記載の方法。 - 【請求項13】 前記誘電層の厚さは約120から約140であり、第1の
酸化物層と、前記第1の酸化物層の上の窒化物層と、前記窒化物層の上の第2の
酸化物層とを含む、請求項10に記載の方法。 - 【請求項14】 フォトリソグラフィ技術およびウェットエッチング技術を
用いて前記第1の酸化物層の部分が除去される、請求項10に記載の方法。 - 【請求項15】 トンネル酸化物マスク手順に関するステップは行なわれな
い、請求項10に記載の方法。 - 【請求項16】 NAND型フラッシュメモリデバイスを形成する方法であ
って、 基板の少なくとも一部の上に厚さ約70から約110の第1の酸化物層を成長
させるステップを含み、前記基板はコア領域および周辺領域を含み、前記コア領
域はフラッシュメモリセル領域および選択ゲート領域を含み、前記周辺領域は高
電圧トランジスタ領域および低電圧トランジスタ領域を含み、さらに 前記第1の酸化物層の少なくとも一部の上に第1のリンドーピングされたアモ
ルファスシリコン層を蒸着するステップと、 前記第1のリンドーピングされたアモルファスシリコン層の少なくとも一部の
上に多層誘電体を蒸着するステップと、 コア領域の選択ゲート領域ならびに周辺領域の高電圧トランジスタ領域および
低電圧トランジスタ領域における第1の酸化物層、第1のリンドーピングされた
アモルファスシリコン層、および多層誘電体の部分を除去するステップと、 コア領域の選択ゲート領域ならびに周辺領域の高電圧トランジスタ領域および
低電圧トランジスタ領域における基板の少なくとも一部の上に厚さ約260から
約300の第2の酸化物層を成長させるステップと、 コア領域の選択ゲート領域および周辺領域の低電圧トランジスタ領域における
第2の酸化物層の部分を除去するステップと、 コア領域の選択ゲート領域および周辺領域の低電圧トランジスタ領域における
基板の少なくとも一部の上に厚さ約150から約190の第3の酸化物層を成長
させるステップと、 多層誘電体、第2の酸化物層および第3の酸化物層の少なくとも一部の上に第
2のリンドーピングされたアモルファスシリコン層を蒸着するステップと、 前記第2のリンドーピングされたアモルファスシリコン層の上にタングステン
シリサイド層を蒸着するステップと、 コア領域のフラッシュメモリセル領域にフラッシュメモリセルを形成し、コア
領域の選択ゲート領域に選択ゲートトランジスタを形成し、周辺領域の低電圧ト
ランジスタ領域に低電圧トランジスタを形成し、周辺領域の高電圧トランジスタ
領域に高電圧トランジスタを形成するステップとを含む、方法。 - 【請求項17】 前記第2のリンドーピングされたアモルファスシリコン層
およびタングステンシリサイド層を介して選択ゲートトランジスタとの相互接続
を形成するステップをさらに含む、請求項16に記載の方法。 - 【請求項18】 前記タングステンシリサイド層の上にシリコンオキシナイ
トライド層を蒸着するステップをさらに含む、請求項16に記載の方法。 - 【請求項19】 前記タングステンシリサイド層はSiH2Cl2およびWF 6 を含む混合物を用いて蒸着される、請求項16に記載の方法。
- 【請求項20】 前記タングステンシリサイド層の厚さは約1,000から
約1,800である、請求項16に記載の方法。
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