JP2003504872A - Ｎａｎｄ型フラッシュメモリデバイスに対する信頼性および性能を改善するための選択ゲートを形成する新しい方法 - Google Patents

Ｎａｎｄ型フラッシュメモリデバイスに対する信頼性および性能を改善するための選択ゲートを形成する新しい方法

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JP2003504872A
JP2003504872A JP2001509080A JP2001509080A JP2003504872A JP 2003504872 A JP2003504872 A JP 2003504872A JP 2001509080 A JP2001509080 A JP 2001509080A JP 2001509080 A JP2001509080 A JP 2001509080A JP 2003504872 A JP2003504872 A JP 2003504872A
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アウ，ケネス・ウォ−ワイ
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Abstract

(57)【要約】 フラッシュメモリセル（６６）と、選択トランジスタ（６８）と、高電圧トランジスタ（７０）と、低電圧トランジスタ（７２）とを含むＮＡＮＤ型フラッシュメモリを形成する方法。このプロセスは以下のステップを含む。すなわちトンネル酸化物（３６）を形成するステップと、第１のアモルファスシリコン層（３８）を蒸着するステップと、層間誘電体としてＯＮＯ（４０）を蒸着するステップと、選択（６８）、高電圧（７０）および低電圧（７２）領域からトンネル酸化物、シリコンおよびＯＮＯを除去するステップと、第２の酸化物（４８）を成長させるステップと、選択および低電圧領域から第２の酸化物を除去するステップと、第３の酸化物（５６、５８）を成長させるステップと、第２のアモルファスシリコン層（６０）を成長させるステップと、蒸着された層をパターニングしてトランジスタを形成するステップとである。

Description

【発明の詳細な説明】
【０００１】
【技術分野】
この発明は一般的に、ＥＥＰＲＯＭなどのフラッシュメモリデバイスを作製す
る簡略化した方法に関する。より特定的には、この発明は改善された選択ゲート
性能によって特徴付けられるＮＡＮＤ型フラッシュメモリデバイスを作製する簡
略化した方法に関する。
【０００２】
【背景技術】
半導体デバイスは典型的に、基板の上または中に形成される複数の個別の構成
要素を含む。このようなデバイスはしばしば高密度部分と低密度部分とを含む。
たとえば先行技術の図１ａに例示されるように、フラッシュメモリ１０などのメ
モリデバイスは単一の基板１３上に１つまたはそれ以上の高密度コア領域１１お
よび低密度周辺部分１２を含む。高密度コア領域１１は典型的に個別にアドレス
可能な実質的に同一のフローティングゲート型メモリセルの少なくとも１つのＭ
ｘＮアレイからなり、低密度周辺部分１２は典型的に入力／出力（Ｉ／Ｏ）回路
と個別のセルを選択的にアドレス指定するための回路（プログラム、読取または
消去などのセルの設計された動作をもたらすために予め定められた電圧またはイ
ンピーダンスに選択されたセルのソース、ゲートおよびドレインを接続するため
のデコーダなど）とを含む。
【０００３】 コア部分１１のメモリセルは、たとえば先行技術の図１ｂに例示される構成の
ようなＮＡＮＤ型回路構成においてともに結合される。各メモリセル１４はドレ
イン１４ａと、ソース１４ｂと、スタックドケート１４ｃとを有する。複数のメ
モリセル１４がその一方端においてドレイン選択トランジスタと、また他方端に
おいてソース選択トランジスタと直列にともに結合されることによって、先行技
術の図１ｂに例示されるようなＮＡＮＤ列を形成する。各スタックドケート１４
ｃはワード線（ＷＬ０、ＷＬ１、…、ＷＬｎ）に結合され、ドレイン選択トラン
ジスタの各ドレインはビット線（ＢＬ０、ＢＬ１、…、ＢＬｎ）に結合される。
最後にソース選択トランジスタの各ソースが共通ソース線Ｖｓｓに結合される。
周辺デコーダおよび制御回路を用いて、各メモリセル１４をプログラム、読取ま
たは消去機能のためにアドレス指定できる。
【０００４】 先行技術の図１ｃは、先行技術の図１ａおよび１ｂのコア領域１１の典型的な
メモリセル１４の部分的断面図を表わす。このようなセル１４は典型的に、基板
またはＰウェル１６の中にソース１４ｂ、ドレイン１４ａおよびチャネル１５を
含み、さらにチャネル１５の上にあるスタックドケート構造１４ｃを含む。スタ
ックドケート１４ｃはさらに、Ｐウェル１６の表面に形成される薄いゲート誘電
層１７ａ（通常トンネル酸化物と呼ばれる）を含む。またスタックドケート１４
ｃはトンネル酸化物１７ａの上にあるポリシリコンフローティングゲート１７ｂ
と、フローティングゲート１７ｂの上にあるインターポリ（interpoly）誘電層
１７ｃとを含む。インターポリ誘電層１７ｃはしばしば、窒化物層を挟む２つの
酸化物層を有する酸化物−窒化物−酸化物（ＯＮＯ）層などの多層絶縁体である
。最後に、インターポリ誘電層１７ｃの上にポリシリコン制御ゲート１７ｄがあ
る。横方向の行に形成されるそれぞれのセル１４の制御ゲート１７ｄは、セルの
行に関連する共通ワード線（ＷＬ）を共有する（たとえば先行技術の図１ｂを参
照）。加えて前述において強調したとおり、垂直の列におけるそれぞれのセルの
ドレイン領域１４ａは導電ビット線（ＢＬ）によってともに接続される。セル１
４のチャネル１５は、スタックドケート構造１４ｃによってチャネル１５中に発
達する電界に従ってソース１４ｂとドレイン１４ａとの間の電流を通す。
【０００５】 このようなＮＡＮＤ型フラッシュメモリデバイスを作製するためのプロセスは
多数の個別の処理ステップを含む。無矛盾の性能および信頼性を提供するために
、各フラッシュメモリデバイスは他のフラッシュメモリデバイスと同じ態様で製
作される必要がある。一般的に、処理ステップの数が少ないほど均一なフラッシ
ュメモリデバイスを製作することが容易になる。
【０００６】 たとえば、ＮＡＮＤ型フラッシュメモリデバイスのコア領域における選択ゲー
トトランジスタおよびフラッシュメモリセルの製作は複雑であり、多数の処理ス
テップを伴う。従来の製作技術は、最初にコア領域または基板全体の上に選択ゲ
ート酸化物を成長させるステップと、選択ゲート領域の上にトンネル酸化物マス
クを与えるステップと、露出した酸化物をエッチングするステップと、トンネル
酸化物マスクを除去するステップと、基板を洗浄するステップと、トンネル酸化
物層を成長させるステップとを含む。このプロセスは、多数の処理ステップの１
つまたはそれ以上の後にさまざまな検査および評価ステップをさらに含み得る。
【０００７】 このようなプロセスにはいくつかの懸念がある。たとえば、トンネル酸化物マ
スクを用いることに関連する高い欠陥密度が存在する。選択ゲート相互接続とし
て、望ましくないいわゆるポリ１（Poly 1）コンタクトが用いられる。その結果
、過度に高いかまたは低いポリ１ドーピングレベルがデバイスの性能に影響する
（電荷の利得／損失問題）。残渣の酸化物がよく存在し、それは電気的特性を減
少させる。
【０００８】 前述の懸念および問題点から、品質を改善させたフラッシュメモリセルおよび
そのようなメモリセルを作製するより有効な方法が必要とされている。
【０００９】
【発明の開示】
この発明の結果として、不揮発性フラッシュメモリデバイスの製作が簡略化さ
れるだけでなく、改善された信頼性を有するデバイスが得られる。トンネル酸化
物マスクの使用に関するステップの使用をなくしたこの発明の簡略化された方法
を用いることによって、低い欠陥密度を有するフラッシュメモリデバイスの形成
と、高い／低いポリ１ドーピングに関する電荷の利得／損失の最小化と、選択ゲ
ート相互接続問題の減少とが促進される。
【００１０】 実施例の１つにおいて、この発明はＮＡＮＤ型フラッシュメモリデバイスを形
成する方法に関し、この方法は基板の少なくとも一部の上に第１の酸化物層を成
長させるステップを含み、この基板はコア領域および周辺領域を含み、コア領域
はフラッシュメモリセル領域および選択ゲート領域を含み、周辺領域は高電圧ト
ランジスタ領域および低電圧トランジスタ領域を含み、さらにこの方法は第１の
酸化物層の少なくとも一部の上に第１のドーピングされたアモルファスシリコン
層を蒸着するステップと、第１のドーピングされたアモルファスシリコン層の少
なくとも一部の上に誘電層を蒸着するステップと、コア領域の選択ゲート領域な
らびに周辺領域の高電圧トランジスタ領域および低電圧トランジスタ領域におけ
る第１の酸化物層、第１のドーピングされたアモルファスシリコン層、および誘
電層の部分を除去するステップと、コア領域の選択ゲート領域ならびに周辺領域
の高電圧トランジスタ領域および低電圧トランジスタ領域における基板の少なく
とも一部の上に第２の酸化物層を成長させるステップと、コア領域の選択ゲート
領域および周辺領域の低電圧トランジスタ領域における第２の酸化物層の部分を
除去するステップと、コア領域の選択ゲート領域および周辺領域の低電圧トラン
ジスタ領域における基板の少なくとも一部の上に第３の酸化物層を成長させるス
テップと、誘電層、第２の酸化物層および第３の酸化物層の少なくとも一部の上
に第２のドーピングされたアモルファスシリコン層を蒸着するステップと、コア
領域のフラッシュメモリセル領域にフラッシュメモリセルを形成し、コア領域の
選択ゲート領域に選択ゲートトランジスタを形成し、周辺領域の低電圧トランジ
スタ領域に低電圧トランジスタを形成し、周辺領域の高電圧トランジスタ領域に
高電圧トランジスタを形成するステップとを含む。
【００１１】 別の実施例において、この発明はＮＡＮＤ型フラッシュメモリデバイスのフラ
ッシュメモリセルおよび選択ゲートを形成する方法に関し、この方法は基板の少
なくとも一部の上に厚さ約７０から約１１０の第１の酸化物層を成長させるステ
ップを含み、この基板はコア領域を含み、コア領域はフラッシュメモリセル領域
および選択ゲート領域を含み、さらにこの方法は第１の酸化物層の少なくとも一
部の上に第１のドーピングされたアモルファスシリコン層を蒸着するステップと
、第１のドーピングされたアモルファスシリコン層の少なくとも一部の上に誘電
層を蒸着するステップと、コア領域の選択ゲート領域における第１の酸化物層、
第１のドーピングされたアモルファスシリコン層、および誘電層の部分を除去す
るステップと、コア領域の選択ゲート領域における基板の少なくとも一部の上に
厚さ約１５０から約１９０の第２の酸化物層を成長させるステップと、誘電層お
よび第２の酸化物層の少なくとも一部の上に第２のドーピングされたアモルファ
スシリコン層を蒸着するステップと、コア領域のフラッシュメモリセル領域にフ
ラッシュメモリセルを形成し、コア領域の選択ゲート領域に選択ゲートトランジ
スタを形成するステップとを含む。
【００１２】 さらに別の実施例において、この発明はＮＡＮＤ型フラッシュメモリデバイス
を形成する方法に関し、この方法は基板の少なくとも一部の上に厚さ約７０から
約１１０の第１の酸化物層を成長させるステップを含み、この基板はコア領域お
よび周辺領域を含み、コア領域はフラッシュメモリセル領域および選択ゲート領
域を含み、周辺領域は高電圧トランジスタ領域および低電圧トランジスタ領域を
含み、さらにこの方法は第１の酸化物層の少なくとも一部の上に第１のリンドー
ピングされたアモルファスシリコン層を蒸着するステップと、第１のリンドーピ
ングされたアモルファスシリコン層の少なくとも一部の上に多層誘電体を蒸着す
るステップと、コア領域の選択ゲート領域ならびに周辺領域の高電圧トランジス
タ領域および低電圧トランジスタ領域における第１の酸化物層、第１のリンドー
ピングされたアモルファスシリコン層、および多層誘電体の部分を除去するステ
ップと、コア領域の選択ゲート領域ならびに周辺領域の高電圧トランジスタ領域
および低電圧トランジスタ領域における基板の少なくとも一部の上に厚さ約２６
０から約３００の第２の酸化物層を成長させるステップと、コア領域の選択ゲー
ト領域および周辺領域の低電圧トランジスタ領域における第２の酸化物層の部分
を除去するステップと、コア領域の選択ゲート領域および周辺領域の低電圧トラ
ンジスタ領域における基板の少なくとも一部の上に厚さ約１５０から約１９０の
第３の酸化物層を成長させるステップと、多層誘電体、第２の酸化物層および第
３の酸化物層の少なくとも一部の上に第２のリンドーピングされたアモルファス
シリコン層を蒸着するステップと、第２のリンドーピングされたアモルファスシ
リコン層の上にタングステンシリサイド層を蒸着するステップと、コア領域のフ
ラッシュメモリセル領域にフラッシュメモリセルを形成し、コア領域の選択ゲー
ト領域に選択ゲートトランジスタを形成し、周辺領域の低電圧トランジスタ領域
に低電圧トランジスタを形成し、周辺領域の高電圧トランジスタ領域に高電圧ト
ランジスタを形成するステップとを含む。
【００１３】
【発明を実行するためのモード】
この発明の結果として、不揮発性フラッシュメモリデバイスの製作が簡略化さ
れるだけでなく、改善された信頼性を有するデバイスが得られる。トンネル酸化
物マスクの使用に関するステップの使用をなくしたこの発明の簡略化された方法
を用いることによって、低い欠陥密度を有するフラッシュメモリデバイスの形成
と、高い／低いポリ１ドーピングに関する電荷の利得／損失の最小化と、選択ゲ
ート相互接続問題の減少とが促進される。
【００１４】 この発明について図面を参照しながら説明し、図面においては類似の参照番号
を用いて類似の要素を示す。この発明はフラッシュメモリデバイスと、この発明
の１つの局面に従うとデュアルコア酸化物処理ステップをなくしたその製造方法
とに関する。したがって、周辺領域の高電圧および低電圧ゲートトランジスタ構
造を形成するために用いられるステップを用いて選択ゲートトランジスタを構成
してもよく、それによってフラッシュメモリデバイスを構成するために必要とさ
れる処理ステップの数を実質的に減少させる。
【００１５】 図２−１４のプロセスによってこの発明が理解され、その利点が認識されるで
あろう。図２ａに、ＮＡＮＤ型フラッシュメモリデバイスのコア部分１１を例示
する回路概略図を例示する。コア部分１１はメモリセル領域２２を含み、それは
片側をドレイン選択トランジスタ部分２４によって結合され、他方側をソース選
択トランジスタ部分２６によって結合される。各選択トランジスタ部分２４およ
び２６はそれぞれ選択ゲートトランジスタ２４ａ−２４ｃおよび２６ａ−２６ｃ
を含み、それらは当業者に公知であるように各ビット線の選択性を確実にし、か
つプログラミング動作の際にセル電流がビット線を通じて電流を通すことを防ぐ
ことによって、所望のビット線（たとえばＢＬＮ−１、ＢＬＮ、ＢＬＮ＋１）を
選択的に活性化するよう動作する。
【００１６】 図２ａのコア回路１２およびその対応する回路レイアウト（図２ｂがその平面
図である）を形成するＮＡＮＤ型フラッシュメモリプロセスにおいて、メモリセ
ル酸化物および選択ゲートトランジスタ酸化物をそれぞれ形成するために、簡略
化されたトンネルおよびゲート酸化物プロセスが用いられる（メモリセル酸化物
および選択ゲートトランジスタ酸化物は異なる厚みを有するため）。加えて、周
辺領域１４における高電圧および低電圧トランジスタの形成ならびに特にそれら
の対応する酸化物の形成がそのプロセスに組入れられる（たとえば図１を参照）
。このプロセスは、コア領域１２におけるスタックドケート構造を生成するため
に二重ドーピングされたアモルファスシリコン層をさらに含んでもよい。
【００１７】 コア選択ゲートトランジスタ２４ａ−２４ｃおよび２６ａ−２６ｃの構造はメ
モリセル領域２２のスタックドケートフラッシュメモリ構造といくぶん類似して
いるが、それらのゲート酸化物はメモリセルのスタックドケート構造のセル酸化
物（トンネル酸化物とも呼ばれる）の約２倍の厚み（約９０に対して約１７０）
であるところが異なる。選択トランジスタ２４ａ−２４ｃは約１７０のゲート酸
化物を用いることにより、プログラム中のバンドからバンドへのトンネル効果に
誘導されるホットキャリア応力に対するデバイスの脆弱性を減少させることによ
ってトランジスタの信頼性を改善する。さらに、選択ゲートトランジスタ２４ａ
−２４ｃおよび２６ａ−２６ｃは従来のＭＯＳトランジスタとして動作するため
、標準的なＭＯＳトランジスタ構成として１つのドーピングされたアモルファス
シリコン層を有するので、領域２２のスタックドケートフラッシュメモリセル構
造とは異なる。図２ｂに、従来のＮＡＮＤ型回路配置１２の平面回路レイアウト
図を例示する。
【００１８】 この発明の方法の特定の例を提供する前に、一般的な例を提供する。典型的に
はシリコンで作られる半導体基板の少なくとも一部（コアおよび周辺領域）の上
に、ドライ酸化、ウェット酸化または熱酸化などのあらゆる好適な手段を用いて
第１のゲート酸化物を成長させる。第１のゲート酸化物はその後、スタックメモ
リセルトンネル酸化物の役割をする。実施例の１つにおいて、第１のゲート酸化
物またはスタックメモリセルトンネル酸化物の厚みは約７０から約１１０である
。別の実施例において、スタックメモリセルトンネル酸化物の厚みは約８０から
約１００である。
【００１９】 次に、第１のゲート酸化物の少なくとも一部の上（コアおよび周辺領域の上）
に、あらゆる好適な手段を用いて第１のドーピングされたアモルファスシリコン
層が与えられる。第１のドーピングされたアモルファスシリコン層はその後、ス
タックメモリセルのフローティングゲート（ポリ１とも呼ばれる）の役割をする
。実施例の１つにおいて、第１のドーピングされたアモルファスシリコン層の厚
みは約７００から約１，１００であり、好ましくは約８００から約１，０００で
ある。第１のドーピングされたアモルファスシリコン層の少なくとも一部の上に
、あらゆる好適な手段を用いて誘電層が与えられる。誘電層は３つの層を含むこ
とが好ましく、すなわち窒化物層を挟む２つの酸化物層（いわゆるＯＮＯ層）で
ある。誘電層はその後、スタックメモリセルのインターポリ誘電層の役割をする
。実施例の１つにおいて、誘電層の厚みは約１００から約１６０であり、好まし
くは約１２０から約１４０である。
【００２０】 好適なフォトレジストなどのマスクを用いてコア領域のスタックメモリセル領
域を覆い、基板の露出された部分をシリコン基板までエッチングする（周辺領域
およびコア領域の選択ゲート領域における誘電層、第１のドーピングされたアモ
ルファスシリコン層および第１のゲート酸化物が除去される）。誘電層、第１の
ドーピングされたアモルファスシリコン層、および第１のゲート酸化物を除去す
るために複数のエッチングステップを用いてもよい。
【００２１】 シリコン基板の露出された部分の少なくとも一部の上（コア領域の一部および
周辺領域全体の上）に、ドライ酸化、ウェット酸化または熱酸化などのあらゆる
好適な手段を用いて第２のゲート酸化物層が与えられる。第２のゲート酸化物は
その後、周辺領域にその後形成される高電圧トランジスタに対するゲート酸化物
の役割をする。実施例の１つにおいて、第２のゲート酸化物の厚みは約２６０か
ら約３００である。別の実施例において、第２のゲート酸化物の厚みは約２７０
から約２９０である。第２のゲート酸化物層の厚みは第１のゲート酸化物層より
も大きい（第２のゲート酸化物層の厚みも後述の第３のゲート酸化物層よりも大
きい）。
【００２２】 好適なフォトレジストなどのマスクを用いて周辺領域の高電圧トランジスタ領
域を覆い、ウェットエッチング技術などの好適なエッチング技術を用いて第２の
ゲート酸化物層の露出された部分をシリコン基板までエッチングする（周辺領域
の低電圧トランジスタ領域およびコア領域の選択ゲート領域における第２のゲー
ト酸化物が除去される）。必要であれば、誘電層の分解を防ぐためにマスクはコ
ア領域のスタックメモリセル領域を被覆してもよい。
【００２３】 シリコン基板の露出された部分の少なくとも一部の上（周辺領域の低電圧トラ
ンジスタ領域およびコア領域の選択ゲート領域の上）に、ドライ酸化、ウェット
酸化または熱酸化などのあらゆる好適な手段を用いて第３のゲート酸化物層が与
えられる。第３のゲート酸化物層は、その後形成される周辺領域の低電圧トラン
ジスタおよびコア領域の選択ゲートトランジスタに対するゲート酸化物の役割を
する。実施例の１つにおいて、第３のゲート酸化物の厚みは約１５０から約１９
０である。別の実施例において、第３のゲート酸化物の厚みは約１６０から約１
８０である。第３のゲート酸化物層の厚みは第１のゲート酸化物層よりも大きい
。
【００２４】 基板の少なくとも一部の上（コアおよび周辺領域の上）に、あらゆる好適な手
段を用いて第２のドーピングされたアモルファスシリコン層が与えられる。第２
のドーピングされたアモルファスシリコン層はその後、スタックメモリセルの制
御ゲート（ポリ２とも呼ばれる）、選択ゲート、高電圧ゲートおよび低電圧ゲー
トの役割をする。実施例の１つにおいて、第２のドーピングされたアモルファス
シリコン層の厚みは約１，０００から約１，４００、好ましくは約１，１００か
ら約１，３００である。第２のドーピングされたアモルファスシリコン層の部分
の上に、あらゆる好適な手段を用いて付加的な層が与えられる。たとえば、第２
のドーピングされたアモルファスシリコン層の上にタングステンシリサイド層お
よびシリコンオキシナイトライド層が与えられてもよい。
【００２５】 連続するマスクおよびエッチングステップ（自己整合エッチングステップなど
）を用いて、フラッシュメモリセル、選択ゲート、低電圧ゲート、高電圧ゲート
、ワード線、相互接続などを含むさまざまな構造が形成される。この発明の構成
を用いると、従来の構成におけるポリ１の代わりに導電層としてポリ２が用いら
れる。その結果、連続するマスクおよびエッチングステップの際にポリ１コンタ
クト領域を開く必要がない。この発明のこの局面は製作プロセスを簡略化するだ
けでなく、それによって製造されるフラッシュメモリデバイスの品質および信頼
性を改善する。すなわち、ポリ２コンタクトを用いるコンタクト性能はポリ１コ
ンタクトよりも一般的に信頼性が高く、性能がよい。さらに、ポリ１コンタクト
の代わりにポリ２コンタクトを用いることでパンチスルーの問題が減少する。こ
の発明に従うと、従来のプロセスにおいて用いられたようなトンネル酸化物マス
クの使用に関連するステップをなくしてもよい。このステップは、厚さが選択ゲ
ートに対してはほぼ適切だがトンネル酸化物に対しては厚すぎる酸化物を最初に
成長させるステップと、トンネル酸化物マスクおよびエッチングステップと、洗
浄、検査および評価ステップとを含む。
【００２６】 前述のプロセスにおいて、第１のドーピングされたアモルファスシリコン層（
ポリ１）はコアメモリセルに対するフローティングゲート領域として用いられ、
第２のドーピングされたアモルファスシリコン層（ポリ２）はコアメモリセル制
御ゲート、コア領域における選択ゲート、および周辺トランジスタに対するゲー
ト領域（高電圧および低電圧の両方）のために用いられる。その結果、ＮＡＮＤ
型プロセスは４種類のデバイス、すなわちコア領域におけるスタックドケートメ
モリセルと、コア領域における選択ゲートトランジスタと、周辺低電圧トランジ
スタと、周辺高電圧トランジスタとを含む少なくとも２種類のデバイスの製作を
含む。
【００２７】 図３−１３とともに、ＮＡＮＤ型フラッシュメモリデバイスプロセスを例示す
る半導体製造プロセスの流れをより詳細に説明する。図３を参照すると、基板３
０が与えられる。基板３０は典型的にはシリコン基板であり、その上に任意にさ
まざまな素子、領域および／または層を有し、それは金属層、バリア層、誘電層
、デバイス構造、活性シリコン領域または範囲などの活性領域、さらにＰウェル
、Ｎウェル、付加的なポリシリコンゲート、ワード線、ソース領域、ドレイン領
域、ビット線、ベース、エミッタ、コレクタ、導電線、導電プラグなどを含む能
動素子および受動素子を含む。基板３０は２つの主要な領域、すなわちコア領域
３２および周辺領域３４を有する。基板３０の少なくとも一部の上、または基板
３０全体の上に第１のゲート酸化物３６が与えられる。この第１のゲート酸化物
３６はその後メモリセルトンネル酸化物を形成し（図１２参照）、その厚みはこ
の実施例において約８７である。この実施例の第１のゲート酸化物３６はドライ
酸化プロセスによって、１．３３ｌの酸素、７０ｃｃのＨＣｌ、および１２．６
ｌのアルゴンのもとで約１０５０Ｃにおいて形成される。
【００２８】 図４を参照すると、第１のゲート酸化物３６の少なくとも一部の上に、インサ
イチュードーピングプロセスを用いて第１のドーピングされたアモルファスシリ
コン層３８が与えられる。この実施例においては、ドーピングされたアモルファ
スシリコン層３８を形成するために、５３０Ｃ、４００ｍＴｏｒｒ、２０００ｓ
ｃｃｍでのＳｉＨ4、および約２２ｓｃｃｍでのヘリウム中の重量比１％のＰＨ3 の混合物の条件にて、化学気相成長（ＣＶＤ）によってリンドーピングされたア
モルファスシリコン層を蒸着する。第１のドーピングされたアモルファスシリコ
ン層３８（ポリ１とも呼ばれる）はその後、スタックメモリセルのフローティン
グゲートを形成する（図１２参照）。第１のドーピングされたアモルファスシリ
コン層３８の厚みは約９００である。第１のドーピングされたアモルファスシリ
コン層３８の少なくとも一部の上に誘電層４０が与えられる。誘電層４０は３つ
の層すなわち酸化物層４０ａと、窒化物層４０ｂと、別の酸化物層４０ｃとを含
むＯＮＯ多層誘電体である。誘電層はその後、スタックメモリセルのインターポ
リ誘電層を形成する（図１２参照）。誘電層の厚みは約１３０である。第１のド
ーピングされたアモルファスシリコン層３８の上に、低圧ＣＶＤ（ＬＰＣＶＤ）
によって、温度約７５０Ｃ、２０ｃｃのＳｉＨ4、１．２ｌのＮ2Ｏおよび圧力６
００ｍＴｏｒｒのもとで酸化物層４０ａが蒸着される。次に、温度約７６０Ｃ、
６００ｃｃのＮＨ3、１００ｃｃのＳｉＨ2Ｃｌ2および圧力３３０ｍＴｏｒｒの
もとで窒化物を蒸着することにより、窒化物層４０ｂを形成する。窒化物層４０
ｂを温度約９５０Ｃ、５ｌのＯ2および９ｌのＨ2のもとで４０分間湿った酸素で
酸化することにより、別の酸化物層４０ｃを形成する。
【００２９】 図５を参照すると、マスク４２を用いて、コア領域３２の選択ゲート領域４４
および周辺領域３４において露出された誘電層４０を残して、コア領域３２のス
タックメモリセル領域４６を覆う。これに関し、コア領域３２は選択ゲート領域
４４およびスタックメモリセル領域４６を含む。マスク４２は好適なフォトレジ
スト材料を含み、スピンオン蒸着、選択的照射および現像を含む好適なフォトリ
ソグラフィ技術を用いて形成される。
【００３０】 図６を参照すると、この構造の露出された部分が基板３０までエッチングされ
る。特定的には、ウェットエッチング技術を含む好適なエッチング技術を用いて
、周辺領域３４およびコア領域３２の選択ゲート領域４４における誘電層４０、
第１のドーピングされたアモルファスシリコン層３８および第１のゲート酸化物
３６の部分が除去される。
【００３１】 図７を参照すると、基板３０の露出された部分の少なくとも一部の上（コア領
域３２の選択ゲート領域４４の上および周辺領域３４の上）に第２のゲート酸化
物層４８が与えられる。この実施例において、第２のゲート酸化物層４８は、約
８００Ｃ、６．４ｌの酸素、２．１３３ｌの水素、および７５ｃｃのＨＣｌのも
とでのウェット酸化、および任意には約９００Ｃにて窒素のもとでのアニールに
よって形成される。第２のゲート酸化物４８はその後、周辺領域における高電圧
トランジスタに対するゲート酸化物を形成する（図１２参照）。この実施例にお
いて、第２のゲート酸化物層４８の厚みは約２８５である。
【００３２】 図８を参照すると、マスク５０が周辺領域３４の高電圧トランジスタ領域５２
を覆うように位置決めされる。これに関して、周辺領域３４は高電圧トランジス
タ領域５２および低電圧トランジスタ領域５４を含む。マスク５０は好適なフォ
トレジスト材料を含み、スピンオン蒸着、選択的照射および現像を含む好適なフ
ォトリソグラフィ技術を用いて形成される。ここには示さないが、マスク５０は
誘電層４０の分解を防ぐためにコア領域３２のスタックメモリセル領域４６を覆
ってもよい。
【００３３】 図９を参照すると、第２のゲート酸化物層４８の露出された部分がシリコン基
板までエッチングされる（周辺領域３４の低電圧トランジスタ領域５４およびコ
ア領域３２の選択ゲート領域４４における第２のゲート酸化物が除去される）。
あらゆる好適な酸化物選択的エッチング液を用いてもよい。
【００３４】 図１０を参照すると、基板３０の露出された部分の少なくとも一部の上（コア
領域３２の選択ゲート領域４４の上（５６）および周辺領域３４の低電圧トラン
ジスタ領域５４の上（５８））に第３のゲート酸化物層５６および５８が与えら
れる。この実施例において、第３のゲート酸化物層５６および５８は、約８００
Ｃ、６．４ｌの酸素、２．１３３ｌの水素、および７５ｃｃのＨＣｌのもとでの
ウェット酸化、および任意には約９００Ｃにて窒素のもとでのアニールによって
形成される。第３のゲート酸化物層５６および５８はその後、コア領域における
選択ゲートトランジスタおよび周辺領域における低電圧トランジスタに対するゲ
ート酸化物を形成する（図１２参照）。この実施例において、第３のゲート酸化
物層５６および５８の厚みは約１６８である。
【００３５】 図１１を参照すると、基板の少なくとも一部の上（コア領域３２および周辺領
域３４の上）に第２のドーピングされたアモルファスシリコン層６０が与えられ
る。この実施例においては、ドーピングされたアモルファスシリコン層６０を形
成するために５３０Ｃ、４００ｍＴｏｒｒ、２０００ｓｃｃｍでのＳｉＨ4、お
よび約２２ｓｃｃｍでのヘリウム中の重量比１％のＰＨ3の混合物の条件にて、
ＣＶＤによってリンドーピングされたアモルファスシリコン層を蒸着する。この
実施例において、第２のドーピングされたアモルファスシリコン層６０の厚みは
約１，２００である。第２のドーピングされたアモルファスシリコン層６０はそ
の後、スタックメモリセルの制御ゲート（ポリ２とも呼ばれる）、選択ゲート、
高電圧ゲートおよび低電圧ゲートを形成する（図１２参照）。
【００３６】 第２のドーピングされたアモルファスシリコン層６０の少なくとも一部の上に
タングステンシリサイド層６２が与えられる。タングステンシリサイド層６２は
好適な手段によって形成されてもよい。この実施例において、タングステンシリ
サイドはＣＶＤ技術によって、約５６５Ｃの温度および約９３Ｐａの圧力におい
て蒸着される。気体流はＳｉＨ2Ｃｌ2およびＷＦ6を含む。気体流はＡｒなどの
不活性気体をさらに含んでもよい。タングステンシリサイド蒸着の後、窒素雰囲
気下で任意の高速熱アニール（ＲＴＡ）を行なう。タングステンシリサイド層６
２の厚みは約１，０００から約１，８００だが、この実施例においてその厚みは
約１，４００である。
【００３７】 タングステンシリサイド層６２の少なくとも一部の上にシリコンオキシナイト
ライド層６４が与えられる。シリコンオキシナイトライド層６４は物理蒸着（Ｐ
ＶＤ）技術を含む好適な技術によって形成される。シリコンオキシナイトライド
を形成する方法は当該技術分野において公知である。シリコンオキシナイトライ
ド層６４の厚みは約８００から約１，２００だが、この実施例においてその厚み
は約１，０００である。
【００３８】 図１２を参照すると、連続するマスクおよびエッチングステップを用いてスタ
ックフラッシュメモリセル６６、選択ゲートトランジスタ６８、高電圧ゲートト
ランジスタ７０、および低電圧ゲートトランジスタ７２を含むさまざまな構造を
形成する。図面には示さないが、さまざまなコンタクトおよび相互接続を形成し
てもよく、またテトラエチルオルトシリケート（ＴＥＯＳ）、ボロホスホテトラ
エチルオルトシリケート（ＢＰＴＥＯＳ）、ホスホシリケートガラス（ＰＳＧ）
、またはボロホスホシリケートガラス（ＢＰＳＧ）などの密閉酸化物フィルムを
蒸着してもよい。図１２の例示はビット線に沿って示される。
【００３９】 図１３を参照すると、この発明に従って作製されるフラッシュメモリデバイス
がワード線に沿って例示される。基板３０の上にはフィールド酸化物領域７４（
図３−１２には示さず）と、第１のゲート酸化物３６（トンネル酸化物）と、第
１のドーピングされたアモルファスシリコン層３８（ポリ１）と、誘電層４０（
ＯＮＯ多層誘電体など）と、第２のドーピングされたアモルファスシリコン層６
０（ポリ２）とがある。
【００４０】 この発明について、特定の好ましい実施例に関して示しかつ説明したが、この
明細書および添付の図面を読んで理解した当業者は同等の代替形および変更形を
行ない得ることが明らかである。特に前述の構成要素（組立、デバイス、回路な
ど）によって行なわれるさまざまな機能に関して、このような構成要素を説明す
るために用いた用語（手段に対する参照を含む）は、特に示さない限り、たとえ
この発明のここに例示される実施例において機能を行なう開示された構造と構造
的に同等でなくても、説明した構成要素の特定的な機能を行なう（すなわち機能
的に同等な）あらゆる構成要素に対応することが意図される。加えて、いくつか
の実施例のうちただ１つに関してこの発明の特定の特徴を開示したかもしれない
が、そのような特徴はあるゆる所与のまたは特定の適用に対して所望されかつ有
利であるように、他の実施例の１つまたはそれ以上の他の特徴と組合せられても
よい。
【図面の簡単な説明】
【図１ａ】 先行技術のフラッシュメモリチップのレイアウトを例示する平
面図である。
【図１ｂ】 先行技術のＮＡＮＤ型フラッシュメモリ回路構成を例示する概
略図である。
【図１ｃ】 先行技術のスタックドケートフラッシュメモリセルを例示する
部分的な断面図である。
【図２ａ】 ＮＡＮＤ型フラッシュメモリデバイスのコア部分を例示する概
略図である。
【図２ｂ】 図２ａのＮＡＮＤ型フラッシュメモリデバイスのコア部分のレ
イアウトを示す平面図である。
【図３】 この発明に従ったＮＡＮＤ型フラッシュメモリデバイスを作製す
る方法の１つの局面を例示する断面図である。
【図４】 この発明に従ったＮＡＮＤ型フラッシュメモリデバイスを作製す
る方法の１つの局面を例示する断面図である。
【図５】 この発明に従ったＮＡＮＤ型フラッシュメモリデバイスを作製す
る方法の１つの局面を例示する断面図である。
【図６】 この発明に従ったＮＡＮＤ型フラッシュメモリデバイスを作製す
る方法の１つの局面を例示する断面図である。
【図７】 この発明に従ったＮＡＮＤ型フラッシュメモリデバイスを作製す
る方法の１つの局面を例示する断面図である。
【図８】 この発明に従ったＮＡＮＤ型フラッシュメモリデバイスを作製す
る方法の１つの局面を例示する断面図である。
【図９】 この発明に従ったＮＡＮＤ型フラッシュメモリデバイスを作製す
る方法の１つの局面を例示する断面図である。
【図１０】 この発明に従ったＮＡＮＤ型フラッシュメモリデバイスを作製
する方法の１つの局面を例示する断面図である。
【図１１】 この発明に従ったＮＡＮＤ型フラッシュメモリデバイスを作製
する方法の１つの局面を例示する断面図である。
【図１２】 この発明に従ったＮＡＮＤ型フラッシュメモリデバイスを例示
する断面図である。
【図１３】 この発明に従ったＮＡＮＤ型フラッシュメモリデバイスを例示
する別の断面図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年６月１１日（２００１．６．１１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アウ，ケネス・ウォ−ワイ アメリカ合衆国、94539 カリフォルニア 州、フレモント、オカソ・カミノ、2123 (72)発明者 ヘ，ユエ−ソン アメリカ合衆国、95129 カリフォルニア 州、サン・ノゼ、ヘックマン・ウェイ、 1381 Ｆターム(参考） 5F083 EP02 EP23 EP33 EP34 EP55 EP56 EP76 ER22 JA04 JA33 JA35 JA39 JA53 JA56 PR12 PR21 PR43 PR53 ZA05 ZA07 ZA08 5F101 BA05 BA29 BA36 BB05 BD10 BD22 BD27 BD34 BE07 BH02 BH03 BH21

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 ＮＡＮＤ型フラッシュメモリデバイスを形成する方法であっ
    て、 基板の少なくとも一部の上に第１の酸化物層を成長させるステップを含み、前
    記基板はコア領域および周辺領域を含み、前記コア領域はフラッシュメモリセル
    領域と選択ゲート領域とを含み、周辺領域は高電圧トランジスタ領域と低電圧ト
    ランジスタ領域とを含み、さらに 前記第１の酸化物層の少なくとも一部の上に第１のドーピングされたアモルフ
    ァスシリコン層を蒸着するステップと、 前記第１のドーピングされたアモルファスシリコン層の少なくとも一部の上に
    誘電層を蒸着するステップと、 コア領域の選択ゲート領域ならびに周辺領域の高電圧トランジスタ領域および
    低電圧トランジスタ領域における第１の酸化物層、第１のドーピングされたアモ
    ルファスシリコン層、および誘電層の部分を除去するステップと、 コア領域の選択ゲート領域ならびに周辺領域の高電圧トランジスタ領域および
    低電圧トランジスタ領域における基板の少なくとも一部の上に第２の酸化物層を
    成長させるステップと、 コア領域の選択ゲート領域および周辺領域の低電圧トランジスタ領域における
    第２の酸化物層の部分を除去するステップと、 コア領域の選択ゲート領域および周辺領域の低電圧トランジスタ領域における
    基板の少なくとも一部の上に第３の酸化物層を成長させるステップと、 誘電層、第２の酸化物層および第３の酸化物層の少なくとも一部の上に第２の
    ドーピングされたアモルファスシリコン層を蒸着するステップと、 コア領域のフラッシュメモリセル領域にフラッシュメモリセルを形成し、コア
    領域の選択ゲート領域に選択ゲートトランジスタを形成し、周辺領域の低電圧ト
    ランジスタ領域に低電圧トランジスタを形成し、周辺領域の高電圧トランジスタ
    領域に高電圧トランジスタを形成するステップとを含む、方法。
  2. 【請求項２】 前記第１の酸化物層の厚さは約８０から約１００である、請
    求項１に記載の方法。
  3. 【請求項３】 前記第１のドーピングされたアモルファスシリコン層はリン
    インサイチュードーピングされたアモルファスシリコン層を含む、請求項１に記
    載の方法。
  4. 【請求項４】 前記第１のドーピングされたアモルファスシリコン層の厚さ
    は約７００から約１，１００である、請求項１に記載の方法。
  5. 【請求項５】 前記誘電層は第１の酸化物層と、前記第１の酸化物層の上の
    窒化物層と、前記窒化物層の上の第２の酸化物層とを含む、請求項１に記載の方
    法。
  6. 【請求項６】 前記第２の酸化物層の厚さは約２７０から約２９０である、
    請求項１に記載の方法。
  7. 【請求項７】 前記第３の酸化物層の厚さは約１６０から約１８０である、
    請求項１に記載の方法。
  8. 【請求項８】 前記第２のドーピングされたアモルファスシリコン層は、厚
    さ約１，０００から約１，４００のリンインサイチュードーピングされたアモル
    ファスシリコン層を含む、請求項１に記載の方法。
  9. 【請求項９】 前記フラッシュメモリセルは前記第１の酸化物層の上の第１
    のドーピングされたアモルファスシリコン層と、前記第１のドーピングされたア
    モルファスシリコン層の上の誘電層と、前記誘電層の上の第２のドーピングされ
    たアモルファスシリコン層とを含み、前記選択ゲートトランジスタは前記第３の
    酸化物層の上の第２のドーピングされたアモルファスシリコン層を含み、前記低
    電圧トランジスタは前記第３の酸化物層の上の第２のドーピングされたアモルフ
    ァスシリコン層を含み、前記高電圧トランジスタは第２の酸化物層の上の第２の
    ドーピングされたアモルファスシリコン層の上の第２のドーピングされたアモル
    ファスシリコン層を含む、請求項１に記載の方法。
  10. 【請求項１０】 ＮＡＮＤ型フラッシュメモリデバイスのフラッシュメモリ
    セルおよび選択ゲートを形成する方法であって、 基板の少なくとも一部の上に厚さ約７０から約１１０の第１の酸化物層を成長
    させるステップを含み、前記基板はコア領域を含み、前記コア領域はフラッシュ
    メモリセル領域と選択ゲート領域とを含み、さらに 前記第１の酸化物層の少なくとも一部の上に第１のドーピングされたアモルフ
    ァスシリコン層を蒸着するステップと、 前記第１のドーピングされたアモルファスシリコン層の少なくとも一部の上に
    誘電層を蒸着するステップと、 コア領域の選択ゲート領域における第１の酸化物層、第１のドーピングされた
    アモルファスシリコン層、および誘電層の部分を除去するステップと、 コア領域の選択ゲート領域における基板の少なくとも一部の上に厚さ約１５０
    から約１９０の第２の酸化物層を成長させるステップと、 前記誘電層および第２の酸化物層の少なくとも一部の上に第２のドーピングさ
    れたアモルファスシリコン層を蒸着するステップと、 コア領域のフラッシュメモリセル領域にフラッシュメモリセルを形成し、コア
    領域の選択ゲート領域に選択ゲートトランジスタを形成するステップとを含む、
    方法。
  11. 【請求項１１】 前記第１の酸化物層はフラッシュメモリセル中のトンネル
    酸化物層である、請求項１０に記載の方法。
  12. 【請求項１２】 前記第２の酸化物層は選択ゲートトランジスタ中のゲート
    酸化物層である、請求項１０に記載の方法。
  13. 【請求項１３】 前記誘電層の厚さは約１２０から約１４０であり、第１の
    酸化物層と、前記第１の酸化物層の上の窒化物層と、前記窒化物層の上の第２の
    酸化物層とを含む、請求項１０に記載の方法。
  14. 【請求項１４】 フォトリソグラフィ技術およびウェットエッチング技術を
    用いて前記第１の酸化物層の部分が除去される、請求項１０に記載の方法。
  15. 【請求項１５】 トンネル酸化物マスク手順に関するステップは行なわれな
    い、請求項１０に記載の方法。
  16. 【請求項１６】 ＮＡＮＤ型フラッシュメモリデバイスを形成する方法であ
    って、 基板の少なくとも一部の上に厚さ約７０から約１１０の第１の酸化物層を成長
    させるステップを含み、前記基板はコア領域および周辺領域を含み、前記コア領
    域はフラッシュメモリセル領域および選択ゲート領域を含み、前記周辺領域は高
    電圧トランジスタ領域および低電圧トランジスタ領域を含み、さらに 前記第１の酸化物層の少なくとも一部の上に第１のリンドーピングされたアモ
    ルファスシリコン層を蒸着するステップと、 前記第１のリンドーピングされたアモルファスシリコン層の少なくとも一部の
    上に多層誘電体を蒸着するステップと、 コア領域の選択ゲート領域ならびに周辺領域の高電圧トランジスタ領域および
    低電圧トランジスタ領域における第１の酸化物層、第１のリンドーピングされた
    アモルファスシリコン層、および多層誘電体の部分を除去するステップと、 コア領域の選択ゲート領域ならびに周辺領域の高電圧トランジスタ領域および
    低電圧トランジスタ領域における基板の少なくとも一部の上に厚さ約２６０から
    約３００の第２の酸化物層を成長させるステップと、 コア領域の選択ゲート領域および周辺領域の低電圧トランジスタ領域における
    第２の酸化物層の部分を除去するステップと、 コア領域の選択ゲート領域および周辺領域の低電圧トランジスタ領域における
    基板の少なくとも一部の上に厚さ約１５０から約１９０の第３の酸化物層を成長
    させるステップと、 多層誘電体、第２の酸化物層および第３の酸化物層の少なくとも一部の上に第
    ２のリンドーピングされたアモルファスシリコン層を蒸着するステップと、 前記第２のリンドーピングされたアモルファスシリコン層の上にタングステン
    シリサイド層を蒸着するステップと、 コア領域のフラッシュメモリセル領域にフラッシュメモリセルを形成し、コア
    領域の選択ゲート領域に選択ゲートトランジスタを形成し、周辺領域の低電圧ト
    ランジスタ領域に低電圧トランジスタを形成し、周辺領域の高電圧トランジスタ
    領域に高電圧トランジスタを形成するステップとを含む、方法。
  17. 【請求項１７】 前記第２のリンドーピングされたアモルファスシリコン層
    およびタングステンシリサイド層を介して選択ゲートトランジスタとの相互接続
    を形成するステップをさらに含む、請求項１６に記載の方法。
  18. 【請求項１８】 前記タングステンシリサイド層の上にシリコンオキシナイ
    トライド層を蒸着するステップをさらに含む、請求項１６に記載の方法。
  19. 【請求項１９】 前記タングステンシリサイド層はＳｉＨ2Ｃｌ2およびＷＦ 6 を含む混合物を用いて蒸着される、請求項１６に記載の方法。
  20. 【請求項２０】 前記タングステンシリサイド層の厚さは約１，０００から
    約１，８００である、請求項１６に記載の方法。
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