KR0183482B1 - 비휘발성 반도체 메모리 장치 및 그의 제조방법 - Google Patents

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KR0183482B1 KR1019950032318A KR19950032318A KR0183482B1 KR 0183482 B1 KR0183482 B1 KR 0183482B1 KR 1019950032318 A KR1019950032318 A KR 1019950032318A KR 19950032318 A KR19950032318 A KR 19950032318A KR 0183482 B1 KR0183482 B1 KR 0183482B1
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Abstract

비휘발성 반도체 메모리 장치에서, 플로팅 게이트형 트랜지스터의 비휘발성 반도체 메모리 소자를 각각 구비하는 사전 결정된 수의 메모리셀은 병렬로 제1 비트선에 연결되고, 제1 비트선은 각 박막 트랜지스터의 소오스 및 드레인 영역 중의 하나에 연결되고 소오스 및 드레인 영역 중의 다른 하나를 제2 비트선에 연결된다.
박막 트랜지스터와 플로팅 게이트형 트랜지스터의 플로팅 게이트 전극은 동일한 반도체 박막에 형성된다. 박막 트랜지스터는 상기 메모리셀에 저장된 데이터를 선택적으로 판독하기 위한 선택 트랜지스터이자, 메모리셀에 저장된 데이터를 선택적으로 소거하기 위한 섹터 소거 트랜지스터이다.

Description

비휘발성 반도체 메모리 장치 및 그의 제조 방법
제1도는 본 발명이 적용되는 메모리셀 유닛을 도시하는 회로도.
제2a도 및 2b도는 종래의 메모리셀 유닛을 도시하는 절개 측단면 및 평면도.
제3a도 및 3b도는 본 발명의 실시예에 따르는 메모리셀 유닛을 도시하는 절개 측단면 및 평면도.
제4도는 본 발명의 실시예에 사용되는 트랜지스터의 항복 전압의 특성을 도시하는 도면.
제5a 내지 5d도는 본 발명의 실시예의 메모리셀을 제조하는 일련의 공정을 도시하는 절개 측단면을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 소자 분리 절연막
3 : 실리콘 박막 4, 4a, 10, 10a : 확산층
5 : 게이트 절연막 6 : 게이트 전극
본 발명은 반도체 메모리 장치에 관한 것으로, 메모리셀(memory cells)과 같은 EEPROM형 메모리 장치를 사용하는 비휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
지금까지 각종 유형의 반도체 메모리 장치가 개발되고 제조되어 왔으며, 현재 이들 반도체 장치에서 다음의 이유로 인하여 특히 플래시(flash) EEPROM이 관심이 되고 있다. 즉, 플래시 EEPROM에서, 메모리 셀은 하나의 플로팅 게이트형 트랜지스터로 구성될 수 있으므로, 반도체 장치는 고밀도로 쉽게 설계될 수 있고, 따라서, 고집적도의 메모리 장치가 쉽게 수행될 수 있다. 그러나, 전술한 바와 같은 비휘발성 메모리 장치는 다른 메모리 장치, 예를 들면, DRAM, SRAM 등과, 같은 휘발성 메모리 장치보다 높은 동작 전압을 필요로 하며, 이는 플로팅 게이트형 트랜지스터의 고유 특성이므로 피할 수 없다.
플로팅 게이트형 트랜지스터는 이층 게이트 전극 구조로서, 제1층 게이트 전극은 반도체 기판의 기본면의 산화 실리콘막 상에 형성되고, 산화 실리콘막과 질화 실리콘막으로 구성되는 복합층 절연막은 제1층 게이트 전극의 상부에 형성된다. 또한, 제어 게이트 전극으로서 기능하는 제2 게이트 전극이 층 절연막의 상부에 형성된다. 이러한 구조에서, 비휘발성 메모리 정보 변동은 플로팅 게이트 전극으로서 기능하는 제1 게이트 전극에 비축된다. 따라서, 정보 변동의 기록 및 소거 동작은 각각, 반도체 기판으로부터 플로팅 게이트 전극으로 전자를 도핑(doping)시키고, 플로팅 게이트 전극으로부터 반도체 기판으로 전자를 방전시키므로써 수행된다. 전술한 바와 같은 기록 및 소거 동작을 수행하기 위하여 전술한 바와 같은 산화 실리콘막에 고 전기장이 인가되고, 이로 인하여 플래시 EEPROM은 전술한 바와 같은 고 동작 전압을 필요로 하게 된다.
오늘날의 경향은 플래시 EEPROM에 대한 저전력 소비 또는 저전압원이 필요하다는 것이다. 이러한 요구를 만족시키기 위하여, 전자 터널 효과에 의해 산화실리콘막을 통해 흐르는 FN(Fowler-Nordheim) 전류로서 전술한 바와 같은 전자 도핑 및 전자 방전을 수행하는 방법과, 또한 내부 부스팅(boosting)전압 회로로 내부 전압을 증가시키는 방법을 상용한다. 효과적인 내부 부스팅 전압 회로를 위하여 제1도에 도시된 바와 같이 메모리셀 어레이를 다수 부분으로 적당히 분할시킬 필요가 있다.
다음, 메모리셀 어레이의 분할은 제1도를 참조하여 기술한 것이지만, 내부 부스팅 전압 회로는 제1도에 도시되지 않았다. 또한, 메모리셀 어레이가 분할될 때, 트랜지스터의 구조 및 배치는 제2a 및 제2b도를 참조하여 기술될 것이다.
제1도는 플래시 EEPROM의 메모리셀 유닛을 도시하는 회로도이다. 제2a도는 제2b도의 라인 A-B를 따라 취한, 제1도에 도시된 메모리셀 유닛을 도시하는 절개 측단면이고, 제2b도는 메모리셀 유닛의 배치를 도시하는 평면도로서, 특히, 메모리 셀 유닛을 간단히 도시하기 위하여 메모리셀 유닛의 트랜지스터의 게이트 전극과 확산층(diffusion)을 도시한다.
비휘발성 메모리 소자의 플로팅 게이트형 트랜지스터와 같이 각각 형성되는 메모리셀 트랜지스터 M11, M21, …Mn1, M12, M22, …Mn2가 제1도에 도시된 바와 같이 배치되도록, 메모리셀 유닛이 설계된다. 각 트랜지스터의 드레인 영역(drain area)은 보조 비트 S1(S2)에 연결되고, 또한 선택 트랜지스터 W11(W12)를 통하여 노드 N1(N2)에서 주 비트선M1(M2)에 연결된다. 선택 트랜지스터 W21및 W22는 다른 메모리 셀 블록에 사용된다. 더욱이, 메모리셀 트랜지스터의 소오스 영역은 소거 비트선 K1에 연결되고, 더 나아가 섹터 소거 트랜지스터 S11에 연결된다.
전술한 바와 같은 각 트랜지스터의 게이트 전극은 다음의 와이어에 연결된다. 즉, 메모리셀 트랜지스터의 제어 게이트 전극은 워드선 W1, W2, …, Wn에 연결되고, 선택 트랜지스터의 게이트 전극은 선택 워드선 WS1및 WS5에 연결되고, 섹터 소거 트랜지스터 S11은 소거 워드선 WSS에 연결된다. 비휘발성 반도체 메모리 장치의 메모리셀 어레이의 세그먼테이션(segmentation)은 전술한 바와 같이 수행된다.
다음, 선택 트랜지스터와 메모리셀 유닛의 메모리셀 트랜지스터의 구조는 제2a 및 제2b도를 참조하여 기술될 것이다. 각각 선택 트랜지스터의 소오스 및 드레인 영역이 될 확산층(102,102a)은 제2a도에 도시된 바와 같이 실리콘 기판(101)의 표면상에 형성된다. 그후, 반도체 기판(101)의 기본면상에 선택 트랜지스터를 위한 게이트 절연막(103)이 형성되고, 게이트 절연막(103)상에는 선택 트랜지스터를 위한 게이트 전극(104)이 형성된다. 선택 트랜지스터에 대한 확산층(102)은 제1층 절연막(105) 및 제2 층 절연막(106)에 형성되는 접촉홀(contact hole)을 통하여 주 비트선(107)에 연결된다.
또한, 메모리셀 트랜지스터에 대한 확산층(108, 108a)이 메모리셀 유닛상에 형성되고, 이들 층은 메모리셀 트랜지스터의 소오스 및 드레인 영역으로 가능할 것이다. 그 다음, 메모리셀 트랜지스터의 제1게이트 절연막(109), 플로팅 게이트 전극(110), 제2게이트 절연막(111) 및 제어 게이트 전극(112)이 형성되어 비휘발성 메모리 소자인 메모리셀 트랜지스터을 완성한다. 이러한 공정 후에, 메모리셀 트랜지스터에 대한 확산층(108)이 제1층 절연막(105)에 형성되는 접촉홀을 통하여 보조 비트선(113)에 연결된다. 이러한 연결로 인하여 메모리셀 트랜지스터에 대한 확산층(108)이 선택 트랜지스터에 대한 확산층(102a)에 전기적으로 접속된다.
전술한 바와 같이, 고전압이 메모리셀 트랜지스터 또는 선택 트랜지스터의 소오스 및 드레인 영역을 가로질러 인가되고, 또한 선택 트랜지스터의 게이트 전극에도 인가된다. 따라서, 선택 트랜지스터에 대한 확산층(102,102a)과 메모리셀 트랜지스터에 대한 확산층(108,108a)은 각 확산층이 불순물 농도 경사도를 가지는 깊이로 형성된다. 또한 선택 트랜지스터에 대한 게이트 절연막(103)은 두껍게 형성된다.
따라서, 형성되는 선택 트랜지스터의 게이트 전극(104)은 선택 워드선 WS1, WS2등의 접속 구성과 매칭하도록 서로 연결되고, 메모리셀 트랜지스터의 제어 게이트 전극(112)은 워드선 W1, W2, …, Wn등의 접속 구성과 매칭하도록 서로 연결된다. 또한, 주 비트선(107) 및 보조 비트선(113)은 주 비트선(M1,M2) 및 보조 비트선 S1,S2와 제각기 일치하도록 배치된다.
전술한 바와 같이, 종래의 메모리셀 유닛에서, 각 선택 트랜지스터는 반도체 기판상에 MIS형 FET로 형성되고, 이러한 선택 트랜지스터의 구조는 워드선 방향에서의 메모리셀의 구성 피치(pitch) 내지 선택 트랜지스터의 구성 피치를 다음과 같이 제한한다.
메모리셀로의 정보의 기록-인(write-in)동작시에 고전압이 메모리셀 트랜지스터에 대한 확산층(108)로 인가될 때, 고전압이 또한 선택 트랜지스터에 대한 확산층(102) 및 선택 트랜지스터에 대한 게이트 전극(104)의 각각에 인가된다. 이러한 경우에, 제2b도에 도시된 바와 같은 이웃하는 선택 트랜지스터들간에 형성되는 기생 MOS 트랜지스터를 완벽하게 차폐시킬 필요가 있다. 즉, 선택 트랜지스터의 확산층(102)과 그의 이웃하는 선택 트랜지스터의 확상층(102b)간의 간격 Lo는 고전압의 인가하여 기생 MOS 트랜지스터가 동작하지 못하도록 하는 큰 값으로 설정되어야 한다.
전술한 바와 같이 선택 트랜지스터를 형성하는 종래의 방법에서, 워드선 방향에서의 메모리셀의 구성 피치는 이웃하는 선택 트랜지스터의 가각의 그들 간의 기생 MOS 트랜지스터를 동작시키지 않고 고전압의 인가하에서 정상적으로 동작하는 허용가능한 간격으로 제한되므로, 비휘발성 메모리 장치의 고집적화를 성취하기가 어렵다.
비휘발성 메모리 장치의 고집적화 기법은 (N.Kodama의) 미합중국 특허 제 5,267,195호에 개시되어 있다. 이 특허는 메모리셀의 플로팅 게이트상의 게이트 전극상에 층절연막을 형성하고, 고집적화를 위하여 충절연막상에 박막 트랜지스터를 형성하는 기법을 개시하고 있다. 그러나, 전술한 바와 같은 비휘발성 반도체 메모리 장치에 따라 제조 공정은 보다 복잡해진다.
본 발명의 목적은 메모리셀의 구조(마이크로 구조)를 미세화하는 공정 또는 메모리셀의 고집적 구조상의 제한을 제거하는 공정일 수 있으며, 따라서, 구조에 상당히 집적화될 수 있고 저전력 소비로 사용가능한 비휘발성 반도체 메모리 장치를 제공하는데 있다.
전술한 목적을 성취하기 위하여, 본 발명의 하나의 양상에 따르는 비휘발성 반도체 메모리 장치는 반도체 장치의 기본면상에 제1 게이트 절연막을 통하여 형성되는 플로팅 게이트 전극과 플로팅 게이트 전극상에 제2 게이트 절연막을 통하여 형성되는 제어 게이트 전극을 가지는 플로팅 게이트형 트랜지스터를 각각 구비하는 메모리셀을 포함하고, 여기서, 사전 결정된 수의 메모리셀은 병렬로 제1 비트선에 연결되고, 제1 비트선은 각 박막 트랜지스터의 소오스 및 드레인 영역 중의 하나에 연결되며, 소오스 및 드레인 영역 중의 다른 하나는 제2 비트선에 연결된다.
또한, 박막 트랜지스터가 반도체 기판의 표면상에 제공되는 소자 분리 절연막상에 형성되고, 박막 트랜지스터의 게이트 절연막은 제2 게이트 절연막에 의해 구성된다.
그리고, 본 발명의 다른 양상에 따르는 전술한 비휘발성반도체 메모리 장치를 제조하는 방법은 소자 분리 절연막이 선택적으로 제공되는 반도체 기판의 기본면상에 제1 게이트 절연막을 형성하는 단계와, 제1 게이트 절연막을 덮도록 실리콘 박막을 형성하는 단계와, 실리콘 박막상에 제2 게이트 절연막을 형성하는 단계와, 제2 게이트 절연막을 덮도록 금속 박막을 형성하는 단계를 포함하고, 여기서, 박막 트랜지스터의 소오스 및 드레인 영역과 채널 영역과 플로팅 게이트 전극은 실리콘 박막에 형성되고, 박막 트랜지스터의 게이트 전극과 제어 게이트 전극은 금속 박막에 형성된다.
본 발명에 따르는 바람직한 실시예는 첨부 도면을 참조하여 기술될 것이다.
제3a도 및 제3b도는 본 발명의 실시예에 따르는 비휘발성 반도체 메모리 장치를 도시하는 절개 측단면 및 평면도이다. 제3a도는 제3b도의 선 A-B를 따라 취한 절개 측단면이다. 제3b도는 간단한 도시를 위하여 전술한 바와 같은 선택 트랜지스터 및 메모리셀 트랜지스터의 확산층과 게이트 전극을 도시한다. 본 실시예의 메모리셀의 구성은 제1도에 도시된 바와 사실상 동일하다.
제3a도에 도시된 바와 같이, 실리콘 기판(1)의 표면상에 소자 분리 절연막(2)이 형성되고, 그 위에 선택 트랜지스터가 형성되며, 실리콘 기판(1)의 기본면상에 메모리셀 트랜지스터가 형성된다. 소자 분리 절연막(2)을 두꺼운 산화실리콘막으로 형성된다. 또한, 소자 분리 절연막(2)상에 실리콘 박막(3)이 형성되고, 이 실리콘 박막(3)상에 선택 트랜지스터의 소오스 및 드레인 영역이 될 선택 트랜지스터에 대한 확산층(4,4a)(이후에, ST 확산층으로 참조)이 형성된다. 게다가, 전술한 바와 같은 실리콘 박막(3)의 표면상에 선택 트랜지스터를 위한 게이트 절연막(5)이 형성되고, 그 다음, ST 게이트 절연막(50상에 선택 트랜지스터를 위한 게이트 전극(5)(이후에, ST 게이트 전극으로 참조)이 형성된다. 전술한 바와 같이, 선택 트랜지스터는 박막 트랜지스터로 형성된다. 전술한 바와 같은 소자 분리 절연막(2)상에 형성되는 ST 확산층(4)은 제1층 절연막(7)과 제2층 절연막(8)에 형성되는 접촉홀을 통하여 주 비트선에 연결된다.
다른 한편으로, 메모리셀 트랜지스터의 확산층(10,10a)(이후에 MCT 확산층으로 참조)이 실리콘 기판(1)의 표면상에 형성되고, 이들은 메모리셀 트랜지스터의 소오스 및 드레인 전극이 될 것이다. 그다음, 각 메모리셀 트랜지스터 제1 게이트 절연막(11), 플로팅 게이트 전극(12), 제2 게이트 절연막(13) 및 제어 게이트 전극(14)이 형성되어, 비휘발성 메모리 소자인 메모리셀 트랜지스터을 완성한다. 그후, MCT 확산층(10)과 ST 확산층(4a)가 제3a도에 도시된 바와 같은 제1층 절연막(7)에 형성되는 공통 접촉홀을 통하여 보조 비트선(15)에 연결된다.
전술한 바와 같이, 소오스 및 드레인 영역과 고전압이 인가되는 게이트 전극을 가지는 선택 트랜지스터가 실리콘 박막 상에 박막 트랜지스터로 구성되고, 메모리셀 트랜지스터는 플로팅 게이트형 트랜지스터로 구성되며 본 발명의 비휘발성 반도체 메모리 장치의 기본 구성을 완성한다.
전술한 바와 같이, 고전압이 인가되는 선택 트랜지스터는 소자 분리 절연막(2)상에 제공되는 박막 트랜지스터에 의해 설립되므로써, 집적도가 상당히 향상될 수 있다.
제3b도에 도시된 바와 같이, 각 선택 트랜지스터의 활성 영역은 실리콘막으로 형성되고, 그의 영역은 패턴화 공정에 의해 모두 선택 트랜지스터에 형성된다. 그러므로, 이웃하는 선택 트랜지스터들은 완벽하게 절연되며 소자 분리 절연막(2)과 제1층 절연막(7)을 통하여 서로 분리된다. 따라서, 이웃하는 선택 트랜지스터들간에 발생되며 종래 기술에서 심각한 문제를 일으키는 기생 MOS 트랜지스터의 동작은 완벽하게 제거될 수 있다. 그러므로, 본 발명에 따라서, 이웃하는 선택 트랜지스터의 확산층(4,4b)간의 간격 L1을 리소그래피(lithography) 기법에 대한 허용가능한 최소값으로 감소시키는 것이 가능하다.
따라서, 워드선 방향에서 메모리셀의 감소가 용이해질 수 있으며, 집적도는 종래 기술에 비하여 약 20%만큼 향상될 것으로 추측된다.
또한, 선택 트랜지스터가 실리콘 박막에 형성될 때, 선택 트랜지스터의 드레인과 소오스 영역간의 갭(gap)은 쉽게 좁게 형성될 수 있다. 이는 제4도를 참조하여 상세히 기술할 것이다.
제4도는 MOS 트랜지스터가 실리콘 박막에 형성될 때(본 발명과 MOS 트랜지스터가 실리콘 기판에 형성될 때(종래 기술), 트랜지스터의 드레인과 소오스 영역간의 항복 전압을 비교한 것이다. 이러한 경우, 산화실리콘막으로 형성되는 게이트 절연막의 두께는 고전압이 인가되므로 28㎚로 설정된다. 또한, 최대 항복 전압은 소오스 및 드레인 영역의 도핑량(doping amount)에 의해 좌우되므로, 제4도의 그래프 또는 항복 전압 특성의 예를 도시한 것이다.
통상적인 경우에, 트랜지스터의 게이트 길이가 1㎛이하일시, 드레인과 소오스 영역간의 항복 전압을 급속하게 감소된다. 따라서 허용가능한 게이트 길이는 약 1.2㎛로 설정되어야 한다. 다른 한편으로, 본 발명에서 드레인 및 소오스 영역간의 항복 전압은 게이트 길이가 약 0.5㎛에 도달할 때까지 감소되지 않는다. 즉, 본 발명의 허용가능한 게이트 길이는 약 0.5㎛로 설정될 수 있다. 본 발명의 게이트 길이는 이 값이 전술한 경우에만 얻어지므로 본 발명의 게이트 길이는 이 값으로 제한되지 않으며, 장치의 설계 방식에 따른다. 아무튼 본 발명의 게이트 길이는 종래 기술에 비하여 작은 값으로 감소될 수 있고, 드레인과 소오스 영역간의 간격은 보다 감소될 수 있다.
여기서, 제1도를 참조하여 본 발명에 따르는 비휘발성 반도체 메모리 장치의 기록, 소거 및 판독 동작을 간단히 기술할 것이다,
메모리셀의 기록(저장)동작은 다음과 같이 수행된다. 선택 트랜지스터 W11, W12, …에 대한 드레인 확산층(4)은 고전위(예를 들면, 20V 인가)로 설정되고, 예를 들면 5V의 전압이 선택 게이트(6)로 인가되어 선택 트랜지스터 W11, W12, …를 온 상태(ON-State)로 설정시킨다. 후속하여, 메모리 트랜지스터 M11, M12, …의 제어 게이트 W11, W12, …는 접지되어, 소오스 확산층(4a)를 플로팅 전위 상태로 유지시키고, 예를 들면, 약 20V의 고전압이 메모리 트랜지스터 M11, M12, …의 드레인 확산층(10)에 인가되므로써, Fowler-Nordheim 터널링 효과에 의해 플로팅 게이트(12)로부터 터널 절연막(11)으로 전자가 방출한다.
다음, 비휘발성 반도체 메모리 장치의 소거 동작은 다음과 같이 수행된다.
선택 트랜지스터 W11, W12, …의 선택 게이트(6)는 고전위로 설정되고, 예를 들면, 20V가 제공되며, 메모리 트랜지스터 M11, M12, …의 소오스 확산층(10a), 선택 트랜지스터 W11, W12, …의 드레인 확산층(4)과 반도체 기판(1)은 접지되어 Flower-Nordheim 터널링 효과에 의해 메모리 트랜지스터 M11, M12, …에 대한 드레인 확산층(10)으로부터 터널 절연막(11)을 통하여 플로팅 게이트(12)로 전자를 도핑시킨다.
또한, 비휘발성 반도체 메모리 장치의 판독 동작은 다음과 같이 수행된다.
예를 들면, 5V의 전압이 메모리 트랜지스터 M11, M12, …의 제어 게이트(14)에 인가되고, 메모리 트랜지스터 M11, M12, …의 소오스 확산층(10a)이 접지되고, 약 1V의 전압이 선택 트랜지스터 W11, W12, …의 드레인 확산층(4)에 인가되어 전류가 흐르는지를 판정하므로써, 메모리 트랜지스터 M11, M12, …의 기록-인 상태를 판정한다.
전술한 실시예에서, 선택 트랜지스터는 실리콘 박막 상에 형성된다. 그러나, 관련 분야의 설명의 항목에서 기술한 바와 같은 섹터 소거 트랜지스터가 실리콘 박막상에 형성될 때, 동일한 효과가 얻어질 수 있다.
다음, 제5a 내지 5d도를 참조하여 본 발명에 따르는 비휘발성 반도체 메모리 장치를 제조하는 방법을 기술할 것이다.
두꺼운 산화실리콘막으로 구성되는 소자 분리 절연막(32)은 제5a도에 도시된 바와 같은 실리콘 기판상에 선택적 열적 산화를 행하므로써 실리콘 기판(31)의 표면상에 형성된다. 소자 분리 절연막(32)의 두께는 약 500㎚로 설정된다. 그후, 실리콘 기판(31)은 열적 산화로 인하여 실리콘 기판(31)의 기본면상에 제1 게이트 절연막(33)을 형성한다. 제1 게이트 절연막(33)은 10㎚ 두께의 실리콘 산화막(33)으로 형성된다. 후속하여, CVD법(화학적 기상 성장법)에 의해 폴리실리콘 박막(34)이 침적된다. 그후, 인 불순물이 메모리셀 영역에서 제1 게이트 절연막(33)상의 폴리실리콘 박막(34)으로 선택적으로 도핑한다. 인 불순물의 농도는 1015내지 1020원자/㎤로 설정된다. 또한 이온 주입 발생에 의해 소자 분리 절연막(32)상에 형성되는 폴리실리콘 박막(34)으로 농는 1015내지 1020원자/㎤의 붕소가 도핑된다.
후속하여, 산화실리콘(35)이 폴리실리콘 박막(34)상에 CVD법에 의해 25㎚의 두께로 형성되고, 희석된 산소 환경하에서 열처를 받는다. 그후, 텅스텐/폴리사이트(tungsten/polycide)박막(36)이 200㎚의 두께로 침적된다.
후속하여, 폴리실리콘 박막(34), 이산화 실리콘 박막(35) 및 텅스텐/폴리사이드 박막(36)이 공정된다. 이 공정 작업은 기지의 레지스트 마스크 기법을 사용하여 드라이 에칭 처리에 의해 수행된다. 이러한 처리로, 메모리셀 트랜지스터의 플로팅 게이트(37), 제12 게이트 절연막(38) 및 제어 게이트 전극(39)이 형성된다.
전술한 바와 같은 처리 후에, 텅스텐/폴리사이트 박막(36)은 드라이 에칭(dry etching) 처리에 의해 처리되어, 제5c도에 도시된 바와 같은 ST 게이트 전극(40)을 형성하고, 그리고, 이온 주입에 의해 비소로 도핑된다. 이온 주입 에너지는 약 50KeV로 설정되고, 혼합물량은 약 5×1013/㎠로 설정된다. 그후, 열적 처리가 수행되어 ST 확산층(41,41a) 및 MT 확산층(42,42a)을 형성한다. 이러한 경우, 이온 주입법으로 1×1015/㎠ 혼합물량으로 인을 부가적으로 도핑하고, 열처리를 하므로써, 고 항복 전압을 가지는 확산층을 제5d도에 도시된 바와 같이 얻을 수 있다.
전술한 설명에서, 메모리셀 트랜지스터의 제2 절연막(38)과 선택 트랜지스터의 게이트 절연막은 이산화 실리콘 박막(35)으로 형성된다. 그러나, 이들 게이트 절연막은 SiON 막 또는 열질화 처리된 SiO2막으로 형성될 수 있다.
전술한 공정 후에, 제1층 절연막(43)은 제5d도에 도시된 바와 같이 형성된다. 제1층 절연막(43)은 CVD법에 의해 형성되는 산화 실리콘막과 코팅으로 형성되는 스핀은 온 글래스(SOG; spin on glass)을 포함하는 합성막으로 형성된다. 후속하여, 제1 접촉홀(44)은 폴리실리콘 박막상에 형성되는 ST 확산층(41a) 및 MCT 확산층(42)를 노출시키므로써 형성된다. 그후, 텅스텐 박막은 CVD법으로 형성되고 드라이 에칭 처리에 의해 보조 비트선(45)을 형성한다. 제2층 절연막(46)은 제1층 절연막(43)의 형성과 동일한 식으로 형성되고, 그 다음 제1 및 제2 층 절연막(43,46)에 제2 접촉홀(47)이 생성되어 주 비트선(48)을 형성한다. 주 비트선(48)은 알루미늄 금속으로 형성된다. 선택 트랜지스터의 채널 영역은 제5d도에 도시된 바와 같은 폴리실리콘으로 구성되는 실리콘 박막(49)에 형성되고, 제2 게이트 절연막(38)과 동일한물질로 구성되는 ST 게이트 절연막(50)은 채널 영역상에 형성된다.
전술한 바와 같이, 본 발명의 비휘발성 반도체 메모리 장치를 제조하는 방법에 있어서, 선택 트랜지스터를 형성하는 실리콘 박막층과 메모리셀 트랜지스터의 플로팅 게이트 전극층은 동일한 폴리실리콘 박막(34)으로 형성된다. 또한, 선택 트랜지스터의 ST 트랜지스터 게이트 절연막(35)과 메모리셀 트랜지스터의 제2 게이트 절연막(38)은 동일한 공정으로 형성된다. 또한 ST 트랜지스터 게이트 전극과 메모리셀 트랜지스터 제어 게이트 전극(39)으로 사용되는 텅스텐/폴리사이트 박막은 동일한 공정으로 형성된다. 전술한 바와 같이, 선택 트랜지스터의 형성과 메모리 트랜지스터의 형성은 사실상 동일한 막 형성 처리와 동일한 공정 작업으로 수행된다. 따라서, 본 발명에 따르는 비휘발성 반도체 메모리 장치를 제조하는 공정 횟수는 증가되지 않는다.
전술한 바와 같은 제조 방법에서, 폴리실리콘 박막은 실리콘 박막으로서 사용되지만, 폴리실리콘 박막 대신에 단결정 실리콘 박막이 실리콘 박막으로 사용될 수 있다.
전술한 바와 같이, 본 발명에 따라서, 플로팅 게이트형 트랜지스터는 비휘발성 메모리 소자인 메모리셀에 대하여 비트선을 선택하는데 사용되고, 고전압이 인가되는 선택 트랜지스터가 실리콘 박막 또는 그와 상동한 것과 같은 반도체 박막상에 형성된다. 따라서, 이들 메모리셀 및 선택 트랜지스터를 포함하는 비휘발성 반도체 메모리 장치의 고밀도화 및 고집적도화가 용이해질 수 있다.
또한, 전술한 바와 같은 선택 트랜지스터 및 메모리셀의 제조 방법에 있어서, 이들 트랜지스터에 대한 막 형성 또는 처리는 동일한 공정으로 수행되므로, 본 발명에 따르는 비휘발성 반도체 메모리 장치는 부가적인 공정없이 제조될 수 있다.
본 발명은 바람직한 실시예를 참조하여 도시하고 기술하였지만, 당업자라면 본 발명의 사상 및 범주를 벗어남이 없이 형태 및 상세한 설명에 다양한 변형이 있을 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 비휘발성 반도체 메모리 장치에 있어서; 반도체 기판의 기본면상에 제1 게이트 절연막을 통하여 형성되는 플로팅 게이트 전극과 상기 플로팅 게이트 전극상에 제2 게이트 절연막을 통하여 형성되는 제어 게이트 전극을 가지는 플로팅 게이트형 트랜지스터를 각각 구비하는 메모리셀을 포함하고, 사전 결정된 수의 메모리셀은 병렬로 제1 비트선에 연결되고, 상기 제1 비트선은 각 박막 트랜지스터의 소오스 및 드레인 영역 중의 하나에 연결되고, 상기 소오스 및 드레인 영역 중의 다른 하나는 제2 비트선에 연결되는 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 박막 트랜지스터는 상기 반도체 기판의 표면에 제공되는 소자 분리 절연막상에 형성되고, 상기 박막 트랜지스터의 게이트 절연막은 상기 제2 게이트 절연막에 의해 구성되는 비휘발성 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 박막 트랜지스터는 상기 소오스 및 드레인 영역 중의 하나와 상기 메모리셀의 확산층은 공통 접촉홀을 통하여 상기 비트선에 연결되는 비휘발성 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제1 게이트 절연막은 소자 분리 절연막이 선택적으로 제공되는 상기 반도체 기판의 기본면상에 형성되고, 상기 제1 게이트 절연막을 덮도록 실리콘 박막이 형성되고, 상기 실리콘 박막 상에 상기 제2 게이트 절연막이 형성되고, 그리고, 상기 제2 게이트 절연막을 덮도록 금속 박막이 형성되는 비휘발성 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 박막 트랜지스터의 상기 소오스 및 드레인 영역과 상기 플로팅 게이트 전극은 상기 실리콘 박막에 형성되고, 상기 박막 트랜지스터의 게이트 전극과 상기 메모리셀의 상기 제어 게이트 전극은 상기 금속 박막에 형성되는 비휘발성 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 소자 분리 절연막상에 실리콘 박막이 형성되고, 상기 실리콘 박막 상에 상기 박막 트랜지스터가 형성되며, 상기 메모리셀의 상기 플로팅 게이트 영역은 상기 박막 트랜지스터의 상기 소오스 및 드레인 영역의 형성과 동시에 형성되는 비휘발성 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 박막 트랜지스터는 상기 메모리셀에 저장된 데이터를 선택적으로 판독하기 위한 선택 트랜지스터인 비휘발성 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 박막 트랜지스터는 상기 메모리셀에 저장된 데이터를 선택적으로 소거하기 위한 섹터 소거 트랜지스터인 비휘발성 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 박막 트랜지스터는 폴리실리콘층으로 형성되는 비휘발성 반도체 메모리 장치.
  10. 제1항에 청구된 바와 같은 비휘발성 반도체 메모리 장치를 제조하는 방법에 있어서; 소자 분리 절연막이 선택적으로 제공되는 반도체 기판의 기본면상에 제1 게이트 절연막을 형성하는 단계와; 상기 제1 게이트 절연막을 덮도록 실리콘 박막을 형성하고 상기 실리콘 박막상에 제2 게이트 절연막을 형성하는 단계와; 상기 제1 게이트 절연막을 덮도록 실리콘 박막을 형성하고, 상기 실리콘 박막 상에 제2 게이트 절연막을 형성하는 단계와; 상기 제2 게이트 절연막을 덮도록 금속 박막을 형성하는 단계를 포함하고, 상기 박막 트랜지스터의 소오스 및 드레인 영역과 채널 영역, 그리고 플로팅 게이트 전극은 상기 실리콘 박막에 형성되고, 상기 박막 트랜지스터의 게이트 전극과 제어 게이트 전극은 금속 박막에 형성되는 비휘발성 반도체 메모리 장치의 제조 방법.
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