JPH05275707A - Manufacture of nonvolatile semiconductor memory device - Google Patents
Manufacture of nonvolatile semiconductor memory deviceInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は浮遊ゲートと制御ゲート
を有する書替え可能なメモリトランジスタを用いた不揮
発性半導体記憶装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device using a rewritable memory transistor having a floating gate and a control gate.
【０００２】[0002]
【従来の技術】浮遊ゲートと制御ゲートを積層した構造
のメモリトランジスタと番地選択用の選択トランジスタ
を直列接続してメモリセルを構成した電気的書き替え可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が知られ
ている。2. Description of the Related Art An electrically rewritable non-volatile semiconductor memory device (EEPROM) is known in which a memory transistor having a structure in which a floating gate and a control gate are stacked and a selection transistor for address selection are connected in series to form a memory cell. Has been.
【０００３】図７（ａ）、（ｂ）および図８（ａ）、
（ｂ）は、それぞれＥＥＰＲＯＭの一例のメモリセル構
造を示す平面図（図７（ａ））とそのＡ−Ａ´断面図
（図７（ｂ））と、Ｂ−Ｂ´断面図（図８（ａ））とＣ
−Ｃ´断面図（図８（ｂ））である。Ｐ型Ｓｉ基板上に
素子分離領域50を形成した後に第１層多結晶シリコン膜
による浮遊ゲート34と層間絶縁膜35と第２層多結晶シリ
コン膜による制御ゲート36を積層したメモリトランジス
タＭＴと選択トランジスタＳＴとが直列接続された形で
メモリセルが構成されている。選択トランジスタＳＴの
ゲート構成は、メモリトランジスタＭＴと基本的に同様
の第１層多結晶シリコン膜によるゲート電極34と層間絶
縁膜35と第２層多結晶シリコン膜によるゲート電極36の
積層構造となっている。これは、第１層多結晶シリコン
膜を堆積した後、層間絶縁膜35を形成してこの上に第２
層多結晶シリコン膜を堆積し、その後これらの積層膜を
順次選択エッチングして、メモリトランジスタＭＴ及び
選択トランジスタＳＴのゲート部を形成するからであ
る。但し、ゲート絶縁膜は、図７（ｂ）に明らかなよう
に、メモリトランジスタＭＴ領域には第１のゲート絶縁
膜33が形成され、選択トランジスタＳＴ領域には第２ゲ
ート絶縁膜32が形成されている。ただし、第１のゲート
絶縁膜33は、基板全面に第２のゲート絶縁膜32を形成し
た後に、レジストパターンをマスクにメモリセル部のみ
の第２のゲート絶縁膜32を選択的にエッチング除去した
後に、そのエッチング部を再び酸化することによって形
成する。各部のゲート電極形成後、これをマスクとして
イオン注入を行なってソース、ドレインとなるｎ+ 型層
37が形成され、その後全面をＣＶＤ絶縁膜38で覆ってＡ
ｌ膜によるビット線40が配設されている。図８（ｂ）に
はビット線と直交する方向に隣接する２メモリセルを示
したが、各メモリトランジスタＭＴの浮遊ゲート34はそ
れぞれ独立であり、制御ゲート36はこの方向には共通に
配設されている。また、図８（ａ）に示すように、選択
トランジスタＳＴのゲート電極34、36も同様にこの方向
には共通に配設されている。そして選択トランジスタＳ
Ｔの積層されたゲート電極34、36はセル領域の外でコン
タクト孔41と短絡導体膜42により両者を短絡させてい
る。FIGS. 7 (a), 7 (b) and 8 (a),
7B is a plan view (FIG. 7A) showing an example of a memory cell structure of the EEPROM, a sectional view taken along the line AA ′ (FIG. 7B), and a sectional view taken along the line BB ′ of FIG. (A)) and C
9 is a cross-sectional view taken along the line C-C '(FIG. 8B). After forming the element isolation region 50 on the P-type Si substrate, the floating gate 34 made of the first-layer polycrystalline silicon film, the interlayer insulating film 35, and the control gate 36 made of the second-layer polycrystalline silicon film are stacked to select the memory transistor MT. A memory cell is formed by connecting the transistor ST in series. The gate structure of the select transistor ST is basically the same as that of the memory transistor MT and has a laminated structure of a gate electrode 34 made of a first-layer polycrystalline silicon film, an interlayer insulating film 35, and a gate electrode 36 made of a second-layer polycrystalline silicon film. ing. This is because after depositing the first-layer polycrystalline silicon film, the inter-layer insulating film 35 is formed and the second insulating film 35 is formed thereon.
This is because the layer polycrystalline silicon film is deposited and then these laminated films are sequentially selectively etched to form the gate portions of the memory transistor MT and the selection transistor ST. However, as is apparent from FIG. 7B, the gate insulating film has a first gate insulating film 33 formed in the memory transistor MT region and a second gate insulating film 32 formed in the select transistor ST region. ing. However, as for the first gate insulating film 33, after the second gate insulating film 32 is formed on the entire surface of the substrate, the second gate insulating film 32 only in the memory cell portion is selectively removed by etching using the resist pattern as a mask. After that, the etched portion is formed by oxidizing it again. After forming the gate electrode of each part, ion implantation is performed using this as a mask to form a source and a drain, n + Mold layer
37 is formed, and then the entire surface is covered with a CVD insulating film 38
A bit line 40 made of an l-film is provided. FIG. 8B shows two memory cells adjacent to each other in the direction orthogonal to the bit line, but the floating gates 34 of the respective memory transistors MT are independent of each other, and the control gate 36 is commonly arranged in this direction. Has been done. Further, as shown in FIG. 8A, the gate electrodes 34 and 36 of the selection transistors ST are also commonly arranged in this direction. And the selection transistor S
The stacked gate electrodes 34 and 36 of T are short-circuited by the contact hole 41 and the short-circuit conductor film 42 outside the cell region.
【０００４】このＥＥＰＲＯＭセルの動作は、次の通り
である。書込み時は、選択トランジスタＳＴのゲートに
正の高電圧、ドレインに接地電位を与え、メモリトラン
ジスタＭＴの制御ゲートに正の高電圧を与える。ソース
は５Ｖ程度またはオープンとする。このとき、メモリト
ランジスタＭＴでは第１ゲート絶縁膜33に高電界がかか
り、電子が基板側から浮遊ゲート34にトンネル電流によ
り注入される。この結果、メモリトランジスタＭＴはし
きい値が正方向に移動する。消去時は、選択トランジス
タＳＴのゲートおよびドレインに正の高電圧を与え、メ
モリトランジスタＭＴの制御ゲート36を接地電位とし、
ソースは５Ｖ程度またはオープンとする。このとき、選
択トランジスタＳＴを介して正の高電圧がメモリトラン
ジスタＭＴのドレインに伝わり、書込み時とは逆の高電
界が第１ゲート絶縁膜33にかかる。これにより、浮遊ゲ
ート34の電子が放出され、しきい値が負方向に移動す
る。読出しは、選択トランジスタＳＴをＯＮとし、メモ
リトランジスタＭＴの制御ゲート０Ｖのまま、そのコン
ダクタンスを読むことにより行われる。The operation of this EEPROM cell is as follows. At the time of writing, a positive high voltage is applied to the gate of the select transistor ST, a ground potential is applied to the drain, and a positive high voltage is applied to the control gate of the memory transistor MT. The source is about 5V or open. At this time, in the memory transistor MT, a high electric field is applied to the first gate insulating film 33, and electrons are injected from the substrate side into the floating gate 34 by a tunnel current. As a result, the threshold value of the memory transistor MT moves in the positive direction. At the time of erasing, a positive high voltage is applied to the gate and drain of the selection transistor ST, the control gate 36 of the memory transistor MT is set to the ground potential,
The source is about 5V or open. At this time, a positive high voltage is transmitted to the drain of the memory transistor MT via the selection transistor ST, and a high electric field opposite to that at the time of writing is applied to the first gate insulating film 33. As a result, electrons in the floating gate 34 are emitted and the threshold value moves in the negative direction. Reading is performed by turning on the select transistor ST and reading the conductance of the control gate 0V of the memory transistor MT as it is.
【０００５】この様なＥＥＰＲＯＭにおいて、選択トラ
ンジスタＳＴのゲート電極としてメモリトランジスタ用
の二層の多結晶シリコン膜の積層構造を用いている。し
かし、選択トランジスタＳＴを通常のトランジスタとし
て動作させるために、前記第１層多結晶シリコン膜の電
位を第２層多結晶シリコン膜の電位と同じに固定するた
めに、第１層多結晶シリコン膜と第２層多結晶シリコン
膜を電気的に接続している。In such an EEPROM, a laminated structure of two layers of polycrystalline silicon films for memory transistors is used as the gate electrode of the selection transistor ST. However, in order to operate the select transistor ST as a normal transistor, the first layer polycrystalline silicon film is fixed in order to fix the potential of the first layer polycrystalline silicon film to the same as the potential of the second layer polycrystalline silicon film. And the second-layer polycrystalline silicon film are electrically connected to each other.
【０００６】ところでビット線40は、前述のようにＡｌ
膜で形成される。また、選択トランジスタの第１層ゲー
ト電極34と第２層ゲート電極36を短絡するのに短絡導体
膜42を用いているが、これにビット線40と同じＡｌ膜を
用いるとすると、隣接するビット線40の間隔として、短
絡導体42を形成するに必要な領域幅とＡｌパターンを切
離すに必要な最小加工寸法幅が必要である。これは、メ
モリセルの高集積化を妨げる大きい要因になっている。
更に、選択トランジスタのゲート電極を第１層多結晶シ
リコン膜を第２層多結晶シリコン膜の積層構造にする
と、ビット線用のコンタクト部の段差も大きくなってお
り、微細なコンタクトの形成を困難にしている。By the way, the bit line 40 is made of Al as described above.
Formed of a film. Further, although the short-circuit conductor film 42 is used to short-circuit the first layer gate electrode 34 and the second layer gate electrode 36 of the select transistor, if the same Al film as the bit line 40 is used for this, the adjacent bit line 40 As the space between the lines 40, the area width required to form the short-circuit conductor 42 and the minimum processing dimension width required to separate the Al pattern are required. This is a major factor that hinders high integration of memory cells.
Further, when the gate electrode of the select transistor has a laminated structure of the first-layer polycrystalline silicon film and the second-layer polycrystalline silicon film, the step difference of the contact portion for the bit line becomes large, which makes it difficult to form a fine contact. I have to.
【０００７】[0007]
【発明が解決しようとする課題】以上のように従来のＥ
ＥＰＲＯＭセルでは、選択トランジスタのゲート電極を
構成する第１層多結晶シリコン膜と第２層多結晶シリコ
ン膜を短絡することにより生じる実質的なセルサイズの
増大が問題であった。本発明は、この様な問題を解決し
たＥＥＰＲＯＭの製造方法を提供することを目的とす
る。As described above, the conventional E
In the EPROM cell, there has been a problem that a substantial increase in cell size is caused by short-circuiting the first-layer polycrystalline silicon film and the second-layer polycrystalline silicon film forming the gate electrode of the select transistor. It is an object of the present invention to provide an EEPROM manufacturing method that solves such problems.
【０００８】[0008]
【課題を解決するための手段】本発明にかかるＥＥＰＲ
ＯＭは選択トランジスタのゲート電極を、メモリトラン
ジスタの制御ゲートと同時に形成される第２層導体膜に
より構成したことを特徴とする。The EEPR according to the present invention
The OM is characterized in that the gate electrode of the selection transistor is formed of a second-layer conductor film formed at the same time as the control gate of the memory transistor.
【０００９】本発明はまたこの様なＥＥＰＲＯＭを製造
するに際し、半導体基板上に必要な第１のゲート絶縁膜
を介して第１層導体膜を形成し、この上に層間絶縁膜を
形成してその選択トランジスタのゲート領域の層間絶縁
膜及び第１層導体膜を選択的に取り除き、上記エッチン
グ領域に第２のゲート絶縁膜を形成し、その後に、第２
層導体膜を形成し、その後、これら第２層導体膜を選択
エッチングした後に第２のゲート絶縁膜を形成する時
に、第１層導体膜の側壁にできた絶縁膜を剥離する工程
を行ない、次に、層間絶縁膜及び第１層導体膜を順次選
択エッチングして、メモリトランジスタの浮遊ゲートと
制御ゲート及び選択トランジスタのゲート電極を分離形
成することを特徴とする。According to the present invention, when manufacturing such an EEPROM, a first layer conductor film is formed on a semiconductor substrate via a necessary first gate insulating film, and an interlayer insulating film is formed on the first layer conductive film. The interlayer insulating film and the first-layer conductor film in the gate region of the select transistor are selectively removed, a second gate insulating film is formed in the etching region, and then a second gate insulating film is formed.
Forming a layer conductor film, and then, when selectively etching these second layer conductor films and then forming a second gate insulating film, a step of peeling the insulating film formed on the side wall of the first layer conductor film is performed, Next, the interlayer insulating film and the first-layer conductor film are sequentially selectively etched to form the floating gate of the memory transistor, the control gate, and the gate electrode of the selection transistor separately.
【００１０】[0010]
【作用】本発明によれば、選択トランジスタのゲート電
極を第２層導体膜で構成することによって、従来のよう
にＡｌ膜を利用して第１層導体膜と第２層導体膜を短絡
する構造、方法に比べて、セル間隔が小さくなる。ま
た、ビット線コンタクト部の段差が減るため、コンタク
ト部の微細化がはかれる。以上よりＥＥＰＲＯＭの高集
積化を図ることができる。According to the present invention, the gate electrode of the selection transistor is formed of the second-layer conductor film, so that the first-layer conductor film and the second-layer conductor film are short-circuited by using the Al film as in the conventional case. The cell spacing is smaller than that of the structure and method. Further, since the step difference of the bit line contact portion is reduced, the contact portion can be miniaturized. As described above, high integration of the EEPROM can be achieved.
【００１１】[0011]
【実施例】以下、本発明の実施例を説明する。EXAMPLES Examples of the present invention will be described below.
【００１２】図１（ａ）（ｂ）は、一実施例のメモリセ
ル構造を示す平面図とそのＡ−Ａ´断面図である。これ
を図２（ａ）〜（ｅ）に示す製造工程断面図（図１
（ｂ）に対応する）を参照して、製造工程に従って説明
する。Ｐ型Ｓｉ基板31を用い、素子分離領域を形成した
後に（図には明記していない）、まず、熱酸化により全
面に薄い第１ゲート絶縁膜33を形成し、その後全面にリ
ンドープの第１層多結晶シリコン膜34を堆積する。第１
層多結晶シリコン膜34はこの後、浮遊ゲートを分離する
ため、ビット線と平行な方向にメモリ素子間素子分離領
域のパターニングを行なう。この素子分離の構造は、従
来技術の説明で、図８の素子分離領域50として示してあ
る。その後、第１層多結晶シリコン膜34の表面には、例
えば熱酸化により層間絶縁膜35を形成し、この上に再度
光露光技術により、選択トランジスタのゲート領域及び
ビット線コンタクト領域に開口を持つレジストパターン
60を形成する（図２（ｂ））。（ただし、この開口部も
選択トランジスタゲート領域を形成する場合は、図４
（ａ）に示すようになる。この場合、メモリセル部のト
ランジスタは、後に述べる工程と同様な工程により、図
４（ｂ）に示すように形成される。）このレジストパタ
ーン60を用いて層間絶縁膜35及び第１層多結晶シリコン
膜34を選択エッチングし、選択トランジスタのゲート領
域に開口52を開ける。その後に、熱酸化により第２ゲー
ト絶縁膜32を形成する。リンドープの第２層多結晶シリ
コン膜36を堆積する。その後、この第２層多結晶シリコ
ン膜36上にメモリトランジスタのゲート部と選択トラン
ジスタゲートを形成するためのレジストパターン60を再
度光露光技術によって形成する（図２（ｄ））。（ただ
し、このレジストパターン60は、図３（ｃ）に示すよう
に、第２層多結晶シリコン膜36の段差部の上に形成され
てもよい。この場合は、図３（ｆ）に示すような形状に
トランジスタが形成される。）そして、このレジストパ
ターン60をマスクとして反応性イオンエッチングによ
り、第２層多結晶シリコン膜36をエッチングした後に、
第２のゲート絶縁膜を形成する時についた第１層多結晶
シリコンの側壁の酸化膜をＮＨ4 Ｆ液によってエッチン
グし、次に層間絶縁膜35及び第１層結晶シリコン34を順
次選択エッチングし、メモリトランジスタの浮遊ゲート
34と制御ゲート36と選択トランジスタの積層ゲート電極
36をパターン形成する（図３（ａ））。これらのゲート
電極をマスクとしてイオン注入を行なって各トランジス
タのソース・ドレインとなるｎ+ 型層37を形成する（図
３（ｂ））。最後に公知のＭＯＳデバイスのプロセスに
より全面をＣＶＤ絶縁膜38で覆い、コンタクト孔を開け
てＡｌ膜によるビット線40を配設し、図１（ｂ）が形成
される。1A and 1B are a plan view showing a memory cell structure of one embodiment and a sectional view taken along the line AA '. This is a cross-sectional view of the manufacturing process shown in FIGS.
The manufacturing process will be described with reference to (corresponding to (b)). After forming an element isolation region (not shown in the figure) using a P-type Si substrate 31, first, a thin first gate insulating film 33 is formed on the entire surface by thermal oxidation, and then a phosphorus-doped first film is formed on the entire surface. A layer polycrystalline silicon film 34 is deposited. First
Thereafter, the layer polycrystalline silicon film 34 is patterned in the direction parallel to the bit lines in the inter-memory element isolation region in order to isolate the floating gate. This element isolation structure is shown as the element isolation region 50 in FIG. 8 in the description of the prior art. After that, an interlayer insulating film 35 is formed on the surface of the first-layer polycrystalline silicon film 34 by, for example, thermal oxidation, and an opening is formed in the gate region of the select transistor and the bit line contact region by the photoexposure technique again. Resist pattern
60 is formed (FIG. 2B). (However, if this opening also forms the select transistor gate region, as shown in FIG.
As shown in (a). In this case, the transistor in the memory cell portion is formed as shown in FIG. 4B by the process similar to the process described later. The resist pattern 60 is used to selectively etch the inter-layer insulating film 35 and the first-layer polycrystalline silicon film 34 to form an opening 52 in the gate region of the select transistor. After that, the second gate insulating film 32 is formed by thermal oxidation. A phosphorus-doped second layer polycrystalline silicon film 36 is deposited. After that, a resist pattern 60 for forming the gate portion of the memory transistor and the select transistor gate is formed again on the second-layer polycrystalline silicon film 36 by the light exposure technique (FIG. 2D). (However, the resist pattern 60 may be formed on the step portion of the second-layer polycrystalline silicon film 36 as shown in FIG. 3C. In this case, as shown in FIG. Then, after the second layer polycrystalline silicon film 36 is etched by reactive ion etching using the resist pattern 60 as a mask,
The oxide film on the side wall of the first-layer polycrystalline silicon, which was formed when the second gate insulating film was formed, was etched with NH 4 F solution, and then the inter-layer insulating film 35 and the first-layer crystalline silicon 34 were selectively etched. , Memory transistor floating gate
34, control gate 36, and stacked gate electrode of select transistor
36 is patterned (FIG. 3A). Ion implantation is performed using these gate electrodes as masks to form the n + source and drain of each transistor. The mold layer 37 is formed (FIG. 3B). Finally, the entire surface is covered with a CVD insulating film 38 by a known MOS device process, a contact hole is opened, and a bit line 40 made of an Al film is provided to form FIG. 1B.
【００１３】図１から明らかなように、この実施例で
は、選択トランジスタＳＴのゲート電極36は、メモリト
ランジスタの制御ゲートと同じ第２層多結晶シリコン膜
で形成している。従って、セル領域の外側で積層ゲート
電極をＡｌ膜により短絡する。図７の従来例と比較し
て、ビット線間に無駄な占有面積が必要なくなり、メモ
リセルの高集積化が図られる。従来の構造工程に比べ、
選択トランジスタのゲート電極部において第１層多結晶
シリコン膜と第２層多結晶シリコン膜をＡｌ膜によって
短絡するための開口部41（図５（ａ））を形成するため
のレジストパターンの形成を不用とし、また、メモリセ
ル部の第１のゲート酸化膜の形成に必要なレジストパタ
ーンの形成が不用となる。As is apparent from FIG. 1, in this embodiment, the gate electrode 36 of the selection transistor ST is formed of the same second-layer polycrystalline silicon film as the control gate of the memory transistor. Therefore, the laminated gate electrode is short-circuited by the Al film outside the cell region. As compared with the conventional example of FIG. 7, an unnecessary occupied area is not required between the bit lines, and high integration of the memory cell can be achieved. Compared with the conventional structure process,
Formation of a resist pattern for forming an opening 41 (FIG. 5A) for short-circuiting the first-layer polycrystalline silicon film and the second-layer polycrystalline silicon film by the Al film in the gate electrode portion of the select transistor. It becomes unnecessary, and the formation of the resist pattern necessary for forming the first gate oxide film of the memory cell portion becomes unnecessary.
【００１４】本発明は上記実施例に限られない。例えば
上記実施例では、メモリトランジスタのゲート絶縁膜全
体をトンネル電流が流れ得る薄い第２ゲート絶縁膜とし
たが、メモリトランジスタＭＴのゲート絶縁膜のうちド
レインに重なる一部領域のみ薄い第１ゲート絶縁膜33と
し、他は選択トランジスタのＳＴのそれと同じとした場
合にも本発明は有効である（図６）。The present invention is not limited to the above embodiment. For example, in the above embodiment, the entire gate insulating film of the memory transistor is the thin second gate insulating film through which the tunnel current can flow, but the first gate insulating film is thin only in a part of the gate insulating film of the memory transistor MT overlapping the drain. The present invention is also effective when the film 33 is used and the others are the same as those of the ST of the selection transistor (FIG. 6).
【００１５】また上記実施例では、メモリトランジスタ
ＭＴが一個の場合を示したが、本発明は複数のメモリト
ランジスタを直列接続した形のＮＡＮＤセル構造にも適
用できる。図５はそのようなＮＡＮＤセルをもつＥＥＰ
ＲＯＭに本発明を適用した場合のひとつのセル部の平面
図である。この実施例では、４個のメモリトランジスタ
ＭＴ1 〜ＭＴ9 を２個の選択トランジスタＳＴ1 、ＳＴ
2 によりＮＡＮＤセルが構成されている。各メモリトラ
ンジスタは第１層多結晶シリコン膜による浮遊ゲート34
と、第２層多結晶シリコン膜による制御ゲート36を有
し、選択トランジスタＳＴ1 、ＳＴ2 は、それぞれ第２
層多結晶シリコン膜のゲート電極36をもつ。この実施例
によっても先の実施例と同様の効果が得られる。In the above embodiment, the case where the number of memory transistors MT is one is shown, but the present invention can be applied to a NAND cell structure in which a plurality of memory transistors are connected in series. FIG. 5 shows an EEP having such a NAND cell.
It is a top view of one cell part when the present invention is applied to ROM. In this embodiment, four memory transistors MT 1 to MT 9 the two select transistors ST 1, ST
A NAND cell is composed of 2 . Each memory transistor has a floating gate 34 made of a first-layer polycrystalline silicon film.
And a control gate 36 made of a second-layer polycrystalline silicon film, and the select transistors ST 1 and ST 2 are respectively provided with a second gate.
It has a gate electrode 36 of a layer polycrystalline silicon film. Also in this embodiment, the same effect as the previous embodiment can be obtained.
【００１６】更に、層間絶縁膜について実施例では熱酸
化膜−層の場合を説明したが、これを例えば、シリコン
酸化膜−シリコン窒化膜の積層構造とした場合、またシ
リコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層
構造とした場合も本発明は有効である。タンタル酸化物
膜等を層間絶縁膜として用いることもできる。その他本
発明は、その趣旨を逸脱しない範囲で種々変形して実施
することができる。Further, the interlayer insulating film has been described in the embodiment as the case of the thermal oxide film-layer, but when this is made to have a laminated structure of, for example, a silicon oxide film-silicon nitride film, or a silicon oxide film-silicon nitride film. The present invention is also effective when a three-layer structure of a silicon oxide film is used. A tantalum oxide film or the like can also be used as the interlayer insulating film. Others The present invention can be variously modified and implemented without departing from the spirit thereof.
【００１７】[0017]
【発明の効果】以上述べたように本発明によれば、選択
トランジスタのゲート電極に第２層多結晶シリコン膜を
用いることによって、無駄なスペースをなくし、段差を
なくすことによって、コンタクト部の微細化を可能にす
る高集積化を図ったＥＥＰＲＯＭを実現することができ
る。As described above, according to the present invention, the use of the second-layer polycrystalline silicon film for the gate electrode of the select transistor eliminates a wasteful space and eliminates a step, so that a fine contact portion can be formed. It is possible to realize an EEPROM having a high degree of integration, which enables the integration.
【図１】 本発明の一実施例のメモリセル構造を示す説
明図。FIG. 1 is an explanatory diagram showing a memory cell structure of an embodiment of the present invention.
【図２】 製造工程を示す断面図。FIG. 2 is a sectional view showing a manufacturing process.
【図３】 製造工程を示す断面図。FIG. 3 is a cross-sectional view showing a manufacturing process.
【図４】 製造工程を示す断面図。FIG. 4 is a cross-sectional view showing a manufacturing process.
【図５】 ＮＡＮＤ型セルに適応した本発明の他の実施
例を示す断面図。FIG. 5 is a cross-sectional view showing another embodiment of the present invention adapted to a NAND type cell.
【図６】 本発明の他の実施例を示す断面図。FIG. 6 is a sectional view showing another embodiment of the present invention.
【図７】 従来のメモリセル構造を示す説明図。FIG. 7 is an explanatory diagram showing a conventional memory cell structure.
【図８】 従来のメモリセル構造を示す断面図。FIG. 8 is a sectional view showing a conventional memory cell structure.
31…Ｐ型Ｓｉ基板 32…第２ゲート酸化膜 33…第１ゲート酸化膜 34…第１層多結晶シリコン膜 35…層間絶縁膜 36…第２層多結晶シリコン膜 37…ｎ+ 拡散層 38…ＣＶＤ絶縁膜 40…Ａｌ膜ビット線 50…素子分離領域 51…フィールドインプラ 60…レジスト 52…開口部 ＭＴ…メモリトランジスタ ＳＴ…選択トランジスタ31 ... P-type Si substrate 32 ... Second gate oxide film 33 ... First gate oxide film 34 ... First layer polycrystalline silicon film 35 ... Interlayer insulating film 36 ... Second layer polycrystalline silicon film 37 ... n + Diffusion layer 38 ... CVD insulating film 40 ... Al film Bit line 50 ... Element isolation region 51 ... Field implant 60 ... Resist 52 ... Opening MT ... Memory transistor ST ... Select transistor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Seiichi Aridome No. 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Stock company Toshiba Research Institute
Claims (1)
トが層間絶縁膜を介して積層された少なくとも一つのメ
モリトランジスタおよびこれと直列接続された選択トラ
ンジスタからなるメモリセルが配列形成された不揮発性
半導体記憶装置を製造する方法であって、半導体基板上
にメモリトランジスタ領域及び選択トランジスタ領域
に、メモリトランジスタ領域に必要な膜厚の第１のゲー
ト絶縁膜を形成した後、第１層導体膜を形成する工程
と、前記第１層導体膜上に層間絶縁膜を形成し、この層
間絶縁膜及び前記第１層導体膜のうち前記トランジスタ
のゲート領域を、もしくは前記選択トランジスタのゲー
ト領域及びビット線コンタクト領域を選択的にエッチン
グ除去する工程と、前記ゲート部に選択トランジスタ領
域に必要な膜厚の第２のゲート絶縁膜を形成する工程
と、第２層導体膜を形成する工程と、前記第２層導体膜
を選択エッチングした後に前記第２のゲート絶縁膜を形
成する時に前記第１層導体膜の側壁にできた絶縁膜を剥
離する工程と、その次に層間絶縁膜及び第１導体膜を順
次選択エッチングして、メモリトランジスタの浮遊ゲー
トと制御ゲート及び選択トランジスタのゲート電極を形
成する工程とを有することを特徴とする不揮発性半導体
記憶装置の製造方法。1. A non-volatile memory cell in which at least one memory transistor in which a floating gate and a control gate are stacked via an interlayer insulating film and a memory cell including a selection transistor serially connected to the floating gate are arranged on a semiconductor substrate. A method of manufacturing a semiconductor memory device, comprising: forming a first gate insulating film having a film thickness necessary for a memory transistor region on a semiconductor substrate in a memory transistor region and a select transistor region; Forming step, and forming an interlayer insulating film on the first-layer conductor film, and forming the interlayer insulating film and the first-layer conductor film in the gate region of the transistor, or in the gate region of the select transistor and the bit line. A step of selectively removing the contact region by etching; A step of forming a gate insulating film, a step of forming a second layer conductive film, and a sidewall of the first layer conductive film when forming the second gate insulating film after selectively etching the second layer conductive film And a step of forming a floating gate of the memory transistor, a control gate, and a gate electrode of the selection transistor by sequentially selectively etching the interlayer insulating film and the first conductor film. A method of manufacturing a nonvolatile semiconductor memory device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7202792A JPH05275707A (en) | 1992-03-30 | 1992-03-30 | Manufacture of nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7202792A JPH05275707A (en) | 1992-03-30 | 1992-03-30 | Manufacture of nonvolatile semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275707A true JPH05275707A (en) | 1993-10-22 |
Family
ID=13477521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7202792A Pending JPH05275707A (en) | 1992-03-30 | 1992-03-30 | Manufacture of nonvolatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275707A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003504872A (en) * | 1999-07-09 | 2003-02-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | New method of forming select gates to improve reliability and performance for NAND flash memory devices |
| JP2005012191A (en) * | 2003-05-20 | 2005-01-13 | Samsung Electronics Co Ltd | Eeprom cell structure and manufacturing method thereof |
-
1992
- 1992-03-30 JP JP7202792A patent/JPH05275707A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003504872A (en) * | 1999-07-09 | 2003-02-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | New method of forming select gates to improve reliability and performance for NAND flash memory devices |
| JP2005012191A (en) * | 2003-05-20 | 2005-01-13 | Samsung Electronics Co Ltd | Eeprom cell structure and manufacturing method thereof |
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