JPH05274189A - 計算機支援機器の監視保護回路装置 - Google Patents
計算機支援機器の監視保護回路装置Info
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- JPH05274189A JPH05274189A JP4336962A JP33696292A JPH05274189A JP H05274189 A JPH05274189 A JP H05274189A JP 4336962 A JP4336962 A JP 4336962A JP 33696292 A JP33696292 A JP 33696292A JP H05274189 A JPH05274189 A JP H05274189A
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- reset
- signal
- circuit
- register
- circuit device
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0428—Safety, monitoring
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Debugging And Monitoring (AREA)
- Safety Devices In Control Systems (AREA)
- Combined Controls Of Internal Combustion Engines (AREA)
Abstract
(57)【要約】
【目的】 計算機支援の機器の作動の際最大可能の安全
性を確保する回路装置を実現することが本発明の目的で
ある。 【構成】 誤り、障害の場合、マイクロコンピュータは
制御機器、例えば自動車にて所定のプログラム個所にリ
セットされる。固定値レジスタ25中に所定のビットパ
ターン(例えば55H)が書込まれている。制御レジス
タ26中にて個々のプログラムルーチンの経過後そのつ
ど1つの所定ビットがセットされる。比較器27は固定
値レジスタ内容と制御レジスタの内容とを比較し一致の
際リロード信号WDReloadを生じさせ、このリロ
ード信号によりプリセレクトカウンタ20が新たにロー
ドされる。
性を確保する回路装置を実現することが本発明の目的で
ある。 【構成】 誤り、障害の場合、マイクロコンピュータは
制御機器、例えば自動車にて所定のプログラム個所にリ
セットされる。固定値レジスタ25中に所定のビットパ
ターン(例えば55H)が書込まれている。制御レジス
タ26中にて個々のプログラムルーチンの経過後そのつ
ど1つの所定ビットがセットされる。比較器27は固定
値レジスタ内容と制御レジスタの内容とを比較し一致の
際リロード信号WDReloadを生じさせ、このリロ
ード信号によりプリセレクトカウンタ20が新たにロー
ドされる。
Description
【0001】
【産業上の利用分野】本発明は請求項1の上記概念によ
る回路装置に関する。
る回路装置に関する。
【0002】そのような回路装置は例えば自動車におけ
る制御機器の監視のため、例えば、変速機−、機関−、
噴射−及び点火制御ユニット(ここには確実な動作が不
可欠である)にとって重要である。
る制御機器の監視のため、例えば、変速機−、機関−、
噴射−及び点火制御ユニット(ここには確実な動作が不
可欠である)にとって重要である。
【0003】
【従来の技術】マイクロコンピュータ用の監視−及びリ
セット回路は多くの構成手法が公知である(Elect
ronic Design 2(18.01.197
7)第90頁及び第92頁;DE 34 21 584
A1)。マイクロコンピュータ又はマイクコントロー
ラは付加的構成部分 ―部分的にはウオッチドッグと称せられる―により精確
なプログラムシーケンスについて監視される。マイクロ
コンピュータは所定の信号パルスをウオッチドッグに供
給しなければならない。当該パルスの欠除があったり又
は所定の経過とのずれが起ったりすると、ウオッチドッ
グは電気的リセット−又はリセット信号をマイクロコン
ピュータに送出し、当該信号を受けとった上記マイクロ
コンピューによって当該のプログラムメモリにて所定の
アドレスへのジャンプ及びあらためてルーチンの実行処
理の開始が行なわれるようになる。それにより、制御機
器プログラムの処理の際誤りがあったとき制御機器は制
御されてない信号を出力することが阻止される。その際
信号パルス発生のためのルーチンは次のように構成され
ている、即ち、所望のプログラム進行経過の際のみ当該
パルスがウオッチドッグ回路供給されるように構成され
ている。上記監視手法は付加的外部構成部分が必要であ
るという欠点がある。更に、当該ルーチンによって誤り
のあるプログラム進行経過の際にもさらに信号パルスが
生ぜしめるのが完全には避け得ない。
セット回路は多くの構成手法が公知である(Elect
ronic Design 2(18.01.197
7)第90頁及び第92頁;DE 34 21 584
A1)。マイクロコンピュータ又はマイクコントロー
ラは付加的構成部分 ―部分的にはウオッチドッグと称せられる―により精確
なプログラムシーケンスについて監視される。マイクロ
コンピュータは所定の信号パルスをウオッチドッグに供
給しなければならない。当該パルスの欠除があったり又
は所定の経過とのずれが起ったりすると、ウオッチドッ
グは電気的リセット−又はリセット信号をマイクロコン
ピュータに送出し、当該信号を受けとった上記マイクロ
コンピューによって当該のプログラムメモリにて所定の
アドレスへのジャンプ及びあらためてルーチンの実行処
理の開始が行なわれるようになる。それにより、制御機
器プログラムの処理の際誤りがあったとき制御機器は制
御されてない信号を出力することが阻止される。その際
信号パルス発生のためのルーチンは次のように構成され
ている、即ち、所望のプログラム進行経過の際のみ当該
パルスがウオッチドッグ回路供給されるように構成され
ている。上記監視手法は付加的外部構成部分が必要であ
るという欠点がある。更に、当該ルーチンによって誤り
のあるプログラム進行経過の際にもさらに信号パルスが
生ぜしめるのが完全には避け得ない。
【0004】監視回路はマイクロコンピュータと同じチ
ップ上に所謂“オン−チップ−”ウオッチドッグ上に配
置され得、その際制御機器プログラムによりはじめて投
入されなければならない。よって、制御機器プログラム
が全く進行しないときの誤りは除去され得ない。このこ
とは就中次のような場合不利である、即ち、監視回路が
計算機リセットをトリガすべき場合ばかりでなく、被制
御機器、例えば、変速機制御ユニットにおけるアクチュ
エータ又は調整操作部材(上記被制御機器は安全ないし
動作確実性上の理由から受動的状態をとる)をも制御す
べき場合には就中不利である。
ップ上に所謂“オン−チップ−”ウオッチドッグ上に配
置され得、その際制御機器プログラムによりはじめて投
入されなければならない。よって、制御機器プログラム
が全く進行しないときの誤りは除去され得ない。このこ
とは就中次のような場合不利である、即ち、監視回路が
計算機リセットをトリガすべき場合ばかりでなく、被制
御機器、例えば、変速機制御ユニットにおけるアクチュ
エータ又は調整操作部材(上記被制御機器は安全ないし
動作確実性上の理由から受動的状態をとる)をも制御す
べき場合には就中不利である。
【0005】
【発明の目的】本発明の基礎をなす課題ないし目的とす
るところは、計算機支援の制御機器の作動の際最大可能
の安全性ないし動作確実性を確保する回路装置を提供す
ることにある。
るところは、計算機支援の制御機器の作動の際最大可能
の安全性ないし動作確実性を確保する回路装置を提供す
ることにある。
【0006】
【発明の構成】上記課題は請求項1の回路装置により解
決される。本発明の有利な発展形態が引用請求項に示さ
れている。
決される。本発明の有利な発展形態が引用請求項に示さ
れている。
【0007】本発明の回路装置の利点とするところはそ
れにより、誤り、障害の場合にプログラム診断も実施さ
れ得ることにある。
れにより、誤り、障害の場合にプログラム診断も実施さ
れ得ることにある。
【0008】本発明の1実施例を図を用いて説明する。
【0009】
【実施例】計容機支援された制御機器(部)1(図1)
は被制御機器2の制御に用いられる。例えば電子的変速
機制御ユニット(自動的自動車変速機を制御する制御ユ
ニット)が挙げられる。制御機器(部)1はマイクロコ
ンピュータ又はマイクロンコントローラを有し、これは
実質的に中央ユニット又はCPU4と、個々詳細には示
してないメモリと、入出力ポート5とから成る。上記ポ
ート5を介しては出力スイッチ6が制御され、この出力
スイッチによっては被制御機器2中のアクチュエータが
スイッチング作動される。
は被制御機器2の制御に用いられる。例えば電子的変速
機制御ユニット(自動的自動車変速機を制御する制御ユ
ニット)が挙げられる。制御機器(部)1はマイクロコ
ンピュータ又はマイクロンコントローラを有し、これは
実質的に中央ユニット又はCPU4と、個々詳細には示
してないメモリと、入出力ポート5とから成る。上記ポ
ート5を介しては出力スイッチ6が制御され、この出力
スイッチによっては被制御機器2中のアクチュエータが
スイッチング作動される。
【0010】監視−及び保護回路6(これはマイクロコ
ンピュータ3と同じチップ上に配置されている)は監視
回路10(以下ウオッチドッグ回路と称せられる)及び
リセット回路11(これはリセットロジックと称せられ
る)を有する。ウオッチドッグ回路10はシステムバス
12により中央ユニット4に接続され、2つの信号線路
13,14によりリセットロジック11の2つの入力側
に接続されている。リセットロジック11の別の入力側
が上記回路装置1のリセット−ピン又は−端子16に接
続されている。
ンピュータ3と同じチップ上に配置されている)は監視
回路10(以下ウオッチドッグ回路と称せられる)及び
リセット回路11(これはリセットロジックと称せられ
る)を有する。ウオッチドッグ回路10はシステムバス
12により中央ユニット4に接続され、2つの信号線路
13,14によりリセットロジック11の2つの入力側
に接続されている。リセットロジック11の別の入力側
が上記回路装置1のリセット−ピン又は−端子16に接
続されている。
【0011】リセットロジック11のリセット出力側は
入出力ポート5の制御入力側と、中央ユニット4のリセ
ット入力側との接続されている。リセットロジック11
の別の出力側(これは阻止信号RO♯の送出されるマイ
クロコンピュータ3のピンを成す)は出力線路19を介
して出力スイッチ6の阻止−又はディスエイブル−入力
側と接続される。
入出力ポート5の制御入力側と、中央ユニット4のリセ
ット入力側との接続されている。リセットロジック11
の別の出力側(これは阻止信号RO♯の送出されるマイ
クロコンピュータ3のピンを成す)は出力線路19を介
して出力スイッチ6の阻止−又はディスエイブル−入力
側と接続される。
【0012】ウオッチドッグ回路10(図2)は時間発
生器を有しこの時間発生器は書込可能なプリセレクトカ
ウンタ20と、前記接続のカウンタ21とから成る。両
方共ダウロカウンタとして構成されている。8ビット幅
カウンタ21はそれの入力側に加わるクロック信号CL
Kを、係数256だけ低減し、プリセレクトカウンタ2
0の入力側に送出する。このプリセレクトカウンタはそ
こに書込まれた値からダウンカウントし、値零の到達の
際それの出力側にリセット信号WDRES(ウオッチド
ッグリセット)を送出する。レジスタ22はマイクロコ
ンピュータ3の中央ユニット4によりシステムバスを介
してリロード値WDRELでロードされる(このリロー
ド値は当該時間間隔の後プリセレクトカウンタ20が進
行経過する所定時間間隔に相応する)。
生器を有しこの時間発生器は書込可能なプリセレクトカ
ウンタ20と、前記接続のカウンタ21とから成る。両
方共ダウロカウンタとして構成されている。8ビット幅
カウンタ21はそれの入力側に加わるクロック信号CL
Kを、係数256だけ低減し、プリセレクトカウンタ2
0の入力側に送出する。このプリセレクトカウンタはそ
こに書込まれた値からダウンカウントし、値零の到達の
際それの出力側にリセット信号WDRES(ウオッチド
ッグリセット)を送出する。レジスタ22はマイクロコ
ンピュータ3の中央ユニット4によりシステムバスを介
してリロード値WDRELでロードされる(このリロー
ド値は当該時間間隔の後プリセレクトカウンタ20が進
行経過する所定時間間隔に相応する)。
【0013】リロード値WDRELは所定数の命令以内
でシステムリセット(信号リセット(RESET))後
に書込まれなければならない。命令の後は命令カウンタ
23(これはスイッチ24と接続されている)によりカ
ウントされる。WDRELが適時にロードされないと、
システム−リセットが行われ、換言すればマイクロプロ
セッサはリセットされ、出力スイッチおよび/又はI/
Oポート5は非作用状態におかれる。
でシステムリセット(信号リセット(RESET))後
に書込まれなければならない。命令の後は命令カウンタ
23(これはスイッチ24と接続されている)によりカ
ウントされる。WDRELが適時にロードされないと、
システム−リセットが行われ、換言すればマイクロプロ
セッサはリセットされ、出力スイッチおよび/又はI/
Oポート5は非作用状態におかれる。
【0014】ウオッチドッグ回路はシステム−リセット
の後自動的に再び自動的に作用状態におかれ、所定の時
間間隔後あらためて進行経過する(所定後の命令内でリ
ロード値WDRELが中央ユニットCPUによりレジス
テタ24内に書込まれない場合には)。
の後自動的に再び自動的に作用状態におかれ、所定の時
間間隔後あらためて進行経過する(所定後の命令内でリ
ロード値WDRELが中央ユニットCPUによりレジス
テタ24内に書込まれない場合には)。
【0015】固定値メモリとして構成されたレジスタは
固定値、例えば、16進数55Hを含む。制御レジスタ
26はユーザによりプログラミング可能であり、それも
個別ビットごとにプログラミング可能である。1つのシ
ステムリセットの後、そして、各ウオットドッグリロー
ドの際ごとに、制御レジスタ26は比較値の補数、例で
はAAHで事前に占有される。比較器27はレジスタ2
5の内容を制御レジスタ26の内容と比較する。
固定値、例えば、16進数55Hを含む。制御レジスタ
26はユーザによりプログラミング可能であり、それも
個別ビットごとにプログラミング可能である。1つのシ
ステムリセットの後、そして、各ウオットドッグリロー
ドの際ごとに、制御レジスタ26は比較値の補数、例で
はAAHで事前に占有される。比較器27はレジスタ2
5の内容を制御レジスタ26の内容と比較する。
【0016】制御レジスタ26中にはマイクロコンピュ
ータ3にて個々のプログラムルーチンの経過実行後プロ
グラムごとにビットがセットまたはリセットされる。操
作されない制御レジスタ26におけるビットは夫々書込
むべきビットと逆(反転)の状態がなければならない。
その場合、制御レジスタ26はもっぱら逓昇する順序で
書込れ得る。この順序が維持されない場合は当該ビット
は変らない状態におかれる。制御レジスタ26中のビッ
トパターンがルーチンの実行処理後変化された場合、そ
の際、レジスタ25中に固定的に入力記憶された値に等
しくなる場合制御レジスタ26の最後のビットの書込の
ときウオッチドッグ回路24はリフレッシュされる(比
較器26は線路28を介して出力信号WDReload
送出することにより)。この信号によっては一方ではス
イッチ30が導通制御され、それによって、レジスタ2
2の内容WDRELが、プリセレクトカウンタ20中に
ロードされ、他方では、制御レジスタ26は比較値の補
数、当該実例では値AAHで事前占有される。
ータ3にて個々のプログラムルーチンの経過実行後プロ
グラムごとにビットがセットまたはリセットされる。操
作されない制御レジスタ26におけるビットは夫々書込
むべきビットと逆(反転)の状態がなければならない。
その場合、制御レジスタ26はもっぱら逓昇する順序で
書込れ得る。この順序が維持されない場合は当該ビット
は変らない状態におかれる。制御レジスタ26中のビッ
トパターンがルーチンの実行処理後変化された場合、そ
の際、レジスタ25中に固定的に入力記憶された値に等
しくなる場合制御レジスタ26の最後のビットの書込の
ときウオッチドッグ回路24はリフレッシュされる(比
較器26は線路28を介して出力信号WDReload
送出することにより)。この信号によっては一方ではス
イッチ30が導通制御され、それによって、レジスタ2
2の内容WDRELが、プリセレクトカウンタ20中に
ロードされ、他方では、制御レジスタ26は比較値の補
数、当該実例では値AAHで事前占有される。
【0017】個々のプログラムルーチンが実行処理され
ない場合、制御レジスタ26におけるビットパターンは
レジスタ25における比較値と一致しない。ウオチドッ
グ時間発生器20,21は再ロードされず、要するに、
進行経過し、ウオチドッグリセットWDRESを発生
し、ウオチドッグ−フラッグWDSTをセットし、マイ
クロコンピュータ3の出力側19を作用状態にする。そ
の際阻止−又はディスエイブル−信号RO♯を送出する
(図3も参照)。制御レジスタ26はウオチドッグ−リ
セットにより影響を受けず、その結果それにひきつづい
てプログラムごとに評価され得、もって、処理実行をも
っていないプログラムルーチンが検出され(しらべら
れ)得る。ウオッチドッグ回路10は種々のルーチンを
監視し得、即ちプログラム診断(ダイアグノーシス)を
実施し得る。
ない場合、制御レジスタ26におけるビットパターンは
レジスタ25における比較値と一致しない。ウオチドッ
グ時間発生器20,21は再ロードされず、要するに、
進行経過し、ウオチドッグリセットWDRESを発生
し、ウオチドッグ−フラッグWDSTをセットし、マイ
クロコンピュータ3の出力側19を作用状態にする。そ
の際阻止−又はディスエイブル−信号RO♯を送出する
(図3も参照)。制御レジスタ26はウオチドッグ−リ
セットにより影響を受けず、その結果それにひきつづい
てプログラムごとに評価され得、もって、処理実行をも
っていないプログラムルーチンが検出され(しらべら
れ)得る。ウオッチドッグ回路10は種々のルーチンを
監視し得、即ちプログラム診断(ダイアグノーシス)を
実施し得る。
【0018】前述の信号の結合及び評価はリセット回路
11(図3)にて行なわれる。リセットピン16に加わ
るリセット信号RES♯(状態“ロー”(Low))で
はアクテイブが、反転器31を介してオア阻止32に達
する。それの他方の入力側にはウオチドッグ−リセット
信号WDRESが加えられる。オア素子32の出力側か
らはマイクロコンピュータ3をリセットする信号RES
ET(システム−リセット)が送出される。
11(図3)にて行なわれる。リセットピン16に加わ
るリセット信号RES♯(状態“ロー”(Low))で
はアクテイブが、反転器31を介してオア阻止32に達
する。それの他方の入力側にはウオチドッグ−リセット
信号WDRESが加えられる。オア素子32の出力側か
らはマイクロコンピュータ3をリセットする信号RES
ET(システム−リセット)が送出される。
【0019】信号(リセット)RESETはフリップフ
ロップ34のS入力側にも達し、それのR入力側にはW
DRoloadが加えられる。フリップフロップ34の
Q出力側はNOR素子35の入力側に接続されている。
上記NOR素子の第2入力側にはフラグ−ビットROS
ETが加えられる。ROSET=1のセットによりマイ
クロコンピュータ3のリセット出力側が、制御プログラ
ムからO(又は“ロー”(Lou))リセットされる。
もって、制御機器部からも、阻止信号RO♯が線路上に
て送出され、もって、接続されたアクチュエータが阻止
され得る。ノア素子35の出力側はマイクロコンピュー
タ3のリセット出力側を成すピン36と接続されてお
り、上記ピン36には出力線路19が接続されており、
ここから信号RO♯が送出される。従ってRESET−
ソースとしてリセット信号RES♯(状態“ロー”を以
て)またはウオッチドッグ−リセット信号WDRES
(状態“ハイ”(high)を以て)が作用し、当該信
号によってはマイクロコンピュータがリセットされる。
更に、ディスエイブル信号RO♯(状態“ロー”)によ
り入、出力ポート5および/又は出力スイッチ6が阻止
され、もって、被制御機器が確実な状態へもたらされ
る。
ロップ34のS入力側にも達し、それのR入力側にはW
DRoloadが加えられる。フリップフロップ34の
Q出力側はNOR素子35の入力側に接続されている。
上記NOR素子の第2入力側にはフラグ−ビットROS
ETが加えられる。ROSET=1のセットによりマイ
クロコンピュータ3のリセット出力側が、制御プログラ
ムからO(又は“ロー”(Lou))リセットされる。
もって、制御機器部からも、阻止信号RO♯が線路上に
て送出され、もって、接続されたアクチュエータが阻止
され得る。ノア素子35の出力側はマイクロコンピュー
タ3のリセット出力側を成すピン36と接続されてお
り、上記ピン36には出力線路19が接続されており、
ここから信号RO♯が送出される。従ってRESET−
ソースとしてリセット信号RES♯(状態“ロー”を以
て)またはウオッチドッグ−リセット信号WDRES
(状態“ハイ”(high)を以て)が作用し、当該信
号によってはマイクロコンピュータがリセットされる。
更に、ディスエイブル信号RO♯(状態“ロー”)によ
り入、出力ポート5および/又は出力スイッチ6が阻止
され、もって、被制御機器が確実な状態へもたらされ
る。
【0020】信号RO♯は次のような際のみ再び“ハ
イ”状態になる、即ち、すべてのプログラムルーチンが
実行処理され、それも適正な順序で実行処理された際の
み再び“ハイ”状態になる。そのような状態変化はリロ
ード信号WDReloadで行なわれる。
イ”状態になる、即ち、すべてのプログラムルーチンが
実行処理され、それも適正な順序で実行処理された際の
み再び“ハイ”状態になる。そのような状態変化はリロ
ード信号WDReloadで行なわれる。
【0021】図4には、上述の本発明の回路装置の記載
事項にて説明された制御信号の時間的経過が示してあり
上から下に向って、リセット信号RES♯、ウオッチド
ックリセット信号WDRES、システムリセット信号R
eset、リセット又はディスエイブル信号RO♯、ウ
オッチドックリロード信号WDReloadが示してあ
る。
事項にて説明された制御信号の時間的経過が示してあり
上から下に向って、リセット信号RES♯、ウオッチド
ックリセット信号WDRES、システムリセット信号R
eset、リセット又はディスエイブル信号RO♯、ウ
オッチドックリロード信号WDReloadが示してあ
る。
【0022】図5に示すシーケンスダイヤグラムには本
発明の回路装置の前述の作用を相互に関連付けて概観的
に示してある。
発明の回路装置の前述の作用を相互に関連付けて概観的
に示してある。
【0023】本発明によれば下記の構成手法が可能であ
る、即ち請求項1記載の装置において、制御レジスタ2
6の書込がたんに逓昇する方向でのみ行なわれ得る。更
に請求項1記載の装置において、当該回路装置は第2レ
ジスタ22を有し該第2レジスタは計算機により書込ま
れそれの内容がプリセレクトカウンタ20中にロードさ
れるように構成されている。
る、即ち請求項1記載の装置において、制御レジスタ2
6の書込がたんに逓昇する方向でのみ行なわれ得る。更
に請求項1記載の装置において、当該回路装置は第2レ
ジスタ22を有し該第2レジスタは計算機により書込ま
れそれの内容がプリセレクトカウンタ20中にロードさ
れるように構成されている。
【0024】上記構成において上記プリセレクトカウン
タ20はダウンカウンタとして構成されており、該カウ
ンタからは値零に到達の際リセット信号WDRESが送
出されるように構成されている。
タ20はダウンカウンタとして構成されており、該カウ
ンタからは値零に到達の際リセット信号WDRESが送
出されるように構成されている。
【0025】上記構成において当該回路装置はリセット
回路11を有し、該リセット回路の第1の入力側に外部
リセット信号RES♯が加えられ、それの第2入力側に
はプリセレクトカウンタ20のリセット信号が加えら
れ、それの第3入力側にはリロード信号WDReloa
dが加えられるように構成されている。
回路11を有し、該リセット回路の第1の入力側に外部
リセット信号RES♯が加えられ、それの第2入力側に
はプリセレクトカウンタ20のリセット信号が加えら
れ、それの第3入力側にはリロード信号WDReloa
dが加えられるように構成されている。
【0026】上記構成において上記リセット回路11の
2つの入力側のうちの1つにて当該リセット信号のうち
の1つが加わると上記リセット回路の第1の出力側にて
リセット信号RESETが計算機に供給され、更に、上
記リセット回路11の第2出力側36にて阻止信号Di
sableが送出され該阻止信号によっては当該機器2
は確実な状態にもたられるように構成されている。
2つの入力側のうちの1つにて当該リセット信号のうち
の1つが加わると上記リセット回路の第1の出力側にて
リセット信号RESETが計算機に供給され、更に、上
記リセット回路11の第2出力側36にて阻止信号Di
sableが送出され該阻止信号によっては当該機器2
は確実な状態にもたられるように構成されている。
【0027】上記当該回路装置において、上記リセット
回路11の入力側にてリロード信号WDReloadの
加わる際、上記リセット回路の第2出力側にてトリガ
(イネーブル)信号が送出され該信号によっては当該制
御機器部により被制御機器2を制御し得るように構成さ
れている。
回路11の入力側にてリロード信号WDReloadの
加わる際、上記リセット回路の第2出力側にてトリガ
(イネーブル)信号が送出され該信号によっては当該制
御機器部により被制御機器2を制御し得るように構成さ
れている。
【0028】請求項1記載の装置において、当該回路装
置1は命令カウンタ24を有し、該カウンタによっては
計算機3の中央ユニット4により処理された命令がカウ
ントされ、所定数の命令に到達の際第2レジスタ22中
へのさらなる書込が阻止される。
置1は命令カウンタ24を有し、該カウンタによっては
計算機3の中央ユニット4により処理された命令がカウ
ントされ、所定数の命令に到達の際第2レジスタ22中
へのさらなる書込が阻止される。
【0029】更に請求項1記載の装置において、そのつ
どセットされない制御レジスタ25におけるビットが、
セットされるべきビットと逆の(反転の)値をとるよう
に構成されている。
どセットされない制御レジスタ25におけるビットが、
セットされるべきビットと逆の(反転の)値をとるよう
に構成されている。
【0030】
【発明の効果】本発明によれば計算機支援の制御機器の
作動の際最大可能の安全性を確保する回路装置を実現で
き、さらに、障害、誤りの際にプログラム診断をも実施
できるという効果が奏される。
作動の際最大可能の安全性を確保する回路装置を実現で
き、さらに、障害、誤りの際にプログラム診断をも実施
できるという効果が奏される。
【図1】本発明の回路装置のブロック接続図である。
【図2】図1の監視回路の回路図である。
【図3】図1の回路装置のリセット回路の構成図であ
る。
る。
【図4】図3の回路の複数信号の時間的経過を示す波形
図である。
図である。
【図5】図1の回路装置の動作説明用の流れずである。
1 制御機器(部) 2 被制御機器 3 マイクロコンピュータ 4 CPU、5−入出力ポート 6 出力スイッチ CLK クロック信号 RO♯ ディスエイブル信号 RESET システムリセット信号 ROSET 阻止信号発生用フラグ WDREL リロード値 WDReload ウオッチドッグリロード信号 WDRES ウオッチドッグリセット信号 WDST ウオッチドッグステータフラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 G06F 11/00 350 Z 7313−5B (72)発明者 クラウス シュテルカー ドイツ連邦共和国 ノイトラウプリング アム ヴァイエラッカー 18 (72)発明者 イェルク フライク ドイツ連邦共和国 オーバーハヒング テ ルツァー シュトラーセ 8アー
Claims (1)
- 【請求項1】 誤動作の場合に当該計算機のリセット入
力側に信号が印加され、それにより上記計算機は新たに
スタートされるようにして計算機支援の制御機器の動作
の監視保護を行なうための回路装置において上記回路装
置は下記構成要素を有する; ―第1レジスタ(25)を有し、該第1レジスタ中には
所定のビットパターンが固定的に書込まれており、 ―制御レジスタ(26)を有し該制御レジスタでは個々
のプログラム−ルーチンの進行経過後夫々1つの個別の
所定のビットがセットされるように構成され ―比較器(27)を有し、該比較器によっては上記制御
レジスタ(26)の内容が夫々上記第1レジスタ(2
5)の内容と比較され、上記両内容の一致の際リロード
信号が送出され該リロード信号によってプリセレクトカ
ウンタ(20)が新たにロードされるように構成されて
いることを特徴とする計算機支援器の監視保護回路装
置。
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---|---|---|---|
EP91121609A EP0547259B1 (de) | 1991-12-17 | 1991-12-17 | Schaltungsanordnung zum Sichern des Betriebes eines rechnergesteuerten Gerätes |
DE91121609.1 | 1991-12-17 |
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---|---|
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ID=8207441
Family Applications (1)
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---|---|---|---|
JP4336962A Pending JPH05274189A (ja) | 1991-12-17 | 1992-12-17 | 計算機支援機器の監視保護回路装置 |
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JP (1) | JPH05274189A (ja) |
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- 1991-12-17 DE DE59107697T patent/DE59107697D1/de not_active Expired - Fee Related
-
1992
- 1992-12-17 US US07/992,530 patent/US5454113A/en not_active Expired - Fee Related
- 1992-12-17 JP JP4336962A patent/JPH05274189A/ja active Pending
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EP0547259A1 (de) | 1993-06-23 |
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DE59107697D1 (de) | 1996-05-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19951114 |