JPH05274189A - 計算機支援機器の監視保護回路装置 - Google Patents
計算機支援機器の監視保護回路装置Info
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- JPH05274189A JPH05274189A JP4336962A JP33696292A JPH05274189A JP H05274189 A JPH05274189 A JP H05274189A JP 4336962 A JP4336962 A JP 4336962A JP 33696292 A JP33696292 A JP 33696292A JP H05274189 A JPH05274189 A JP H05274189A
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0428—Safety, monitoring
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Debugging And Monitoring (AREA)
- Safety Devices In Control Systems (AREA)
- Combined Controls Of Internal Combustion Engines (AREA)
Abstract
(57)【要約】
【目的】 計算機支援の機器の作動の際最大可能の安全
性を確保する回路装置を実現することが本発明の目的で
ある。 【構成】 誤り、障害の場合、マイクロコンピュータは
制御機器、例えば自動車にて所定のプログラム個所にリ
セットされる。固定値レジスタ２５中に所定のビットパ
ターン（例えば５５H）が書込まれている。制御レジス
タ２６中にて個々のプログラムルーチンの経過後そのつ
ど１つの所定ビットがセットされる。比較器２７は固定
値レジスタ内容と制御レジスタの内容とを比較し一致の
際リロード信号ＷＤＲｅｌｏａｄを生じさせ、このリロ
ード信号によりプリセレクトカウンタ２０が新たにロー
ドされる。
性を確保する回路装置を実現することが本発明の目的で
ある。 【構成】 誤り、障害の場合、マイクロコンピュータは
制御機器、例えば自動車にて所定のプログラム個所にリ
セットされる。固定値レジスタ２５中に所定のビットパ
ターン（例えば５５H）が書込まれている。制御レジス
タ２６中にて個々のプログラムルーチンの経過後そのつ
ど１つの所定ビットがセットされる。比較器２７は固定
値レジスタ内容と制御レジスタの内容とを比較し一致の
際リロード信号ＷＤＲｅｌｏａｄを生じさせ、このリロ
ード信号によりプリセレクトカウンタ２０が新たにロー
ドされる。
Description
【０００１】
【産業上の利用分野】本発明は請求項１の上記概念によ
る回路装置に関する。
る回路装置に関する。
【０００２】そのような回路装置は例えば自動車におけ
る制御機器の監視のため、例えば、変速機−、機関−、
噴射−及び点火制御ユニット（ここには確実な動作が不
可欠である）にとって重要である。
る制御機器の監視のため、例えば、変速機−、機関−、
噴射−及び点火制御ユニット（ここには確実な動作が不
可欠である）にとって重要である。
【０００３】
【従来の技術】マイクロコンピュータ用の監視−及びリ
セット回路は多くの構成手法が公知である（Ｅｌｅｃｔ
ｒｏｎｉｃ Ｄｅｓｉｇｎ ２（１８．０１．１９７
７）第９０頁及び第９２頁；ＤＥ ３４ ２１ ５８４
Ａ１）。マイクロコンピュータ又はマイクコントロー
ラは付加的構成部分 ―部分的にはウオッチドッグと称せられる―により精確
なプログラムシーケンスについて監視される。マイクロ
コンピュータは所定の信号パルスをウオッチドッグに供
給しなければならない。当該パルスの欠除があったり又
は所定の経過とのずれが起ったりすると、ウオッチドッ
グは電気的リセット−又はリセット信号をマイクロコン
ピュータに送出し、当該信号を受けとった上記マイクロ
コンピューによって当該のプログラムメモリにて所定の
アドレスへのジャンプ及びあらためてルーチンの実行処
理の開始が行なわれるようになる。それにより、制御機
器プログラムの処理の際誤りがあったとき制御機器は制
御されてない信号を出力することが阻止される。その際
信号パルス発生のためのルーチンは次のように構成され
ている、即ち、所望のプログラム進行経過の際のみ当該
パルスがウオッチドッグ回路供給されるように構成され
ている。上記監視手法は付加的外部構成部分が必要であ
るという欠点がある。更に、当該ルーチンによって誤り
のあるプログラム進行経過の際にもさらに信号パルスが
生ぜしめるのが完全には避け得ない。
セット回路は多くの構成手法が公知である（Ｅｌｅｃｔ
ｒｏｎｉｃ Ｄｅｓｉｇｎ ２（１８．０１．１９７
７）第９０頁及び第９２頁；ＤＥ ３４ ２１ ５８４
Ａ１）。マイクロコンピュータ又はマイクコントロー
ラは付加的構成部分 ―部分的にはウオッチドッグと称せられる―により精確
なプログラムシーケンスについて監視される。マイクロ
コンピュータは所定の信号パルスをウオッチドッグに供
給しなければならない。当該パルスの欠除があったり又
は所定の経過とのずれが起ったりすると、ウオッチドッ
グは電気的リセット−又はリセット信号をマイクロコン
ピュータに送出し、当該信号を受けとった上記マイクロ
コンピューによって当該のプログラムメモリにて所定の
アドレスへのジャンプ及びあらためてルーチンの実行処
理の開始が行なわれるようになる。それにより、制御機
器プログラムの処理の際誤りがあったとき制御機器は制
御されてない信号を出力することが阻止される。その際
信号パルス発生のためのルーチンは次のように構成され
ている、即ち、所望のプログラム進行経過の際のみ当該
パルスがウオッチドッグ回路供給されるように構成され
ている。上記監視手法は付加的外部構成部分が必要であ
るという欠点がある。更に、当該ルーチンによって誤り
のあるプログラム進行経過の際にもさらに信号パルスが
生ぜしめるのが完全には避け得ない。
【０００４】監視回路はマイクロコンピュータと同じチ
ップ上に所謂“オン−チップ−”ウオッチドッグ上に配
置され得、その際制御機器プログラムによりはじめて投
入されなければならない。よって、制御機器プログラム
が全く進行しないときの誤りは除去され得ない。このこ
とは就中次のような場合不利である、即ち、監視回路が
計算機リセットをトリガすべき場合ばかりでなく、被制
御機器、例えば、変速機制御ユニットにおけるアクチュ
エータ又は調整操作部材（上記被制御機器は安全ないし
動作確実性上の理由から受動的状態をとる）をも制御す
べき場合には就中不利である。
ップ上に所謂“オン−チップ−”ウオッチドッグ上に配
置され得、その際制御機器プログラムによりはじめて投
入されなければならない。よって、制御機器プログラム
が全く進行しないときの誤りは除去され得ない。このこ
とは就中次のような場合不利である、即ち、監視回路が
計算機リセットをトリガすべき場合ばかりでなく、被制
御機器、例えば、変速機制御ユニットにおけるアクチュ
エータ又は調整操作部材（上記被制御機器は安全ないし
動作確実性上の理由から受動的状態をとる）をも制御す
べき場合には就中不利である。
【０００５】
【発明の目的】本発明の基礎をなす課題ないし目的とす
るところは、計算機支援の制御機器の作動の際最大可能
の安全性ないし動作確実性を確保する回路装置を提供す
ることにある。
るところは、計算機支援の制御機器の作動の際最大可能
の安全性ないし動作確実性を確保する回路装置を提供す
ることにある。
【０００６】
【発明の構成】上記課題は請求項１の回路装置により解
決される。本発明の有利な発展形態が引用請求項に示さ
れている。
決される。本発明の有利な発展形態が引用請求項に示さ
れている。
【０００７】本発明の回路装置の利点とするところはそ
れにより、誤り、障害の場合にプログラム診断も実施さ
れ得ることにある。
れにより、誤り、障害の場合にプログラム診断も実施さ
れ得ることにある。
【０００８】本発明の１実施例を図を用いて説明する。
【０００９】
【実施例】計容機支援された制御機器（部）１（図１）
は被制御機器２の制御に用いられる。例えば電子的変速
機制御ユニット（自動的自動車変速機を制御する制御ユ
ニット）が挙げられる。制御機器（部）１はマイクロコ
ンピュータ又はマイクロンコントローラを有し、これは
実質的に中央ユニット又はＣＰＵ４と、個々詳細には示
してないメモリと、入出力ポート５とから成る。上記ポ
ート５を介しては出力スイッチ６が制御され、この出力
スイッチによっては被制御機器２中のアクチュエータが
スイッチング作動される。
は被制御機器２の制御に用いられる。例えば電子的変速
機制御ユニット（自動的自動車変速機を制御する制御ユ
ニット）が挙げられる。制御機器（部）１はマイクロコ
ンピュータ又はマイクロンコントローラを有し、これは
実質的に中央ユニット又はＣＰＵ４と、個々詳細には示
してないメモリと、入出力ポート５とから成る。上記ポ
ート５を介しては出力スイッチ６が制御され、この出力
スイッチによっては被制御機器２中のアクチュエータが
スイッチング作動される。
【００１０】監視−及び保護回路６（これはマイクロコ
ンピュータ３と同じチップ上に配置されている）は監視
回路１０（以下ウオッチドッグ回路と称せられる）及び
リセット回路１１（これはリセットロジックと称せられ
る）を有する。ウオッチドッグ回路１０はシステムバス
１２により中央ユニット４に接続され、２つの信号線路
１３，１４によりリセットロジック１１の２つの入力側
に接続されている。リセットロジック１１の別の入力側
が上記回路装置１のリセット−ピン又は−端子１６に接
続されている。
ンピュータ３と同じチップ上に配置されている）は監視
回路１０（以下ウオッチドッグ回路と称せられる）及び
リセット回路１１（これはリセットロジックと称せられ
る）を有する。ウオッチドッグ回路１０はシステムバス
１２により中央ユニット４に接続され、２つの信号線路
１３，１４によりリセットロジック１１の２つの入力側
に接続されている。リセットロジック１１の別の入力側
が上記回路装置１のリセット−ピン又は−端子１６に接
続されている。
【００１１】リセットロジック１１のリセット出力側は
入出力ポート５の制御入力側と、中央ユニット４のリセ
ット入力側との接続されている。リセットロジック１１
の別の出力側（これは阻止信号ＲＯ♯の送出されるマイ
クロコンピュータ３のピンを成す）は出力線路１９を介
して出力スイッチ６の阻止−又はディスエイブル−入力
側と接続される。
入出力ポート５の制御入力側と、中央ユニット４のリセ
ット入力側との接続されている。リセットロジック１１
の別の出力側（これは阻止信号ＲＯ♯の送出されるマイ
クロコンピュータ３のピンを成す）は出力線路１９を介
して出力スイッチ６の阻止−又はディスエイブル−入力
側と接続される。
【００１２】ウオッチドッグ回路１０（図２）は時間発
生器を有しこの時間発生器は書込可能なプリセレクトカ
ウンタ２０と、前記接続のカウンタ２１とから成る。両
方共ダウロカウンタとして構成されている。８ビット幅
カウンタ２１はそれの入力側に加わるクロック信号ＣＬ
Ｋを、係数２５６だけ低減し、プリセレクトカウンタ２
０の入力側に送出する。このプリセレクトカウンタはそ
こに書込まれた値からダウンカウントし、値零の到達の
際それの出力側にリセット信号ＷＤＲＥＳ（ウオッチド
ッグリセット）を送出する。レジスタ２２はマイクロコ
ンピュータ３の中央ユニット４によりシステムバスを介
してリロード値ＷＤＲＥＬでロードされる（このリロー
ド値は当該時間間隔の後プリセレクトカウンタ２０が進
行経過する所定時間間隔に相応する）。
生器を有しこの時間発生器は書込可能なプリセレクトカ
ウンタ２０と、前記接続のカウンタ２１とから成る。両
方共ダウロカウンタとして構成されている。８ビット幅
カウンタ２１はそれの入力側に加わるクロック信号ＣＬ
Ｋを、係数２５６だけ低減し、プリセレクトカウンタ２
０の入力側に送出する。このプリセレクトカウンタはそ
こに書込まれた値からダウンカウントし、値零の到達の
際それの出力側にリセット信号ＷＤＲＥＳ（ウオッチド
ッグリセット）を送出する。レジスタ２２はマイクロコ
ンピュータ３の中央ユニット４によりシステムバスを介
してリロード値ＷＤＲＥＬでロードされる（このリロー
ド値は当該時間間隔の後プリセレクトカウンタ２０が進
行経過する所定時間間隔に相応する）。
【００１３】リロード値ＷＤＲＥＬは所定数の命令以内
でシステムリセット（信号リセット（ＲＥＳＥＴ））後
に書込まれなければならない。命令の後は命令カウンタ
２３（これはスイッチ２４と接続されている）によりカ
ウントされる。ＷＤＲＥＬが適時にロードされないと、
システム−リセットが行われ、換言すればマイクロプロ
セッサはリセットされ、出力スイッチおよび／又はＩ／
Ｏポート５は非作用状態におかれる。
でシステムリセット（信号リセット（ＲＥＳＥＴ））後
に書込まれなければならない。命令の後は命令カウンタ
２３（これはスイッチ２４と接続されている）によりカ
ウントされる。ＷＤＲＥＬが適時にロードされないと、
システム−リセットが行われ、換言すればマイクロプロ
セッサはリセットされ、出力スイッチおよび／又はＩ／
Ｏポート５は非作用状態におかれる。
【００１４】ウオッチドッグ回路はシステム−リセット
の後自動的に再び自動的に作用状態におかれ、所定の時
間間隔後あらためて進行経過する（所定後の命令内でリ
ロード値ＷＤＲＥＬが中央ユニットＣＰＵによりレジス
テタ２４内に書込まれない場合には）。
の後自動的に再び自動的に作用状態におかれ、所定の時
間間隔後あらためて進行経過する（所定後の命令内でリ
ロード値ＷＤＲＥＬが中央ユニットＣＰＵによりレジス
テタ２４内に書込まれない場合には）。
【００１５】固定値メモリとして構成されたレジスタは
固定値、例えば、１６進数５５Hを含む。制御レジスタ
２６はユーザによりプログラミング可能であり、それも
個別ビットごとにプログラミング可能である。１つのシ
ステムリセットの後、そして、各ウオットドッグリロー
ドの際ごとに、制御レジスタ２６は比較値の補数、例で
はＡＡHで事前に占有される。比較器２７はレジスタ２
５の内容を制御レジスタ２６の内容と比較する。
固定値、例えば、１６進数５５Hを含む。制御レジスタ
２６はユーザによりプログラミング可能であり、それも
個別ビットごとにプログラミング可能である。１つのシ
ステムリセットの後、そして、各ウオットドッグリロー
ドの際ごとに、制御レジスタ２６は比較値の補数、例で
はＡＡHで事前に占有される。比較器２７はレジスタ２
５の内容を制御レジスタ２６の内容と比較する。
【００１６】制御レジスタ２６中にはマイクロコンピュ
ータ３にて個々のプログラムルーチンの経過実行後プロ
グラムごとにビットがセットまたはリセットされる。操
作されない制御レジスタ２６におけるビットは夫々書込
むべきビットと逆（反転）の状態がなければならない。
その場合、制御レジスタ２６はもっぱら逓昇する順序で
書込れ得る。この順序が維持されない場合は当該ビット
は変らない状態におかれる。制御レジスタ２６中のビッ
トパターンがルーチンの実行処理後変化された場合、そ
の際、レジスタ２５中に固定的に入力記憶された値に等
しくなる場合制御レジスタ２６の最後のビットの書込の
ときウオッチドッグ回路２４はリフレッシュされる（比
較器２６は線路２８を介して出力信号ＷＤＲｅｌｏａｄ
送出することにより）。この信号によっては一方ではス
イッチ３０が導通制御され、それによって、レジスタ２
２の内容ＷＤＲＥＬが、プリセレクトカウンタ２０中に
ロードされ、他方では、制御レジスタ２６は比較値の補
数、当該実例では値ＡＡHで事前占有される。
ータ３にて個々のプログラムルーチンの経過実行後プロ
グラムごとにビットがセットまたはリセットされる。操
作されない制御レジスタ２６におけるビットは夫々書込
むべきビットと逆（反転）の状態がなければならない。
その場合、制御レジスタ２６はもっぱら逓昇する順序で
書込れ得る。この順序が維持されない場合は当該ビット
は変らない状態におかれる。制御レジスタ２６中のビッ
トパターンがルーチンの実行処理後変化された場合、そ
の際、レジスタ２５中に固定的に入力記憶された値に等
しくなる場合制御レジスタ２６の最後のビットの書込の
ときウオッチドッグ回路２４はリフレッシュされる（比
較器２６は線路２８を介して出力信号ＷＤＲｅｌｏａｄ
送出することにより）。この信号によっては一方ではス
イッチ３０が導通制御され、それによって、レジスタ２
２の内容ＷＤＲＥＬが、プリセレクトカウンタ２０中に
ロードされ、他方では、制御レジスタ２６は比較値の補
数、当該実例では値ＡＡHで事前占有される。
【００１７】個々のプログラムルーチンが実行処理され
ない場合、制御レジスタ２６におけるビットパターンは
レジスタ２５における比較値と一致しない。ウオチドッ
グ時間発生器２０，２１は再ロードされず、要するに、
進行経過し、ウオチドッグリセットＷＤＲＥＳを発生
し、ウオチドッグ−フラッグＷＤＳＴをセットし、マイ
クロコンピュータ３の出力側１９を作用状態にする。そ
の際阻止−又はディスエイブル−信号ＲＯ♯を送出する
（図３も参照）。制御レジスタ２６はウオチドッグ−リ
セットにより影響を受けず、その結果それにひきつづい
てプログラムごとに評価され得、もって、処理実行をも
っていないプログラムルーチンが検出され（しらべら
れ）得る。ウオッチドッグ回路１０は種々のルーチンを
監視し得、即ちプログラム診断（ダイアグノーシス）を
実施し得る。
ない場合、制御レジスタ２６におけるビットパターンは
レジスタ２５における比較値と一致しない。ウオチドッ
グ時間発生器２０，２１は再ロードされず、要するに、
進行経過し、ウオチドッグリセットＷＤＲＥＳを発生
し、ウオチドッグ−フラッグＷＤＳＴをセットし、マイ
クロコンピュータ３の出力側１９を作用状態にする。そ
の際阻止−又はディスエイブル−信号ＲＯ♯を送出する
（図３も参照）。制御レジスタ２６はウオチドッグ−リ
セットにより影響を受けず、その結果それにひきつづい
てプログラムごとに評価され得、もって、処理実行をも
っていないプログラムルーチンが検出され（しらべら
れ）得る。ウオッチドッグ回路１０は種々のルーチンを
監視し得、即ちプログラム診断（ダイアグノーシス）を
実施し得る。
【００１８】前述の信号の結合及び評価はリセット回路
１１（図３）にて行なわれる。リセットピン１６に加わ
るリセット信号ＲＥＳ♯（状態“ロー”（Ｌｏｗ））で
はアクテイブが、反転器３１を介してオア阻止３２に達
する。それの他方の入力側にはウオチドッグ−リセット
信号ＷＤＲＥＳが加えられる。オア素子３２の出力側か
らはマイクロコンピュータ３をリセットする信号ＲＥＳ
ＥＴ（システム−リセット）が送出される。
１１（図３）にて行なわれる。リセットピン１６に加わ
るリセット信号ＲＥＳ♯（状態“ロー”（Ｌｏｗ））で
はアクテイブが、反転器３１を介してオア阻止３２に達
する。それの他方の入力側にはウオチドッグ−リセット
信号ＷＤＲＥＳが加えられる。オア素子３２の出力側か
らはマイクロコンピュータ３をリセットする信号ＲＥＳ
ＥＴ（システム−リセット）が送出される。
【００１９】信号（リセット）ＲＥＳＥＴはフリップフ
ロップ３４のＳ入力側にも達し、それのＲ入力側にはＷ
ＤＲｏｌｏａｄが加えられる。フリップフロップ３４の
Ｑ出力側はＮＯＲ素子３５の入力側に接続されている。
上記ＮＯＲ素子の第２入力側にはフラグ−ビットＲＯＳ
ＥＴが加えられる。ＲＯＳＥＴ＝１のセットによりマイ
クロコンピュータ３のリセット出力側が、制御プログラ
ムからＯ（又は“ロー”（Ｌｏｕ））リセットされる。
もって、制御機器部からも、阻止信号ＲＯ♯が線路上に
て送出され、もって、接続されたアクチュエータが阻止
され得る。ノア素子３５の出力側はマイクロコンピュー
タ３のリセット出力側を成すピン３６と接続されてお
り、上記ピン３６には出力線路１９が接続されており、
ここから信号ＲＯ♯が送出される。従ってＲＥＳＥＴ−
ソースとしてリセット信号ＲＥＳ♯（状態“ロー”を以
て）またはウオッチドッグ−リセット信号ＷＤＲＥＳ
（状態“ハイ”（ｈｉｇｈ）を以て）が作用し、当該信
号によってはマイクロコンピュータがリセットされる。
更に、ディスエイブル信号ＲＯ♯（状態“ロー”）によ
り入、出力ポート５および／又は出力スイッチ６が阻止
され、もって、被制御機器が確実な状態へもたらされ
る。
ロップ３４のＳ入力側にも達し、それのＲ入力側にはＷ
ＤＲｏｌｏａｄが加えられる。フリップフロップ３４の
Ｑ出力側はＮＯＲ素子３５の入力側に接続されている。
上記ＮＯＲ素子の第２入力側にはフラグ−ビットＲＯＳ
ＥＴが加えられる。ＲＯＳＥＴ＝１のセットによりマイ
クロコンピュータ３のリセット出力側が、制御プログラ
ムからＯ（又は“ロー”（Ｌｏｕ））リセットされる。
もって、制御機器部からも、阻止信号ＲＯ♯が線路上に
て送出され、もって、接続されたアクチュエータが阻止
され得る。ノア素子３５の出力側はマイクロコンピュー
タ３のリセット出力側を成すピン３６と接続されてお
り、上記ピン３６には出力線路１９が接続されており、
ここから信号ＲＯ♯が送出される。従ってＲＥＳＥＴ−
ソースとしてリセット信号ＲＥＳ♯（状態“ロー”を以
て）またはウオッチドッグ−リセット信号ＷＤＲＥＳ
（状態“ハイ”（ｈｉｇｈ）を以て）が作用し、当該信
号によってはマイクロコンピュータがリセットされる。
更に、ディスエイブル信号ＲＯ♯（状態“ロー”）によ
り入、出力ポート５および／又は出力スイッチ６が阻止
され、もって、被制御機器が確実な状態へもたらされ
る。
【００２０】信号ＲＯ♯は次のような際のみ再び“ハ
イ”状態になる、即ち、すべてのプログラムルーチンが
実行処理され、それも適正な順序で実行処理された際の
み再び“ハイ”状態になる。そのような状態変化はリロ
ード信号ＷＤＲｅｌｏａｄで行なわれる。
イ”状態になる、即ち、すべてのプログラムルーチンが
実行処理され、それも適正な順序で実行処理された際の
み再び“ハイ”状態になる。そのような状態変化はリロ
ード信号ＷＤＲｅｌｏａｄで行なわれる。
【００２１】図４には、上述の本発明の回路装置の記載
事項にて説明された制御信号の時間的経過が示してあり
上から下に向って、リセット信号ＲＥＳ♯、ウオッチド
ックリセット信号ＷＤＲＥＳ、システムリセット信号Ｒ
ｅｓｅｔ、リセット又はディスエイブル信号ＲＯ♯、ウ
オッチドックリロード信号ＷＤＲｅｌｏａｄが示してあ
る。
事項にて説明された制御信号の時間的経過が示してあり
上から下に向って、リセット信号ＲＥＳ♯、ウオッチド
ックリセット信号ＷＤＲＥＳ、システムリセット信号Ｒ
ｅｓｅｔ、リセット又はディスエイブル信号ＲＯ♯、ウ
オッチドックリロード信号ＷＤＲｅｌｏａｄが示してあ
る。
【００２２】図５に示すシーケンスダイヤグラムには本
発明の回路装置の前述の作用を相互に関連付けて概観的
に示してある。
発明の回路装置の前述の作用を相互に関連付けて概観的
に示してある。
【００２３】本発明によれば下記の構成手法が可能であ
る、即ち請求項１記載の装置において、制御レジスタ２
６の書込がたんに逓昇する方向でのみ行なわれ得る。更
に請求項１記載の装置において、当該回路装置は第２レ
ジスタ２２を有し該第２レジスタは計算機により書込ま
れそれの内容がプリセレクトカウンタ２０中にロードさ
れるように構成されている。
る、即ち請求項１記載の装置において、制御レジスタ２
６の書込がたんに逓昇する方向でのみ行なわれ得る。更
に請求項１記載の装置において、当該回路装置は第２レ
ジスタ２２を有し該第２レジスタは計算機により書込ま
れそれの内容がプリセレクトカウンタ２０中にロードさ
れるように構成されている。
【００２４】上記構成において上記プリセレクトカウン
タ２０はダウンカウンタとして構成されており、該カウ
ンタからは値零に到達の際リセット信号ＷＤＲＥＳが送
出されるように構成されている。
タ２０はダウンカウンタとして構成されており、該カウ
ンタからは値零に到達の際リセット信号ＷＤＲＥＳが送
出されるように構成されている。
【００２５】上記構成において当該回路装置はリセット
回路１１を有し、該リセット回路の第１の入力側に外部
リセット信号ＲＥＳ♯が加えられ、それの第２入力側に
はプリセレクトカウンタ２０のリセット信号が加えら
れ、それの第３入力側にはリロード信号ＷＤＲｅｌｏａ
ｄが加えられるように構成されている。
回路１１を有し、該リセット回路の第１の入力側に外部
リセット信号ＲＥＳ♯が加えられ、それの第２入力側に
はプリセレクトカウンタ２０のリセット信号が加えら
れ、それの第３入力側にはリロード信号ＷＤＲｅｌｏａ
ｄが加えられるように構成されている。
【００２６】上記構成において上記リセット回路１１の
２つの入力側のうちの１つにて当該リセット信号のうち
の１つが加わると上記リセット回路の第１の出力側にて
リセット信号ＲＥＳＥＴが計算機に供給され、更に、上
記リセット回路１１の第２出力側３６にて阻止信号Ｄｉ
ｓａｂｌｅが送出され該阻止信号によっては当該機器２
は確実な状態にもたられるように構成されている。
２つの入力側のうちの１つにて当該リセット信号のうち
の１つが加わると上記リセット回路の第１の出力側にて
リセット信号ＲＥＳＥＴが計算機に供給され、更に、上
記リセット回路１１の第２出力側３６にて阻止信号Ｄｉ
ｓａｂｌｅが送出され該阻止信号によっては当該機器２
は確実な状態にもたられるように構成されている。
【００２７】上記当該回路装置において、上記リセット
回路１１の入力側にてリロード信号ＷＤＲｅｌｏａｄの
加わる際、上記リセット回路の第２出力側にてトリガ
（イネーブル）信号が送出され該信号によっては当該制
御機器部により被制御機器２を制御し得るように構成さ
れている。
回路１１の入力側にてリロード信号ＷＤＲｅｌｏａｄの
加わる際、上記リセット回路の第２出力側にてトリガ
（イネーブル）信号が送出され該信号によっては当該制
御機器部により被制御機器２を制御し得るように構成さ
れている。
【００２８】請求項１記載の装置において、当該回路装
置１は命令カウンタ２４を有し、該カウンタによっては
計算機３の中央ユニット４により処理された命令がカウ
ントされ、所定数の命令に到達の際第２レジスタ２２中
へのさらなる書込が阻止される。
置１は命令カウンタ２４を有し、該カウンタによっては
計算機３の中央ユニット４により処理された命令がカウ
ントされ、所定数の命令に到達の際第２レジスタ２２中
へのさらなる書込が阻止される。
【００２９】更に請求項１記載の装置において、そのつ
どセットされない制御レジスタ２５におけるビットが、
セットされるべきビットと逆の（反転の）値をとるよう
に構成されている。
どセットされない制御レジスタ２５におけるビットが、
セットされるべきビットと逆の（反転の）値をとるよう
に構成されている。
【００３０】
【発明の効果】本発明によれば計算機支援の制御機器の
作動の際最大可能の安全性を確保する回路装置を実現で
き、さらに、障害、誤りの際にプログラム診断をも実施
できるという効果が奏される。
作動の際最大可能の安全性を確保する回路装置を実現で
き、さらに、障害、誤りの際にプログラム診断をも実施
できるという効果が奏される。
【図１】本発明の回路装置のブロック接続図である。
【図２】図１の監視回路の回路図である。
【図３】図１の回路装置のリセット回路の構成図であ
る。
る。
【図４】図３の回路の複数信号の時間的経過を示す波形
図である。
図である。
【図５】図１の回路装置の動作説明用の流れずである。
１ 制御機器（部） ２ 被制御機器 ３ マイクロコンピュータ ４ ＣＰＵ、５−入出力ポート ６ 出力スイッチ ＣＬＫ クロック信号 ＲＯ♯ ディスエイブル信号 ＲＥＳＥＴ システムリセット信号 ＲＯＳＥＴ 阻止信号発生用フラグ ＷＤＲＥＬ リロード値 ＷＤＲｅｌｏａｄ ウオッチドッグリロード信号 ＷＤＲＥＳ ウオッチドッグリセット信号 ＷＤＳＴ ウオッチドッグステータフラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/00 ３５０ Ｚ 7313−5Ｂ (72)発明者 クラウス シュテルカー ドイツ連邦共和国 ノイトラウプリング アム ヴァイエラッカー 18 (72)発明者 イェルク フライク ドイツ連邦共和国 オーバーハヒング テ ルツァー シュトラーセ ８アー
Claims (1)
- 【請求項１】 誤動作の場合に当該計算機のリセット入
力側に信号が印加され、それにより上記計算機は新たに
スタートされるようにして計算機支援の制御機器の動作
の監視保護を行なうための回路装置において上記回路装
置は下記構成要素を有する； ―第１レジスタ（２５）を有し、該第１レジスタ中には
所定のビットパターンが固定的に書込まれており、 ―制御レジスタ（２６）を有し該制御レジスタでは個々
のプログラム−ルーチンの進行経過後夫々１つの個別の
所定のビットがセットされるように構成され ―比較器（２７）を有し、該比較器によっては上記制御
レジスタ（２６）の内容が夫々上記第１レジスタ（２
５）の内容と比較され、上記両内容の一致の際リロード
信号が送出され該リロード信号によってプリセレクトカ
ウンタ（２０）が新たにロードされるように構成されて
いることを特徴とする計算機支援器の監視保護回路装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP91121609A EP0547259B1 (de) | 1991-12-17 | 1991-12-17 | Schaltungsanordnung zum Sichern des Betriebes eines rechnergesteuerten Gerätes |
| DE91121609.1 | 1991-12-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274189A true JPH05274189A (ja) | 1993-10-22 |
Family
ID=8207441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4336962A Pending JPH05274189A (ja) | 1991-12-17 | 1992-12-17 | 計算機支援機器の監視保護回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5454113A (ja) |
| EP (1) | EP0547259B1 (ja) |
| JP (1) | JPH05274189A (ja) |
| DE (1) | DE59107697D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07160666A (ja) * | 1993-12-10 | 1995-06-23 | Zexel Corp | マイクロコンピュータのリセット装置 |
| JPH08132992A (ja) * | 1994-11-10 | 1996-05-28 | Mitsubishi Electric Corp | 車載用制御装置 |
| JP2003248598A (ja) * | 2002-02-22 | 2003-09-05 | Oki Electric Ind Co Ltd | マイクロコントローラ及びマイクロコントローラの故障検出方法 |
| GB2455567B (en) * | 2007-12-14 | 2012-12-26 | Icera Inc | Security circuit for power up |
| DE102010006358B4 (de) * | 2010-01-29 | 2015-04-02 | Autoliv Development Ab | Lenkrad bestehend aus einem Lenkradkörper und einem in diesem Lenkradkörper aufgenommenen Gassackmodul |
| JP6816345B2 (ja) * | 2015-04-24 | 2021-01-20 | 富士電機株式会社 | 駆動制御装置 |
Citations (2)
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| JPS62296247A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | ウオツチドツグ・タイマ |
| JPH01149150A (ja) * | 1987-12-07 | 1989-06-12 | Nec Corp | マイクロコンピュータのプログラム暴走検知回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794558A (en) * | 1979-06-12 | 1988-12-27 | Motorola, Inc. | Microprocessor having self-programmed eprom |
| JPS59114652A (ja) * | 1982-12-21 | 1984-07-02 | Nissan Motor Co Ltd | ウォッチドッグ・タイマ回路 |
| US4594685A (en) * | 1983-06-24 | 1986-06-10 | General Signal Corporation | Watchdog timer |
| DE3421584A1 (de) * | 1984-06-09 | 1985-12-12 | Robert Bosch Gmbh, 7000 Stuttgart | Ruecksetzschaltung fuer mikroprozessoren |
| JPS61188602A (ja) * | 1985-02-16 | 1986-08-22 | Omron Tateisi Electronics Co | 入出力バスの監視回路 |
| FR2585611B1 (fr) * | 1985-08-02 | 1987-11-20 | Charbonnages De France | Automate modulaire, de preference programmable, notamment pour engins miniers |
| US5012435A (en) * | 1988-11-17 | 1991-04-30 | International Business Machines Corporation | Multiple event timer circuit |
| US5333285A (en) * | 1991-11-21 | 1994-07-26 | International Business Machines Corporation | System crash detect and automatic reset mechanism for processor cards |
-
1991
- 1991-12-17 EP EP91121609A patent/EP0547259B1/de not_active Expired - Lifetime
- 1991-12-17 DE DE59107697T patent/DE59107697D1/de not_active Expired - Fee Related
-
1992
- 1992-12-17 US US07/992,530 patent/US5454113A/en not_active Expired - Fee Related
- 1992-12-17 JP JP4336962A patent/JPH05274189A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296247A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | ウオツチドツグ・タイマ |
| JPH01149150A (ja) * | 1987-12-07 | 1989-06-12 | Nec Corp | マイクロコンピュータのプログラム暴走検知回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0547259A1 (de) | 1993-06-23 |
| US5454113A (en) | 1995-09-26 |
| DE59107697D1 (de) | 1996-05-23 |
| EP0547259B1 (de) | 1996-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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