JPS61188602A - 入出力バスの監視回路 - Google Patents
入出力バスの監視回路Info
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- JPS61188602A JPS61188602A JP60029034A JP2903485A JPS61188602A JP S61188602 A JPS61188602 A JP S61188602A JP 60029034 A JP60029034 A JP 60029034A JP 2903485 A JP2903485 A JP 2903485A JP S61188602 A JPS61188602 A JP S61188602A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1194—Send dummy, check data to I-O to check correct I-O connection
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1199—Inserting or taking out of boards during power on, hot plug in
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- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/277—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野2
この発明は、プログラマブル・コントローラなどのデー
タ処理装置における入出力バスの監視回路に関する。
タ処理装置における入出力バスの監視回路に関する。
〈発明の概要〉
この発明は、プログラマブル・コント−ローラなどにお
いて、入出力バスとCPUf−タハストヲ結ぶバスゲー
ト回路が閉じているときに、入:出力バスにバッファ回
路を介しであるテストデータを送出し、そのテスト・デ
ータが正しく入出力バスに生じたか否かを比較判定する
ことによシ、入出力バスの擾乱発生を検出するものであ
る。
いて、入出力バスとCPUf−タハストヲ結ぶバスゲー
ト回路が閉じているときに、入:出力バスにバッファ回
路を介しであるテストデータを送出し、そのテスト・デ
ータが正しく入出力バスに生じたか否かを比較判定する
ことによシ、入出力バスの擾乱発生を検出するものであ
る。
〈発明の背景〉
プログラマブル・コントローラ(以下PCと称す)にお
いては、入出力ユニットにりなが・る入出力バスとCP
Uのデータバスとをバスゲート回路を介して接続し、C
PUが入出力ユニットをアクセスするときく上記バスゲ
ート回路を開く構成が一般的である。
いては、入出力ユニットにりなが・る入出力バスとCP
Uのデータバスとをバスゲート回路を介して接続し、C
PUが入出力ユニットをアクセスするときく上記バスゲ
ート回路を開く構成が一般的である。
上記の入出力ユニットは入カニニットと出カニニットの
総称である。PCの制御対象機器に関するリミットスイ
ッチ、光電スイッチ、近接スイッチなどの信号源が入カ
ニニットに接続され、モータ、電磁弁、ポンプなどの出
力機器が出カニニットに接続される。
総称である。PCの制御対象機器に関するリミットスイ
ッチ、光電スイッチ、近接スイッチなどの信号源が入カ
ニニットに接続され、モータ、電磁弁、ポンプなどの出
力機器が出カニニットに接続される。
つまり、入出力ユニットはPCと制御対象機器とを結合
するインターフェイスであり、PCの横部分である。そ
のため、入出力ユニットが外来雑音で誤動作しないよう
に、また入出力バスが外来雑音で乱されないよ、うに厳
重に配慮し準ければならない。
するインターフェイスであり、PCの横部分である。そ
のため、入出力ユニットが外来雑音で誤動作しないよう
に、また入出力バスが外来雑音で乱されないよ、うに厳
重に配慮し準ければならない。
CPUが出カニニットに出力データを転送する際、ある
いは入タカユニットから入力データを取り込む際に、ち
ょうど入出力バスに外乱が生□じると、誤った出力デー
タが外部出力されたり、誤った入力データに従って制御
が進めてれるとととなり、PCシステムが誤動作する。
いは入タカユニットから入力データを取り込む際に、ち
ょうど入出力バスに外乱が生□じると、誤った出力デー
タが外部出力されたり、誤った入力データに従って制御
が進めてれるとととなり、PCシステムが誤動作する。
入出力バスの擾乱は、入出力バスの:ネクタにトを着脱
すると、・入出力バスの擾乱によプPCシステムが誤動
作してしまう。したがって従来のPCでは、運転中に入
出力ユニットを着脱することを禁止している。
すると、・入出力バスの擾乱によプPCシステムが誤動
作してしまう。したがって従来のPCでは、運転中に入
出力ユニットを着脱することを禁止している。
ところで、一部の入出力ユニットが故障したときに、そ
の故障部分とは関連しない部分ではPCの運転を続けた
ままで、故障ユニットを着脱交換できれば非常に便利で
ある(このような操作を入出力ユニットのオンライン脱
着という)−0しかし、従来のPCではこの操作は行な
えない。
の故障部分とは関連しない部分ではPCの運転を続けた
ままで、故障ユニットを着脱交換できれば非常に便利で
ある(このような操作を入出力ユニットのオンライン脱
着という)−0しかし、従来のPCではこの操作は行な
えない。
〈発明の目的〉
この発明の目的は、CPU側に負担をかけることなく、
入出力バスに擾乱が生じたとき速かにそれを検出できる
ようにした入出力バスの監視回路゛ を提供することに
ある。
入出力バスに擾乱が生じたとき速かにそれを検出できる
ようにした入出力バスの監視回路゛ を提供することに
ある。
〈発明の構成と効果〉゛
上記の目”的を達成するために、こ;発明は、入出力ユ
ニットにつながる入出力バスとCPUのデータバスとを
バスゲート回路を介して接続し、上記CPUが上記入出
力ユニットをアクセスするときに上記バスゲート回路を
開く構成のデータ処理装置において、上記バスゲート回
路が閉じられている期間において上記入出力バスにバッ
フ7回路を介してテストデータを送出する手段と、この
手段の動作中に上記入出力バスに正しく上記テストデー
タが生じているか否かを比較判定する手段とを設けた。
ニットにつながる入出力バスとCPUのデータバスとを
バスゲート回路を介して接続し、上記CPUが上記入出
力ユニットをアクセスするときに上記バスゲート回路を
開く構成のデータ処理装置において、上記バスゲート回
路が閉じられている期間において上記入出力バスにバッ
フ7回路を介してテストデータを送出する手段と、この
手段の動作中に上記入出力バスに正しく上記テストデー
タが生じているか否かを比較判定する手段とを設けた。
この構成によれば、上記CPUが上記入出力ユニットを
アクセスする極〈短い時間を除いては、入出力バスの擾
乱の有無を°監視できる。入出力ユニットを連続的にア
クセスするときも、上・記バスゲート回路が開きっばな
しとはならず、微小な周期で入出力バスを監視し続ける
ことができる。
アクセスする極〈短い時間を除いては、入出力バスの擾
乱の有無を°監視できる。入出力ユニットを連続的にア
クセスするときも、上・記バスゲート回路が開きっばな
しとはならず、微小な周期で入出力バスを監視し続ける
ことができる。
〈実施例〉 −以下では本発
明による監視回路を備えたPCについて説明する。
明による監視回路を備えたPCについて説明する。
第1図′はPCの全体構成を示している。10はCPU
(モトローラ社製6809を中心とする)、12はシス
テムプログラムなどを記憶するシステムメモリ、14は
対象機器の制御仕様を決めるユーザプログラム記憶用の
メモリ、16はNO,O〜NO,nまである入出力ユニ
ット(入カニニットと出カニニットの総称)、18は入
カニニットからの入力データおよび出カニニットに与え
る出力データを一時記憶する入出カメモリ、20は本P
Cとオペレータとのインターフェイスであるプログラム
コンツールである。
(モトローラ社製6809を中心とする)、12はシス
テムプログラムなどを記憶するシステムメモリ、14は
対象機器の制御仕様を決めるユーザプログラム記憶用の
メモリ、16はNO,O〜NO,nまである入出力ユニ
ット(入カニニットと出カニニットの総称)、18は入
カニニットからの入力データおよび出カニニットに与え
る出力データを一時記憶する入出カメモリ、20は本P
Cとオペレータとのインターフェイスであるプログラム
コンツールである。
また、DBnはCPUl0のデータバス、l0Dnは各
入出力ユニット16につながる入出力バス、22はCP
UデータバスDBnと入出力バスl0Dnとを結合する
バスゲート回路、24は本発明に係る監視回路である。
入出力ユニット16につながる入出力バス、22はCP
UデータバスDBnと入出力バスl0Dnとを結合する
バスゲート回路、24は本発明に係る監視回路である。
なお図を簡潔にするために、データバスDBn*入出力
バスl0Dn、バスゲート回路22を1ビツト構成のよ
うに示しているが、実際にはそうではなく”、通常は8
ビット並列の構成である(1つの入出力ユニット16に
8個の外部入出力端子があるのに対応している)。
バスl0Dn、バスゲート回路22を1ビツト構成のよ
うに示しているが、実際にはそうではなく”、通常は8
ビット並列の構成である(1つの入出力ユニット16に
8個の外部入出力端子があるのに対応している)。
第3図の70−チャートは本PCの動作の概略を示して
いる。ステップ100ではPC各部を所定の初期状態に
整える。次のステップ101も初期処理の1つで、内容
は後述する。
いる。ステップ100ではPC各部を所定の初期状態に
整える。次のステップ101も初期処理の1つで、内容
は後述する。
ステップ102において、メモ゛す14のユーザプログ
ラムをEND命令まで一巡実行することによシ、上記入
出カメモリ18のデータに基づいて演算処理をし、その
処理結果で入出カメモリ18中の出力データを書き換え
ていく。
ラムをEND命令まで一巡実行することによシ、上記入
出カメモリ18のデータに基づいて演算処理をし、その
処理結果で入出カメモリ18中の出力データを書き換え
ていく。
次のステップ103はプログラムコンソールに対するサ
ービ′ス処理で、プログラムコンソ−ル20に制御進行
゛状態を示す表示データを与えたり、反対にプログラム
コンソール20からの各種の指令入力を受は付ける。
□ ′次の′ステップ104では、監視回路
24の異常フラグFLGを信号Fd”C’によってクリ
アする。
ービ′ス処理で、プログラムコンソ−ル20に制御進行
゛状態を示す表示データを与えたり、反対にプログラム
コンソール20からの各種の指令入力を受は付ける。
□ ′次の′ステップ104では、監視回路
24の異常フラグFLGを信号Fd”C’によってクリ
アする。
次めステップ105は入出カリフレッシュ処理□である
。つま゛す、ユーザプログ−ラムめ実行によして書き換
えられた入出カメモリ18中の出力データを蚊当する出
力“ユニット161C転送するとともに、入カニニット
16の最新の入力データを取シ込んで入出カメモリ゛1
8に□記t11+る。 ゛ ′監視回路24の構
成と動作は後で詳しく説明する′が、この回路24’に
:て入出力バスl0Dnの擾乱が検出されると、異常フ
ラグFLGがセットされる。
。つま゛す、ユーザプログ−ラムめ実行によして書き換
えられた入出カメモリ18中の出力データを蚊当する出
力“ユニット161C転送するとともに、入カニニット
16の最新の入力データを取シ込んで入出カメモリ゛1
8に□記t11+る。 ゛ ′監視回路24の構
成と動作は後で詳しく説明する′が、この回路24’に
:て入出力バスl0Dnの擾乱が検出されると、異常フ
ラグFLGがセットされる。
したら、異常フラ7FLGがセットされているか、クリ
アされたままであるかを次のステップ106でチェノ□
りする。異常フラグFLGがクリアされたtまであれば
入出力リフレレシュは正しく行なえたのであシ、その場
゛合は直ちにステップ102(ユーザプログラムの実行
ルーチン)に戻る。異常フレツシー処−中に入出力バス
l0Dnに擾乱が起こう−たことを意味し、その擾乱で
転送データが誤うたものに′な゛つている確率が高い。
アされたままであるかを次のステップ106でチェノ□
りする。異常フラグFLGがクリアされたtまであれば
入出力リフレレシュは正しく行なえたのであシ、その場
゛合は直ちにステップ102(ユーザプログラムの実行
ルーチン)に戻る。異常フレツシー処−中に入出力バス
l0Dnに擾乱が起こう−たことを意味し、その擾乱で
転送データが誤うたものに′な゛つている確率が高い。
この場合ステップ104−105と進み、入出カリフレ
ッシュ処理を監視回路24の詳細な構成例を第2図に示
している。この監視回路”24は、あるビットパターン
の讐ストデータを酷憶する′記憶回路26と、この記憶
回路26の出力端と入出力バスl0Dnとを結ぶパレ7
ア回路28と、記憶回路i6からのテストデータかCP
UデータバスDBn上のデータのいずれかを選択するマ
ルチプレクサ30と−、このマルチプレクサ30で選択
されたデータと入出力バスl0Dn上のデー夛とを比較
する一致回路32と、この一致−回路□32の不一致出
力を隻けて前記異常フラグFLG出力を作るフラグ回路
34と、 CPU1゛0からのシステム−クロックE’
E’、EQや制御信号R/W、DLDK基づ仏て各部の
タイミング信号Gl 、G2 、G3 、G4’を作為
タイミング発生回路36とからなる。 ゛
なお、第3図におけるステップ101は゛上記記憶回路
26にテストデ=りを書き゛込むルーチンである。
ッシュ処理を監視回路24の詳細な構成例を第2図に示
している。この監視回路”24は、あるビットパターン
の讐ストデータを酷憶する′記憶回路26と、この記憶
回路26の出力端と入出力バスl0Dnとを結ぶパレ7
ア回路28と、記憶回路i6からのテストデータかCP
UデータバスDBn上のデータのいずれかを選択するマ
ルチプレクサ30と−、このマルチプレクサ30で選択
されたデータと入出力バスl0Dn上のデー夛とを比較
する一致回路32と、この一致−回路□32の不一致出
力を隻けて前記異常フラグFLG出力を作るフラグ回路
34と、 CPU1゛0からのシステム−クロックE’
E’、EQや制御信号R/W、DLDK基づ仏て各部の
タイミング信号Gl 、G2 、G3 、G4’を作為
タイミング発生回路36とからなる。 ゛
なお、第3図におけるステップ101は゛上記記憶回路
26にテストデ=りを書き゛込むルーチンである。
次に、CPUl0Kよる入出力五二゛ット16′のアク
セス動作と監視回路・24の動作釦ついて、第5図のタ
イミングチャートを参照しながら説明する。
−・ まず出カニニット16に対するアクセス(ライトモード
)について説明する。CPUl0は、アクセスしようと
する出カニニット16をチャンネル選択信号l0CH1
(i = 0〜n)で指定し、制御信号0UTGをLレ
ベルにしてバスゲート回路22の出力ゲートを開いて、
前述の′出力データをデ二タバスDBnへ送出し、さら
に制御信号l0ENを一度Lレベルに己てからHレミル
に戻す。すると、この制御信号l0EN−の立上りに同
期し、入出力バスl0Di>上の出力データが指定した
出力二二ツ′ト16に2ツチされる。
セス動作と監視回路・24の動作釦ついて、第5図のタ
イミングチャートを参照しながら説明する。
−・ まず出カニニット16に対するアクセス(ライトモード
)について説明する。CPUl0は、アクセスしようと
する出カニニット16をチャンネル選択信号l0CH1
(i = 0〜n)で指定し、制御信号0UTGをLレ
ベルにしてバスゲート回路22の出力ゲートを開いて、
前述の′出力データをデ二タバスDBnへ送出し、さら
に制御信号l0ENを一度Lレベルに己てからHレミル
に戻す。すると、この制御信号l0EN−の立上りに同
期し、入出力バスl0Di>上の出力データが指定した
出力二二ツ′ト16に2ツチされる。
このライトモードプタセース時に監視回路24において
は、マルチプレクサ30はCPUデータバースDBn側
に切シ換えられており、またバラフナ回路28は閉じら
れそいる。したがってCPUl0がバスゲート回路2′
2を開いてデータを出力したとき、データバス’DBn
上のデータ゛とメ出゛カバスl0Dn上のデータとが一
致回路32にて比較され°机入出力バスl0DnK擾乱
がなければ両データは一致するはずモあり、擾乱が起き
ると−データは不一致となる。こめ比較動作中の一致回
路3′2の不一致出力は、信号l0ENの立上りタイミ
ングでラック回路34に読み込まれる。
は、マルチプレクサ30はCPUデータバースDBn側
に切シ換えられており、またバラフナ回路28は閉じら
れそいる。したがってCPUl0がバスゲート回路2′
2を開いてデータを出力したとき、データバス’DBn
上のデータ゛とメ出゛カバスl0Dn上のデータとが一
致回路32にて比較され°机入出力バスl0DnK擾乱
がなければ両データは一致するはずモあり、擾乱が起き
ると−データは不一致となる。こめ比較動作中の一致回
路3′2の不一致出力は、信号l0ENの立上りタイミ
ングでラック回路34に読み込まれる。
次に入カニニット16に対するアクセス(リードモード
)について説明する。CPUl0は、アクセスしようと
する入カニニット16をチャンネル選択信号l0CHi
で指定し、またCPUマシンサイクルの後半部分で信号
l0ENとINGt−Lレベルにし、指定した入カニニ
ット16から入出力バスI ODnに入力データを出力
させるとともK、その入力データをバスゲート回路22
を介してデータバスDBnK取り込み、入出カメモリ1
8に書き込むO このリードモードアクセス時に監視回路24においては
、マルチプレクサ30はテストデータ記憶回路26側に
切り換えられ、また信号l0EN 。
)について説明する。CPUl0は、アクセスしようと
する入カニニット16をチャンネル選択信号l0CHi
で指定し、またCPUマシンサイクルの後半部分で信号
l0ENとINGt−Lレベルにし、指定した入カニニ
ット16から入出力バスI ODnに入力データを出力
させるとともK、その入力データをバスゲート回路22
を介してデータバスDBnK取り込み、入出カメモリ1
8に書き込むO このリードモードアクセス時に監視回路24においては
、マルチプレクサ30はテストデータ記憶回路26側に
切り換えられ、また信号l0EN 。
INGがLレベルになる直前にバッファ回路28が開か
れる。つま9リードモードアクセスのためにバスゲート
回路22の入力ゲートが開かれる直前において、記憶回
路26のテストデータがバッファ回路28から入出力バ
スl0Dnに送出される。
れる。つま9リードモードアクセスのためにバスゲート
回路22の入力ゲートが開かれる直前において、記憶回
路26のテストデータがバッファ回路28から入出力バ
スl0Dnに送出される。
そして、記憶回路26の出力(テストデータ)と入出力
バスl0Dn上のデータとが一致回路32で比較される
。入出力バスl0Dnに擾乱がなければ両データは一致
するはずであり、擾乱が起きると両データは不一致とな
る。この比較動作中の一致回路32の不一致出力は、ク
ロックEEの立上シタイミングで7ラグ回路34に読み
込まれる・なお、CPUl0がメモリやプログラムコン
ソール20をアクセスするときにも、上記と同じタイミ
ングでテストデータによる入出力バスl0Dnの監視動
作が行なわれる。
バスl0Dn上のデータとが一致回路32で比較される
。入出力バスl0Dnに擾乱がなければ両データは一致
するはずであり、擾乱が起きると両データは不一致とな
る。この比較動作中の一致回路32の不一致出力は、ク
ロックEEの立上シタイミングで7ラグ回路34に読み
込まれる・なお、CPUl0がメモリやプログラムコン
ソール20をアクセスするときにも、上記と同じタイミ
ングでテストデータによる入出力バスl0Dnの監視動
作が行なわれる。
以上で明かなように、この実施例においては、バスゲー
ト回路22が閉じているときにテストデータによって入
出力バスl0Dnを監視するだけでなく、CPUI O
がバスゲート回路22を開いて入出力バスl0Dnにデ
ータを出力するときに、その出力データを用いても入出
力バスl0Dnを監視している。したがってバスの監視
頻度を非常に高くでき、バス擾乱の監視もれはtlとん
どない。
ト回路22が閉じているときにテストデータによって入
出力バスl0Dnを監視するだけでなく、CPUI O
がバスゲート回路22を開いて入出力バスl0Dnにデ
ータを出力するときに、その出力データを用いても入出
力バスl0Dnを監視している。したがってバスの監視
頻度を非常に高くでき、バス擾乱の監視もれはtlとん
どない。
この実施例に係るPCでは、以上説明した機能に加え、
次の機能を有することで前述した「入出力ユニットのオ
ンライン脱着」を可能にしている。
次の機能を有することで前述した「入出力ユニットのオ
ンライン脱着」を可能にしている。
故障した入出力ユニット16をPC運転継続のまま交換
する場合を例として説明する。ユニット交換に先立ち、
交換しようとする入出力ユニット16のチャンネル番−
をプログラムコンソール20で事前登録する。この登録
入力は第3図のステップ103で受は付けられ、システ
ムメモリ12内のテーブルに登録されるとともに、後述
の脱着OKフラグがセットされ、またプロゲラムコ/ソ
ール20の表示器に「脱着可」が表示される。その後に
登録したチャンネル番号の入出力ユニット16を取り外
し、また新たな入出力ユニット16を装着する。そうし
たならばプログラムコンソール20で脱着が終了した旨
を入力する。これで前記テーブルの登録事項がおよび脱
着OKフラグクリアされ、また「脱着終了」が表示され
る。
する場合を例として説明する。ユニット交換に先立ち、
交換しようとする入出力ユニット16のチャンネル番−
をプログラムコンソール20で事前登録する。この登録
入力は第3図のステップ103で受は付けられ、システ
ムメモリ12内のテーブルに登録されるとともに、後述
の脱着OKフラグがセットされ、またプロゲラムコ/ソ
ール20の表示器に「脱着可」が表示される。その後に
登録したチャンネル番号の入出力ユニット16を取り外
し、また新たな入出力ユニット16を装着する。そうし
たならばプログラムコンソール20で脱着が終了した旨
を入力する。これで前記テーブルの登録事項がおよび脱
着OKフラグクリアされ、また「脱着終了」が表示され
る。
CPUl0は、ユニット脱着の登録があった場合(脱着
OK7ラグがセットされている間)、登録ユニットにつ
いての入出カリフレッシュを通常どおりには行なわない
。つまり登録ユニットが入カニニットの場合は入出カリ
フレッシュを禁止し、入出カメモリ18中の該当入力デ
ータを温存する。
OK7ラグがセットされている間)、登録ユニットにつ
いての入出カリフレッシュを通常どおりには行なわない
。つまり登録ユニットが入カニニットの場合は入出カリ
フレッシュを禁止し、入出カメモリ18中の該当入力デ
ータを温存する。
登録ユニットが出カニニットの場合、入出カリフレッシ
ュ時にそのユニットにオール%ONデータを与える。以
上を整理したのが第4図の70−チャートである(第3
図のステップ105の詳細)。
ュ時にそのユニットにオール%ONデータを与える。以
上を整理したのが第4図の70−チャートである(第3
図のステップ105の詳細)。
以上のように、ユニット脱着に先立って登録操作をする
と、そのユニットは通常の処理対象から事前に外される
。その後ユニットを脱着し、そのことによって入出力バ
スl0Dnに擾乱が生じても、擾乱発生時の入出カリフ
レッシュ処理が前述のように繰返され、入出カリフレッ
シュを誤りのないものにする。この結果、「オンライン
脱着」をしてもPCを誤動作させることがない。
と、そのユニットは通常の処理対象から事前に外される
。その後ユニットを脱着し、そのことによって入出力バ
スl0Dnに擾乱が生じても、擾乱発生時の入出カリフ
レッシュ処理が前述のように繰返され、入出カリフレッ
シュを誤りのないものにする。この結果、「オンライン
脱着」をしてもPCを誤動作させることがない。
第1図は本発明に係る監視回路を備えたグログラマプル
・コントローラのブロック図、第2図は同上監視回路の
構成例を示すブロック図、第3図と第4図は同上プログ
ラマグル・コントローラの動作を示すフローチャート、
第5図は同じくタイミングチャートである。 lO・・・CPU、16・・・入出力ユニット、22・
・・バスゲート回路、24・・・監視回路、28・・・
バッファ回路、32・・・一致回路、34・・・フラグ
回路・DBn・・・CPUデータバス、l0Dn・・・
入出力ハス。
・コントローラのブロック図、第2図は同上監視回路の
構成例を示すブロック図、第3図と第4図は同上プログ
ラマグル・コントローラの動作を示すフローチャート、
第5図は同じくタイミングチャートである。 lO・・・CPU、16・・・入出力ユニット、22・
・・バスゲート回路、24・・・監視回路、28・・・
バッファ回路、32・・・一致回路、34・・・フラグ
回路・DBn・・・CPUデータバス、l0Dn・・・
入出力ハス。
Claims (1)
- (1)入出力ユニットにつながる入出力バスとCPUの
データバスとをバスゲート回路を介して接続し、上記C
PUが上記入出力ユニットをアクセスするときに上記バ
スゲート回路を開く構成のデータ処理装置において、上
記バスゲート回路が閉じられている期間において上記入
出力バスにバッファ回路を介してテストデータを送出す
る手段と、この手段の動作中に上記入出力バスに正しく
上記テストデータが生じているか否かを比較判定する手
段とを設けてなる入出力バスの監視回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60029034A JPS61188602A (ja) | 1985-02-16 | 1985-02-16 | 入出力バスの監視回路 |
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EP19860101917 EP0198170B1 (en) | 1985-02-16 | 1986-02-14 | A monitor circuit |
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JP60029034A JPS61188602A (ja) | 1985-02-16 | 1985-02-16 | 入出力バスの監視回路 |
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ID=12265122
Family Applications (1)
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- 1986-02-14 DE DE19863689491 patent/DE3689491T2/de not_active Expired - Fee Related
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EP0198170A2 (en) | 1986-10-22 |
DE3689491D1 (de) | 1994-02-17 |
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DE3689491T2 (de) | 1994-08-11 |
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