JPH05273311A - 論理集積回路 - Google Patents

論理集積回路

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JPH05273311A
JPH05273311A JP4066449A JP6644992A JPH05273311A JP H05273311 A JPH05273311 A JP H05273311A JP 4066449 A JP4066449 A JP 4066449A JP 6644992 A JP6644992 A JP 6644992A JP H05273311 A JPH05273311 A JP H05273311A
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JP
Japan
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circuit
clock signal
integrated circuit
logic integrated
flip
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JP4066449A
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Tomoaki Shima
友朗 島
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318552—Clock circuits details
    • G—PHYSICS
    • G01—MEASURING; TESTING
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Abstract

(57)【要約】 【目的】 検査容易化設計手法によって構成された論理
集積回路において、各テスト回路部が形成するシフトレ
ジスタの誤動作を防止して、かつ論理回路のレイアウト
及び検査の容易化を図る。 【構成】 クロック信号端子１ｂを介して入力したクロ
ック信号を反転して逆相クロック信号として出力するイ
ンバータ回路１４と、クロック信号及び逆相クロック信
号を入力とする３つの相互に縦続接続されたラッチ回路
１１，１２，１３とで、フリップフロップ回路を構成す
る。このフリップフロップ回路は、入力端子１ａからデ
ータを入力して出力端子１ｃへデータの読み出しを行な
い、論理集積回路における各テスト回路部となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、論理集積回路に関し、
特に半導体集積回路の検査を容易化する回路構成である
論理集積回路に関する。
【０００２】
【従来の技術】従来の論理集積回路としては、図４のブ
ロック図に示すようなマスタースレーブ形式フリップフ
ロップ回路である論理集積回路がある。図４に示すフリ
ップフロップ回路は、クロック信号端子４Ｃ及びインバ
ータ回路４３を介して入力するクロック信号によって、
内蔵する各スイッチ回路４４の開閉をする。そして、マ
スター側ラッチ回路４１がＯＮ状態のときは、スレーブ
側ラッチ回路４２はＯＦＦ状態となり、マスター側ラッ
チ回路４１においてデータ入力端子４ａよりデータを取
り込む。次にマスター側ラッチ回路４１がＯＦＦ状態と
なったときは、スレーブ側ラッチ回路４２はＯＮ状態と
なり、スレーブ側ラッチ回路４２はマスター側ラッチ回
路４１よりデータを取り込みデータ出力端子４ｂにその
データを出力する。
【０００３】図５は、従来の論理集積回路における検査
容易化設計手法の一つであるスキャンパス法を半導体基
板上の集積回路へ拡張したBoundary-scanと呼ばれる手
法の一例であり、例えばIEEE 1149.1-1990に記載されて
いる。図５に示すように基板５１上に実装された集積回
路５２において、内部論理回路５３と各入出力端子５８
との間には、テスト回路５６が夫々組み込まれている。
各テスト回路５６は、テスト時において直列に接続され
シフトレジスタを形成する。またこのとき基板５１上に
おいて同様の構造を持つ集積回路５３のテスト端子５９
どうしを直列に接続して、基板５１上においてテストデ
ータを専用に通過させるテストデータ専用パス６０が形
成されている。
【０００４】これらにより図５に示す従来の論理集積回
路では、外部に設けられている集積回路に対してスキャ
ンイン端子５４及びスキャンアウト端子５５を用いてア
クセスすることができて、テストデータ専用パス６０を
用いて集積回路５２内のテスト回路部５６へテストデー
タを送り検査をする。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の論理集積回路では、入出力バッファの全てに対
してテスト回路部を設ける必要があり、その各テスト回
路部はテスト時において直列に接続されるため、入出力
端子即ち入出力バッファが多くなるに伴い各テスト回路
部が形成するシフトレジスタが長くなり、そのシフトレ
ジスタを駆動させるクロック信号における配線遅延量が
大きくなるので、そのシフトレジスタ内部においてデー
タの読み込み時にタイミングのずれを生じ易くなり誤動
作を生じ易くなってしまうという問題点がある。
【０００６】図６は、従来のシフトレジスタの構成の一
例を示すブロック図であり、上述の各テスト回路部が形
成するシフトレジスタに相当する。図６に示すシフトレ
ジスタは、フリップフロップ回路２１，２２と遅延２３
とで構成されている。図７は、図４に示す論理集積回路
を用いて図６に示すシフトレジスタを構成した場合にお
ける、その図６に示すシフトレジスタの各部の動作タイ
ミングを示すタイミング図である。従来のマスタースレ
ーブ形式フリップフロップ回路では、１回のクロック信
号の立ち上がり及び立ち下がりにおけるエッジにおいて
スイッチ回路の開閉をしている。従って、図７に示すよ
うにフリップフロップ２１の出力データ２ａを次段のフ
リップフロップ２２が読み込む際（図７の矢印）におい
て、遅延２３における遅延量が大きいと、フリップフロ
ップ２２は出力データ２ｂを読み込んでしまい、出力デ
ータ２ａの読みとばしをしてしまう。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、検査容易化設計手法によって構成された論
理集積回路において、各テスト回路部が形成するシフト
レジスタの誤動作を防止でき、かつ論理回路のレイアウ
ト及び検査を容易にできる論理集積回路を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明に係る論理集積回
路は、入力及び出力のための複数のバッファ回路を有す
る論理集積回路において、前記バッファ回路は、複数の
インバータ及び複数のスイッチ回路で構成するラッチ回
路を３つ縦列に接続したフリップフロップ回路を有して
いて、他の前記バッファ回路と共にシフトレジスタを構
成することを特徴とする。
【０００９】
【作用】本発明に係る論理集積回路においては、検査容
易化設計手法によって構成される論理集積回路におい
て、入力及び出力のための複数のバッファ回路は、複数
のインバータ及び複数のスイッチ回路で構成するラッチ
回路を３つ縦列に接続したフリップフロップ回路で夫々
構成されている。また入力及び出力のための複数のバッ
ファ回路は、本論理集積回路のテスト時において夫々直
列に接続されてシフトレジスタを構成し、夫々テスト回
路部を形成している。これらにより本発明に係る論理集
積回路は、入出力端子の増大に伴ってバッファ回路の数
が増大して、フリップフロップ回路が形成するシフトレ
ジスタにおけるクロック信号の遅延量が大きくなって
も、フリップフロップ回路は１．５回のクロック信号の
立ち上がり及び立ち下がりにおけるエッジにおいてデー
タの読み込みをするので、クロック信号のパルス幅をク
ロック信号の遅延量を考慮して広くしておくことによ
り、フリップフロップ回路間でのデータの読みとばし等
の誤動作を防ぐことができて、かつ、クロック信号線の
レイアウトを容易にすることができる。
【００１０】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
【００１１】図１は、本発明の実施例に係る論理集積回
路を示すブロック図である。図１に示すように本実施例
に係る論理集積回路は、クロック信号端子１ｂを介して
入力したクロック信号を反転して逆相クロック信号とし
て出力するインバータ回路１４と、クロック信号及び逆
相クロック信号を入力とする３つの相互に縦列接続され
たラッチ回路１１，１２，１３とで、フリップフロップ
回路を構成している。そして、本実施例に係る論理集積
回路は、入力端子１ａからデータを入力して、出力端子
１ｃへデータの読み出しをする。
【００１２】次に、上述の如く構成された本実施例に係
る論理集積回路の動作について説明する。図３は、本実
施例に係る論理集積回路を用いて図６に示すシフトレジ
スタを構成した場合における、図６に示すシフトレジス
タの各部の動作タイミングを示すタイミング図である。
本実施例に係る論理集積回路は、図３に示すように、
１．５回のクロック信号の立ち上がり及び立ち下がりに
おけるエッジにおいてスイッチ回路の開閉をして、デー
タの読み込みを同時にする。
【００１３】これらにより、本実施例に係る論理集積回
路は、図３に示すようにクロック信号の遅延が大きくな
ってもその分クロック信号の幅２３を広くとることによ
って、次段のフリップフロップで確実にデータを読み込
むことができる。
【００１４】図２は、論理集積回路における検査容易化
設計手法の一つであるＢｏｕｎｄａｒｙ−ｓｃａｎ手法
を用いることができる集積回路において、テスト回路部
３４に本実施例に係る論理集積回路を用いてシフトレジ
スタ３５を構成した論理集積回路を示すブロック図であ
る。図２に示すように集積回路３３内において内部論理
回路３１と各入出力端子３６との間には、テスト回路３
４が夫々組み込まれている。各テスト回路３４は、テス
ト時において直列に接続されて、制御回路３２と共にシ
フトレジスタ３５を形成する。制御回路３２は、データ
入力端子３ａ，データ出力端子３ｂ及びクロック入力端
子３ｃを有している。
【００１５】従来の論理集積回路では、クロック信号線
３７を配線する際にフリップフロップ回路間におけるク
ロック信号の遅延量が大きくならないようにレイアウト
をするか、又はクロック信号を２相にしてフリップフロ
ップ回路におけるマスター側とスレーブ側とを別々のク
ロック信号により動作させることが必要である。
【００１６】しかし、図３に示す論理集積回路において
は、クロック信号の遅延量がどんなに大きくなってもク
ロック信号のパルス幅を広くすることで対応することが
できるので、クロック信号線の配線におけるレイアウト
を考慮する必要を無くすことができる。
【００１７】
【発明の効果】以上説明したように本発明に係る論理集
積回路によれば、検査容易化設計手法によって構成され
る論理集積回路において、テスト回路部を形成するフリ
ップフロップ回路を複数のラッチ回路の縦列接続により
構成したので、そのフリップフロップ回路が形成するシ
フトレジスタにおけるクロック信号の遅延量が大きくて
も、クロック信号のパルス幅をクロック信号の遅延量を
考慮して広くしておくことにより、フリップフロップ回
路間でのデータの読みとばし等の誤動作を防ぐことがで
きて、かつ、クロック信号線のレイアウトを容易にする
ことができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る論理集積回路を示すブロ
ック図である。
【図２】図１に示す論理集積回路をBoundary-scan手法
の用いることができる集積回路のテスト回路部に用いた
論理集積回路を示すブロック図である。
【図３】図１に示す論理集積回路を用いて図６に示すシ
フトレジスタを構成した場合における、その図６に示す
シフトレジスタの各部の動作タイミングを示すタイミン
グ図である。
【図４】従来の論理集積回路におけるマスタースレーブ
形式フリップフロップ回路の一例を示すブロック図あ
る。
【図５】従来の論理集積回路におけるBoundary-scan手
法を用いた回路の一例を示すブロック図である。
【図６】従来のシフトレジスタの構成を示すブロック図
である。
【図７】図４に示す論理集積回路を用いて図６に示すシ
フトレジスタを構成した場合における、その図６に示す
シフトレジスタの各部の動作タイミングを示すタイミン
グ図である。
【符号の説明】
１１，１２，１３ ；ラッチ回路 １４ ；インバータ回路 １５ ；スイッチ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 8728−4Ｍ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 入力及び出力のための複数のバッファ回
    路を有する論理集積回路において、前記バッファ回路
    は、複数のインバータ及び複数のスイッチ回路で構成す
    るラッチ回路を３つ縦列に接続したフリップフロップ回
    路を有していて、他の前記バッファ回路と共にシフトレ
    ジスタを構成することを特徴とする論理集積回路。
JP4066449A 1992-03-24 1992-03-24 論理集積回路 Pending JPH05273311A (ja)

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JP4066449A JPH05273311A (ja) 1992-03-24 1992-03-24 論理集積回路
US08/036,171 US5488614A (en) 1992-03-24 1993-03-23 Integrated logic circuit

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