JPH0261569A - シリアルシフトレジスタ - Google Patents
シリアルシフトレジスタInfo
- Publication number
- JPH0261569A JPH0261569A JP63213987A JP21398788A JPH0261569A JP H0261569 A JPH0261569 A JP H0261569A JP 63213987 A JP63213987 A JP 63213987A JP 21398788 A JP21398788 A JP 21398788A JP H0261569 A JPH0261569 A JP H0261569A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- skew
- flip
- clock
- serial shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 3
- 238000012360 testing method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000010998 test method Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Tests Of Electronic Circuits (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシリアルスキャンテスト法によって回路試験を
行なうことが可能なシリアルシフトレジスタに関する。
行なうことが可能なシリアルシフトレジスタに関する。
従来の技術
半導体集積回路を効率的に試験するのにシリアルスキャ
ンテスト方法がある。この方法は回路中のフリップ・フ
ロップをシリアルシフトレジスタ構成とし、試験時にこ
のシリアルシフトレジスタに対してシリアルイン、シリ
アルアウトができるようにする方法である。これにより
チップ外部端子から試験パターンを書き込むことができ
、組み合わせ回路で論理演算されてフリップ・フロップ
にセットされた試験データをチップ外部端子から読み出
すことができる。シリアルスキャンテストの場合の回路
例を第２図に示す。１１，１２．・旧・・１ｎおよび２
１，２２．・・・・・・２ｎはセレクタ付のＤフリップ
・フロップで、Ｔ入力によってＤ入力かＤＴ大入力選択
する。ＴＥＳＴ信号によってテストモードと実動作モー
ドとを切り替える。最初、テストモードにして入力端子
ＳｌｌよりＤフリップ・フロップの１１．１２．・・・
・・・ｉｎで構成するシリアルシフトレジスタに検査パ
ターンを書き込んだ後、実動作モードにもどして組み合
わせ回路で論理演算された結果をＤフリップ・フロップ
２１，２２．・・・・・・２ｎで構成するシリアルシフ
トレジスタにセットし、再度、テストモードにもどして
出力端子ＳＯ２より読み出して検査を行なう。
ンテスト方法がある。この方法は回路中のフリップ・フ
ロップをシリアルシフトレジスタ構成とし、試験時にこ
のシリアルシフトレジスタに対してシリアルイン、シリ
アルアウトができるようにする方法である。これにより
チップ外部端子から試験パターンを書き込むことができ
、組み合わせ回路で論理演算されてフリップ・フロップ
にセットされた試験データをチップ外部端子から読み出
すことができる。シリアルスキャンテストの場合の回路
例を第２図に示す。１１，１２．・旧・・１ｎおよび２
１，２２．・・・・・・２ｎはセレクタ付のＤフリップ
・フロップで、Ｔ入力によってＤ入力かＤＴ大入力選択
する。ＴＥＳＴ信号によってテストモードと実動作モー
ドとを切り替える。最初、テストモードにして入力端子
ＳｌｌよりＤフリップ・フロップの１１．１２．・・・
・・・ｉｎで構成するシリアルシフトレジスタに検査パ
ターンを書き込んだ後、実動作モードにもどして組み合
わせ回路で論理演算された結果をＤフリップ・フロップ
２１，２２．・・・・・・２ｎで構成するシリアルシフ
トレジスタにセットし、再度、テストモードにもどして
出力端子ＳＯ２より読み出して検査を行なう。
発明が解決しようとする課題
実際のシリアルシフトレジスタを構成するフリップ・フ
ロップのクロックにはスキューが発生する。レイアウト
上、クロックの分配される経路の配線容量や配線抵抗、
ファンアウト数などの違いが存在するからである。この
クロックのスキューが大きくなると、シーリアルシフト
レジスタのデータ転送が正しく行なわれな（なる。この
例の構成図を第３図に、タンミング図を第４図（ａ）、
（ｂ）に示す。クロック１とクロック２の間にスキュ
ーがあってクロック２がクロック１より遅れるためにＤ
フリップ・フロップ１３は本来のデータよりも１クロツ
ク前のデータを出力する。本発明は上記の問題点を解決
する手段を与えるもので、シリアルシフトレジスタにお
けるクロックのスキューの影響を大幅に軽減することを
目的とする。
ロップのクロックにはスキューが発生する。レイアウト
上、クロックの分配される経路の配線容量や配線抵抗、
ファンアウト数などの違いが存在するからである。この
クロックのスキューが大きくなると、シーリアルシフト
レジスタのデータ転送が正しく行なわれな（なる。この
例の構成図を第３図に、タンミング図を第４図（ａ）、
（ｂ）に示す。クロック１とクロック２の間にスキュ
ーがあってクロック２がクロック１より遅れるためにＤ
フリップ・フロップ１３は本来のデータよりも１クロツ
ク前のデータを出力する。本発明は上記の問題点を解決
する手段を与えるもので、シリアルシフトレジスタにお
けるクロックのスキューの影響を大幅に軽減することを
目的とする。
課題を解決するための手段
この目的を達成するために本発明はフリップ・フロップ
の出力を、遅延手段を介して、次段の７リツプ・フロッ
プに接続して、複数のフリップ・フロップをシリアルシ
フトレジスタ構成としたものである。
の出力を、遅延手段を介して、次段の７リツプ・フロッ
プに接続して、複数のフリップ・フロップをシリアルシ
フトレジスタ構成としたものである。
作用
この構成によって意図的にシリアルシフトレジスタを構
成するフリップ・フロップ間のデータ転送を遅延させ、
フリップ・フロップを駆動するクロックにスキューが生
じても正しいデータ転送をさせることが可能となる。
成するフリップ・フロップ間のデータ転送を遅延させ、
フリップ・フロップを駆動するクロックにスキューが生
じても正しいデータ転送をさせることが可能となる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明のシリアルシフトレジスタの
構成図である。現実の回路では、この回路のみで回路網
が閉じていることはないが、ここでは、シリアルシフト
レジスタの部分のみを抜き出している。第１図において
、１１，１２゜１３．１４がＤフリップ・フロップ、Ｉ
ｌ、 １２゜■３がインバータである。クロック信号
ＣＫ、 とＣＮ３ とは通常同一のクロック信号であ
るが、スキューを強調して別信号として表わした。本実
施例ではフリップ・フロップの出力をインバータを介し
て次段のフリップ・フロップの入力に接続している。今
、入力のクロック信号ＣＫ ｒとＣＮ３との間にスキュ
ーがｔｌ−２だけあるとし、各Ｄフリップ・フロップの
クロックが入ってからデータが出力されるまでの時間を
ｊｄＱ＋各インバータによる遅延時間をｔｄｌ＋ Ｄフ
リップ・フロップのデータセットアツプタイムをｔｓ
とする。Ｄフリップ・フロップ１２とＤフリップ・フロ
ップ１３との間のデータ転送の際に、インバータＩ２を
挿入しない場合（この場合はＤフリップ・フロップのＱ
端子より次段のＤフリップ・フロップの入力に接続する
）、ＣＫ＋ とＣＮ３との間に ｔｌ−２＞ ｔｄｇ ＋ ｔｓ のスキューが存在すると、シリアルシフトレジスタは誤
動作する。そこで本実施例のように、インバータ■２を
Ｄフリップ・フロップ１２．１３間のデータ配線に挿入
してやり、このインバータ！２の遅延ｔｄｌをｔｌ−２
より充分大きくかつシリアルシフトレジスタのサイクル
タイムより充分小さく選ぶことにより ｔｌ−ｘ＜ ｔ ｄｑ＋ ｔ３ ＋ ｔ
ｄ菖とすることが可能となって上記シリアルシフトレ
ジスタのデータ転送は、いずれのクロックのスキューに
かかわりなく、正常に行なわれる。
説明する。第１図は本発明のシリアルシフトレジスタの
構成図である。現実の回路では、この回路のみで回路網
が閉じていることはないが、ここでは、シリアルシフト
レジスタの部分のみを抜き出している。第１図において
、１１，１２゜１３．１４がＤフリップ・フロップ、Ｉ
ｌ、 １２゜■３がインバータである。クロック信号
ＣＫ、 とＣＮ３ とは通常同一のクロック信号であ
るが、スキューを強調して別信号として表わした。本実
施例ではフリップ・フロップの出力をインバータを介し
て次段のフリップ・フロップの入力に接続している。今
、入力のクロック信号ＣＫ ｒとＣＮ３との間にスキュ
ーがｔｌ−２だけあるとし、各Ｄフリップ・フロップの
クロックが入ってからデータが出力されるまでの時間を
ｊｄＱ＋各インバータによる遅延時間をｔｄｌ＋ Ｄフ
リップ・フロップのデータセットアツプタイムをｔｓ
とする。Ｄフリップ・フロップ１２とＤフリップ・フロ
ップ１３との間のデータ転送の際に、インバータＩ２を
挿入しない場合（この場合はＤフリップ・フロップのＱ
端子より次段のＤフリップ・フロップの入力に接続する
）、ＣＫ＋ とＣＮ３との間に ｔｌ−２＞ ｔｄｇ ＋ ｔｓ のスキューが存在すると、シリアルシフトレジスタは誤
動作する。そこで本実施例のように、インバータ■２を
Ｄフリップ・フロップ１２．１３間のデータ配線に挿入
してやり、このインバータ！２の遅延ｔｄｌをｔｌ−２
より充分大きくかつシリアルシフトレジスタのサイクル
タイムより充分小さく選ぶことにより ｔｌ−ｘ＜ ｔ ｄｑ＋ ｔ３ ＋ ｔ
ｄ菖とすることが可能となって上記シリアルシフトレ
ジスタのデータ転送は、いずれのクロックのスキューに
かかわりなく、正常に行なわれる。
なお、本実施例ではシリアルシフトレジスタを構成する
フリップ・フロップ間に挿入する遅延手段をインバータ
としたが、これは、適度な遅延機能をもつものであれば
、バッファであってもよいし、意図的に配置する抵抗素
子あるいは容量素子であってもよい。
フリップ・フロップ間に挿入する遅延手段をインバータ
としたが、これは、適度な遅延機能をもつものであれば
、バッファであってもよいし、意図的に配置する抵抗素
子あるいは容量素子であってもよい。
発明の効果
本発明によれば、シリアルシフトレジスタを構成するフ
リップ・フロップ間を遅延手段を介して接続することに
より、シリアルシフトレジスタを動かすクロックのスキ
ューにほとんど依存しない安定したシリアルシフトレジ
スタを実現できることから、設計容易なシリアルスキャ
ンテスト回路を有す半導体集積回路を実現することも可
能である。
リップ・フロップ間を遅延手段を介して接続することに
より、シリアルシフトレジスタを動かすクロックのスキ
ューにほとんど依存しない安定したシリアルシフトレジ
スタを実現できることから、設計容易なシリアルスキャ
ンテスト回路を有す半導体集積回路を実現することも可
能である。
第１図は本発明の一実施例の構成図、第２図はシリアル
スキャンテスト法を説明する概念図、第３図は従来例の
構成図、第４図は正常動作の場合と誤動作の場合の従来
例のタイミング図である。 １１〜１４・・・・・・Ｄフリップ・フロップ、１１〜
！３・・・・・・インバータ。
スキャンテスト法を説明する概念図、第３図は従来例の
構成図、第４図は正常動作の場合と誤動作の場合の従来
例のタイミング図である。 １１〜１４・・・・・・Ｄフリップ・フロップ、１１〜
！３・・・・・・インバータ。
Claims (1)
- フリップ・フロップの出力を、遅延手段を介して、次段
のフリップ・フロップの入力に接続した構成のシリアル
シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213987A JPH0261569A (ja) | 1988-08-29 | 1988-08-29 | シリアルシフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213987A JPH0261569A (ja) | 1988-08-29 | 1988-08-29 | シリアルシフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0261569A true JPH0261569A (ja) | 1990-03-01 |
Family
ID=16648376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213987A Pending JPH0261569A (ja) | 1988-08-29 | 1988-08-29 | シリアルシフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0261569A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1221700A1 (de) * | 2001-11-02 | 2002-07-10 | Siemens Aktiengesellschaft | Elektronischer Baustein mit verbesserter Boundary-Scan-Implementierung |
| WO2005006004A1 (ja) * | 2003-07-09 | 2005-01-20 | Matsushita Electric Industrial Co., Ltd. | スキャンテスト設計方法、スキャンテスト回路、スキャンテスト回路挿入用ｃａｄプログラム、大規模集積回路及び携帯デジタル機器 |
| JP2007095256A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子のデータ入力装置 |
-
1988
- 1988-08-29 JP JP63213987A patent/JPH0261569A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1221700A1 (de) * | 2001-11-02 | 2002-07-10 | Siemens Aktiengesellschaft | Elektronischer Baustein mit verbesserter Boundary-Scan-Implementierung |
| WO2005006004A1 (ja) * | 2003-07-09 | 2005-01-20 | Matsushita Electric Industrial Co., Ltd. | スキャンテスト設計方法、スキャンテスト回路、スキャンテスト回路挿入用ｃａｄプログラム、大規模集積回路及び携帯デジタル機器 |
| EP1643257A1 (en) * | 2003-07-09 | 2006-04-05 | Matsushita Electric Industrial Co., Ltd. | Scan test design method, scan test circuit, scan test circuit insertion cad program, large-scale integrated circuit, and mobile digital device |
| EP1643257A4 (en) * | 2003-07-09 | 2006-07-26 | Matsushita Electric Ind Co Ltd | EXPLORATION TEST DESIGN METHOD, EXPLORATION TEST CIRCUIT, CORRESPONDING CIRCUIT INSERTION CAD PROGRAM, LARGE SCALE INTEGRATED CIRCUIT, AND DIGITAL MOBILE DEVICE |
| JP2007095256A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子のデータ入力装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6763489B2 (en) | Method for scan testing of digital circuit, digital circuit for use therewith and program product for incorporating test methodology into circuit description | |
| JP2614345B2 (ja) | スキャンフリップフロップ | |
| JP2522140B2 (ja) | 論理回路 | |
| US6145105A (en) | Method and apparatus for scan testing digital circuits | |
| JP2871291B2 (ja) | 論理集積回路 | |
| JP2007108172A (ja) | 半導体回路のオンチップ特性を測定するための装置及びそれに関する方法 | |
| EP0319187B1 (en) | Scan data path coupling | |
| JPH05273311A (ja) | 論理集積回路 | |
| JP2657363B2 (ja) | ２つのクロック信号間のスキューを検査するための装置 | |
| US6073260A (en) | Integrated circuit | |
| US5898702A (en) | Mutual exclusivity circuit for use in test pattern application scan architecture circuits | |
| US20050055614A1 (en) | Multi-clock domain logic system and related method | |
| JP4512934B2 (ja) | 論理設計された集積回路に対するレイアウト設計及びタイミング調整の方法及び装置並びにこの方法を実行するためのプログラム及びこのプログラムが記録されたコンピュータ読み取り可能な記録媒体 | |
| US5848075A (en) | Test device employing scan path having circuitry at switches between a scan in signal transmitted and previously held at a predetermined clock timing | |
| JPH0261569A (ja) | シリアルシフトレジスタ | |
| JPH08201484A (ja) | 半導体集積回路装置 | |
| JP2785506B2 (ja) | スキャン用回路 | |
| JP3430056B2 (ja) | ディレイテスト容易化回路を内蔵した集積回路および集積回路のパスディレイテスト方法 | |
| JPH0389178A (ja) | 半導体集積回路 | |
| JP2000227456A (ja) | スキャンフリップフロップ | |
| JP2004037264A (ja) | スキャン機能付きフリップフロップ回路およびスキャンテスト回路 | |
| JP2004294213A (ja) | スキャン機能付フリップフロップ回路およびスキャンテスト回路ならびにスキャンテスト回路配線方法 | |
| JP2001033521A5 (ja) | ||
| JP2001228213A (ja) | 半導体集積回路装置及びクロックスキューの検証方法 | |
| JP3246482B2 (ja) | 出力遅延時間測定用テスト方法およびそのテスト回路 |