JPH0261569A - シリアルシフトレジスタ - Google Patents
シリアルシフトレジスタInfo
- Publication number
- JPH0261569A JPH0261569A JP63213987A JP21398788A JPH0261569A JP H0261569 A JPH0261569 A JP H0261569A JP 63213987 A JP63213987 A JP 63213987A JP 21398788 A JP21398788 A JP 21398788A JP H0261569 A JPH0261569 A JP H0261569A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- skew
- flip
- clock
- serial shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 3
- 238000012360 testing method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000010998 test method Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Tests Of Electronic Circuits (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシリアルスキャンテスト法によって回路試験を
行なうことが可能なシリアルシフトレジスタに関する。
行なうことが可能なシリアルシフトレジスタに関する。
従来の技術
半導体集積回路を効率的に試験するのにシリアルスキャ
ンテスト方法がある。この方法は回路中のフリップ・フ
ロップをシリアルシフトレジスタ構成とし、試験時にこ
のシリアルシフトレジスタに対してシリアルイン、シリ
アルアウトができるようにする方法である。これにより
チップ外部端子から試験パターンを書き込むことができ
、組み合わせ回路で論理演算されてフリップ・フロップ
にセットされた試験データをチップ外部端子から読み出
すことができる。シリアルスキャンテストの場合の回路
例を第2図に示す。11,12.・旧・・1nおよび2
1,22.・・・・・・2nはセレクタ付のDフリップ
・フロップで、T入力によってD入力かDT大入力選択
する。TEST信号によってテストモードと実動作モー
ドとを切り替える。最初、テストモードにして入力端子
SllよりDフリップ・フロップの11.12.・・・
・・・inで構成するシリアルシフトレジスタに検査パ
ターンを書き込んだ後、実動作モードにもどして組み合
わせ回路で論理演算された結果をDフリップ・フロップ
21,22.・・・・・・2nで構成するシリアルシフ
トレジスタにセットし、再度、テストモードにもどして
出力端子SO2より読み出して検査を行なう。
ンテスト方法がある。この方法は回路中のフリップ・フ
ロップをシリアルシフトレジスタ構成とし、試験時にこ
のシリアルシフトレジスタに対してシリアルイン、シリ
アルアウトができるようにする方法である。これにより
チップ外部端子から試験パターンを書き込むことができ
、組み合わせ回路で論理演算されてフリップ・フロップ
にセットされた試験データをチップ外部端子から読み出
すことができる。シリアルスキャンテストの場合の回路
例を第2図に示す。11,12.・旧・・1nおよび2
1,22.・・・・・・2nはセレクタ付のDフリップ
・フロップで、T入力によってD入力かDT大入力選択
する。TEST信号によってテストモードと実動作モー
ドとを切り替える。最初、テストモードにして入力端子
SllよりDフリップ・フロップの11.12.・・・
・・・inで構成するシリアルシフトレジスタに検査パ
ターンを書き込んだ後、実動作モードにもどして組み合
わせ回路で論理演算された結果をDフリップ・フロップ
21,22.・・・・・・2nで構成するシリアルシフ
トレジスタにセットし、再度、テストモードにもどして
出力端子SO2より読み出して検査を行なう。
発明が解決しようとする課題
実際のシリアルシフトレジスタを構成するフリップ・フ
ロップのクロックにはスキューが発生する。レイアウト
上、クロックの分配される経路の配線容量や配線抵抗、
ファンアウト数などの違いが存在するからである。この
クロックのスキューが大きくなると、シーリアルシフト
レジスタのデータ転送が正しく行なわれな(なる。この
例の構成図を第3図に、タンミング図を第4図(a)、
(b)に示す。クロック1とクロック2の間にスキュ
ーがあってクロック2がクロック1より遅れるためにD
フリップ・フロップ13は本来のデータよりも1クロツ
ク前のデータを出力する。本発明は上記の問題点を解決
する手段を与えるもので、シリアルシフトレジスタにお
けるクロックのスキューの影響を大幅に軽減することを
目的とする。
ロップのクロックにはスキューが発生する。レイアウト
上、クロックの分配される経路の配線容量や配線抵抗、
ファンアウト数などの違いが存在するからである。この
クロックのスキューが大きくなると、シーリアルシフト
レジスタのデータ転送が正しく行なわれな(なる。この
例の構成図を第3図に、タンミング図を第4図(a)、
(b)に示す。クロック1とクロック2の間にスキュ
ーがあってクロック2がクロック1より遅れるためにD
フリップ・フロップ13は本来のデータよりも1クロツ
ク前のデータを出力する。本発明は上記の問題点を解決
する手段を与えるもので、シリアルシフトレジスタにお
けるクロックのスキューの影響を大幅に軽減することを
目的とする。
課題を解決するための手段
この目的を達成するために本発明はフリップ・フロップ
の出力を、遅延手段を介して、次段の7リツプ・フロッ
プに接続して、複数のフリップ・フロップをシリアルシ
フトレジスタ構成としたものである。
の出力を、遅延手段を介して、次段の7リツプ・フロッ
プに接続して、複数のフリップ・フロップをシリアルシ
フトレジスタ構成としたものである。
作用
この構成によって意図的にシリアルシフトレジスタを構
成するフリップ・フロップ間のデータ転送を遅延させ、
フリップ・フロップを駆動するクロックにスキューが生
じても正しいデータ転送をさせることが可能となる。
成するフリップ・フロップ間のデータ転送を遅延させ、
フリップ・フロップを駆動するクロックにスキューが生
じても正しいデータ転送をさせることが可能となる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。第1図は本発明のシリアルシフトレジスタの
構成図である。現実の回路では、この回路のみで回路網
が閉じていることはないが、ここでは、シリアルシフト
レジスタの部分のみを抜き出している。第1図において
、11,12゜13.14がDフリップ・フロップ、I
l、 12゜■3がインバータである。クロック信号
CK、 とCN3 とは通常同一のクロック信号であ
るが、スキューを強調して別信号として表わした。本実
施例ではフリップ・フロップの出力をインバータを介し
て次段のフリップ・フロップの入力に接続している。今
、入力のクロック信号CK rとCN3との間にスキュ
ーがtl−2だけあるとし、各Dフリップ・フロップの
クロックが入ってからデータが出力されるまでの時間を
jdQ+各インバータによる遅延時間をtdl+ Dフ
リップ・フロップのデータセットアツプタイムをts
とする。Dフリップ・フロップ12とDフリップ・フロ
ップ13との間のデータ転送の際に、インバータI2を
挿入しない場合(この場合はDフリップ・フロップのQ
端子より次段のDフリップ・フロップの入力に接続する
)、CK+ とCN3との間に tl−2> tdg + ts のスキューが存在すると、シリアルシフトレジスタは誤
動作する。そこで本実施例のように、インバータ■2を
Dフリップ・フロップ12.13間のデータ配線に挿入
してやり、このインバータ!2の遅延tdlをtl−2
より充分大きくかつシリアルシフトレジスタのサイクル
タイムより充分小さく選ぶことにより tl−x< t dq+ t3 + t
d菖とすることが可能となって上記シリアルシフトレ
ジスタのデータ転送は、いずれのクロックのスキューに
かかわりなく、正常に行なわれる。
説明する。第1図は本発明のシリアルシフトレジスタの
構成図である。現実の回路では、この回路のみで回路網
が閉じていることはないが、ここでは、シリアルシフト
レジスタの部分のみを抜き出している。第1図において
、11,12゜13.14がDフリップ・フロップ、I
l、 12゜■3がインバータである。クロック信号
CK、 とCN3 とは通常同一のクロック信号であ
るが、スキューを強調して別信号として表わした。本実
施例ではフリップ・フロップの出力をインバータを介し
て次段のフリップ・フロップの入力に接続している。今
、入力のクロック信号CK rとCN3との間にスキュ
ーがtl−2だけあるとし、各Dフリップ・フロップの
クロックが入ってからデータが出力されるまでの時間を
jdQ+各インバータによる遅延時間をtdl+ Dフ
リップ・フロップのデータセットアツプタイムをts
とする。Dフリップ・フロップ12とDフリップ・フロ
ップ13との間のデータ転送の際に、インバータI2を
挿入しない場合(この場合はDフリップ・フロップのQ
端子より次段のDフリップ・フロップの入力に接続する
)、CK+ とCN3との間に tl−2> tdg + ts のスキューが存在すると、シリアルシフトレジスタは誤
動作する。そこで本実施例のように、インバータ■2を
Dフリップ・フロップ12.13間のデータ配線に挿入
してやり、このインバータ!2の遅延tdlをtl−2
より充分大きくかつシリアルシフトレジスタのサイクル
タイムより充分小さく選ぶことにより tl−x< t dq+ t3 + t
d菖とすることが可能となって上記シリアルシフトレ
ジスタのデータ転送は、いずれのクロックのスキューに
かかわりなく、正常に行なわれる。
なお、本実施例ではシリアルシフトレジスタを構成する
フリップ・フロップ間に挿入する遅延手段をインバータ
としたが、これは、適度な遅延機能をもつものであれば
、バッファであってもよいし、意図的に配置する抵抗素
子あるいは容量素子であってもよい。
フリップ・フロップ間に挿入する遅延手段をインバータ
としたが、これは、適度な遅延機能をもつものであれば
、バッファであってもよいし、意図的に配置する抵抗素
子あるいは容量素子であってもよい。
発明の効果
本発明によれば、シリアルシフトレジスタを構成するフ
リップ・フロップ間を遅延手段を介して接続することに
より、シリアルシフトレジスタを動かすクロックのスキ
ューにほとんど依存しない安定したシリアルシフトレジ
スタを実現できることから、設計容易なシリアルスキャ
ンテスト回路を有す半導体集積回路を実現することも可
能である。
リップ・フロップ間を遅延手段を介して接続することに
より、シリアルシフトレジスタを動かすクロックのスキ
ューにほとんど依存しない安定したシリアルシフトレジ
スタを実現できることから、設計容易なシリアルスキャ
ンテスト回路を有す半導体集積回路を実現することも可
能である。
第1図は本発明の一実施例の構成図、第2図はシリアル
スキャンテスト法を説明する概念図、第3図は従来例の
構成図、第4図は正常動作の場合と誤動作の場合の従来
例のタイミング図である。 11〜14・・・・・・Dフリップ・フロップ、11〜
!3・・・・・・インバータ。
スキャンテスト法を説明する概念図、第3図は従来例の
構成図、第4図は正常動作の場合と誤動作の場合の従来
例のタイミング図である。 11〜14・・・・・・Dフリップ・フロップ、11〜
!3・・・・・・インバータ。
Claims (1)
- フリップ・フロップの出力を、遅延手段を介して、次段
のフリップ・フロップの入力に接続した構成のシリアル
シフトレジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63213987A JPH0261569A (ja) | 1988-08-29 | 1988-08-29 | シリアルシフトレジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63213987A JPH0261569A (ja) | 1988-08-29 | 1988-08-29 | シリアルシフトレジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0261569A true JPH0261569A (ja) | 1990-03-01 |
Family
ID=16648376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63213987A Pending JPH0261569A (ja) | 1988-08-29 | 1988-08-29 | シリアルシフトレジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0261569A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1221700A1 (de) * | 2001-11-02 | 2002-07-10 | Siemens Aktiengesellschaft | Elektronischer Baustein mit verbesserter Boundary-Scan-Implementierung |
WO2005006004A1 (ja) * | 2003-07-09 | 2005-01-20 | Matsushita Electric Industrial Co., Ltd. | スキャンテスト設計方法、スキャンテスト回路、スキャンテスト回路挿入用cadプログラム、大規模集積回路及び携帯デジタル機器 |
JP2007095256A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子のデータ入力装置 |
-
1988
- 1988-08-29 JP JP63213987A patent/JPH0261569A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1221700A1 (de) * | 2001-11-02 | 2002-07-10 | Siemens Aktiengesellschaft | Elektronischer Baustein mit verbesserter Boundary-Scan-Implementierung |
WO2005006004A1 (ja) * | 2003-07-09 | 2005-01-20 | Matsushita Electric Industrial Co., Ltd. | スキャンテスト設計方法、スキャンテスト回路、スキャンテスト回路挿入用cadプログラム、大規模集積回路及び携帯デジタル機器 |
EP1643257A1 (en) * | 2003-07-09 | 2006-04-05 | Matsushita Electric Industrial Co., Ltd. | Scan test design method, scan test circuit, scan test circuit insertion cad program, large-scale integrated circuit, and mobile digital device |
EP1643257A4 (en) * | 2003-07-09 | 2006-07-26 | Matsushita Electric Ind Co Ltd | EXPLORATION TEST DESIGN METHOD, EXPLORATION TEST CIRCUIT, CORRESPONDING CIRCUIT INSERTION CAD PROGRAM, LARGE SCALE INTEGRATED CIRCUIT, AND DIGITAL MOBILE DEVICE |
JP2007095256A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子のデータ入力装置 |
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