JP3437950B2 - 双方向データを同期的に交換する回路、この回路を含む集積回路チップ及びテスト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、１つのバ
スを共用する複数のエンティティすなわち回路ユニット
間の両方向データ転送用の同期回路に関し、より詳細に
は、両方向データ経路を超大規模集積回路（ＶＬＳＩ）
チップについてテスト可能なものにするための走査連鎖
（scan chain）をさらに含む同期回路に関する。

【０００２】

【従来の技術】チップ上の様々なコンポーネントまたは
マクロを接続してデータ信号を交換するために、通常、
金属配線を使用する。このような信号ワイヤは、大量の
物理的スペースを消費し、したがって、チップの集積密
度に制限を加える。さらに、現在のリソグラフィ配線技
法も達成可能な配線分解能を制限する。配線資源をより
よく利用するための１つの方法は、マクロ間のバス・ワ
イヤを共用することである。トライステート・バスとも
呼ばれる共用バスにより、複数の送信エンティティはそ
のバスの状態を制御できるようになる。このトライステ
ート・バスの欠点は、通常、バス・サイクルあたり所与
のワイヤ上で１つのデータ・ビットしか伝達できないこ
とである。このため、一度にそのバスを駆動できるのは
１つのエンティティだけである。そのバスに接続された
他のすべてのエンティティは、自分の番ではないときに
ハイ・インピーダンス状態になっていなければならず、
そうでなければ、競合が発生する恐れがある。

【０００３】

【発明が解決しようとする課題】したがって、本発明の
一目的は、同じクロック・サイクル中にバス上で反対方
向に移動する両方向データが「スワップ」されて、衝突
しないように、駆動エンティティ間のバスの中心付近に
挿入された同期回路を提供することにある。

【０００４】本発明の他の目的は、両方向データ転送用
の同期回路をＶＬＳＩアプリケーション内で容易にテス
トできるように、走査連鎖を提供することにある。

【０００５】

【課題を解決するための手段】本発明によれば、少なく
とも１つのスワッパ回路が、バスを共用する複数のエン
ティティ間でそのバスに電気的に接続されている。この
スワッパは、各データ方向に１つずつで並列に接続され
た、直列接続ラッチとトライステート回路の対を含む。
このスワッパは、回転ドアとして動作し、バスの一方の
側から移動するデータを取り込み、衝突せずにもう一方
の側にそのデータを移動させる。ラッチ回路は、もう一
方の側から到着したデータを取り込むためにバスの一方
の端部に接続される。さらに、それぞれの駆動エンティ
ティには、アクセスした各ノードごとに外部接続を必要
とせずに回路の内部ノードを監視できるようにすること
により回路のテストを可能にするために、スキャンイン
／スキャンアウト・ポートをそれぞれ備えたマスタ／ス
レーブ・ラッチが設けられている。ＶＬＳＩ配置では、
様々なハードウェア構成を徹底的に検証するために様々
なテスト・パターンを加えることができるように、スキ
ャンイン／スキャンアウト・ポートが複数のこのような
回路内でまとめて接続されている。

【０００６】

【発明の実施の形態】次に添付図面、より詳細には図１
を参照すると、本発明による同期両方向データ経路回路
が示されている。この同期両方向データ経路回路は、左
から右に、駆動エンティティ（駆動回路ユニット）Ｘ１
１５と、第１のバス・ワイヤ・セグメント１０３と、ス
ワッパ１０５と、第２のバス・ワイヤ・セグメント１１
０と、駆動エンティティ（駆動回路ユニット）Ｙ１１６
とを含む。同図は、例示を単純にするため、バスの一方
の側の１つの駆動エンティティＸまたはＹのみを示す
が、所与のアプリケーションではバスの一方の側に複数
の駆動エンティティが存在してもよい。

【０００７】駆動エンティティＸ１１５は、バス・セグ
メント１０３を駆動するためにその出力がトライステー
ト回路１０１に接続されたＬ１ラッチ１００を含む。ス
レーブＬ２＊ラッチ１０２もＬ１ １００の出力に接続
され、Ｌ１ １００へのスレーブとして動作する。駆動
エンティティＹ１１６は、実質的に駆動エンティティＸ
１１５のミラー・イメージであり、同様にトライステー
ト回路１１２に接続されたＬ１ラッチ１１３を含む。ス
レーブＬ２＊ラッチ１１４もＬ１ １１３の出力に接続
されている。駆動エンティティは、バス上で転送すべき
データを受け入れるためのデータ・ポートならびにスレ
ーブＬ２＊ラッチ１０２および１１４により転送される
走査テスト・パターンおよびテスト結果をそれぞれ供給
し取り込むための走査ポートを有する。

【０００８】スワッパ１０５は、左から右にデータを伝
達するために直列に接続された第１のＬ２ラッチ１０６
とトライステート回路１０７の対と、右から左にデータ
を伝達するために直列に接続された第２のＬ２ラッチ１
０９とトライステート回路１０８の対を含む。概念上、
スワッパ１０５は長いバス上のリピータを置き換えるた
めに使用されるが、リピータとは対照的に、スワッパ１
０５は、両方のバス・ワイヤ・セグメント１０３および
１１０からデータを取り込み、反対のバス・ワイヤ・セ
グメント１１０および１０３にそれぞれデータを送る回
転ドアのように動作する。回転ドアと同様に、各データ
は他のデータと電気的に接触することはない。というの
は、Ｌ２ラッチ１０６および１０９は、回転ドア内のプ
レクシグラスの仕切りと同様の役割を果たし、データ信
号が混ざらないようにするからである。転送サイクルの
開始時にデータはバス・ワイヤ１０３および１１０上に
駆動される。データはそのサイクルの途中でスワッパ１
０５に到着し、そこで各データがもう一方のバス・ワイ
ヤ・セグメント上にスワップされる。

【０００９】図２に示すように、各サイクルの終了時に
は、Ｌ１／Ｌ２ラッチ１０４および１１１がバス・ワイ
ヤ１０３および１１０を越えて転送されたデータを取り
込む。このサイクルの開始時に駆動エンティティＸ１１
５から送り出されたデータはそのサイクルの終了時にラ
ッチ１１１で取り込まれる。同様に、駆動エンティティ
Ｙ１１６から送り出されたデータはラッチ１０４で取り
込まれる。どちらの転送も単一転送サイクル内で同時に
行われる。システム・モードおよびテスト・モード中に
クロックがラッチおよびトライステート・ドライバ間の
データの順序正しい転送をどのように調整するかを説明
するために、クロック規則を含む追加の回路詳細は図３
に含まれている。

【００１０】両方向データ経路について説明してきたの
で、そのシステム・モードおよびテスト・モードの動作
をサポートするために必要なクロックおよびラッチの概
要を以下に示す。次に、駆動エンティティおよびスワッ
パ回路のＣＭＯＳ実施について述べ、それに続いてクロ
ック・ブロックのゲート・レベルの説明を示す。最後
に、要約セクションでは、両方向データ経路およびその
構成要素回路の各種実施形態を概括する。

【００１１】システム・モードおよびテスト・モードの
詳細説明を示す前に、クロック体系を検討することは有
利になるだろう。レベル・センシティブ走査設計（ＬＳ
ＳＤ）では、テスト中のチップ内にパターンをシフト
し、そのチップからテスト結果を取り出すために、テス
ト・フェーズ中に「Ａ」クロックと「Ｂ」クロックを排
他的に使用する。「Ａ」クロックと「Ｂ」クロックはタ
イミング・センシティブではなく、一般にオンまたはオ
フのいずれかである。走査連鎖が速度ソート・モニタと
して動作するまれな場合（その場合、製造ラインを離れ
た、広範囲の遅延を有するチップを迅速に速度ソートす
るために、数百のラッチを含む走査経路全体を通して信
号が流される）を除き、両方が同時にオンになることは
ほとんどない。これらを交互に使用して（たとえば、Ａ
ＢＡＢ・・・）、マスタ／スレーブ（Ｌ１／Ｌ２）ラッ
チ対の連鎖を通して走査データをシフトする。これに対
して、「Ｃ」クロックはシステム・クロックである。こ
れらのクロックのタイミングは、高速の機能ハードウェ
アを達成する上で重要なものである。これらは、システ
ム動作中にチップ内のデータの流れを調整する。

【００１２】図１に戻ると、Ｌ１ラッチ（たとえば、ラ
ッチ１００および１１３）は、走査テスト用の「Ａ」ク
ロックと、システム動作用の「Ｃ１」クロックとを受け
取る。「Ｃ１」クロックの数字「１」は、それが、一般
に「Ｃ」クロックとして示すシステム・クロックに対す
る特定のフェーズ関係を有することを示している。同様
に、Ｌ２ラッチ（たとえば、ラッチ１０６および１０
９）に接続される「Ｃ２」クロックは、システム・クロ
ックに対して他の固有のフェーズ関係を有する。図１お
よび図２に示す特定の実施では、「Ｃ１」クロックと
「Ｃ２」クロックは一緒に（共存関係）機能して、当技
術分野で「ダブル・ラッチ」設計として知られるものに
よって情報を移動する。最後に、Ｌ２ラッチは、マスタ
／スレーブ・ラッチ１０４および１１１によって例示す
るように、時には「Ｂ」クロックを獲得する。「Ｂ」ク
ロックはいつでもＬ２＊ラッチ（１０２および１１４）
にも接続するが、このラッチは走査テスト・モード中の
みに使用される。

【００１３】図２は、両方向データ経路（図１）のシス
テム動作を示すタイミング図である。好ましい実施形態
では、Ｃ１クロックとＣ２クロックが単一システム・ク
ロックから導出される。一般に、両方向データ経路の同
期挙動は、いずれも同じ基本周波数またはその高調波を
有するが、異なるフェーズ関係を有する、Ｎ個のクロッ
ク（ただし、Ｎ＝０、１、２）によって調整することが
できるだろう。図１のクロック・バッファ１２０〜１２
０ｎは、駆動エンティティＸ１１５、スワッパ１０５、
駆動エンティティＹ１１６を駆動するためにローカルＣ
１およびＣ２クロックを生成する。一般に、Ｃ１クロッ
クはシステム・クロックと同相であり、その立下りがＬ
１ラッチ内のデータの取込みをトリガするので、取込み
クロックと呼ばれる。Ｃ１の立下りはあるサイクルの終
了を示す。Ｃ２はシステム・クロックと違相であり、そ
の立上りがＬ２ラッチから論理回路（図示せず）へ、ま
たは両方向データ経路の場合にはワイヤ・セグメント１
０３および１１０へのデータの送出をトリガするので、
送出クロックと呼ばれる。Ｃ２の立上りは図２に示すよ
うにサイクルの開始を示す。Ｃ２の立上り直後に、駆動
エンティティのトライステート・ドライバ１０１は迅速
にノード「DE_X」を新しい状態、すなわち、「１」また
は「０」のいずれかに駆動する。この新しい状態はワイ
ヤ１０３によりノード「SW_X」に伝搬する。ただし、信
号がノード「SW_X」に到達したときのその指数特性に留
意されたい。通常、オンチップ・ワイヤ１０３はＲＣ遅
延特性を示す。サイクルの中央では、スワッパ１０５が
駆動エンティティＸ１１５から発生した信号をワイヤ・
セグメント１１０上に転送する。スワッパ・ラッチ１０
６はＣ２の立下り後にこの新しい状態を取り込む。Ｃ１
が立ち上がると、トライステート・ドライバ１０７はノ
ード「SW_Y」を迅速に新しい状態に駆動する。この新し
い状態を表す信号は、ワイヤ・セグメント１１０を介し
て伝搬し、ノード「DE_Y」に到達する。Ｃ１の立下りに
より、ラッチ１１１のＬ１部分で新しい状態が取り込ま
れる。このようにして、領域Ｘで発生したデータはバス
・セグメント１０３および１１０を介して領域Ｙに転送
される。同じサイクル中に、データは領域Ｙから領域Ｘ
に流れる。

【００１４】当技術分野で既知の通り、ローカル・クロ
ック・ブロック１２０〜１２０ｎにより、ローカル・チ
ューニング、すなわち、Ｃ１クロックとＣ２クロックと
のフェーズ（タイミング）関係のプログラミングが可能
になる。たとえば、Ｃ２の立上りをＣ１の立下りに対し
て遅延させることにより、短絡路問題を回避することが
できる。ただし、図２では、Ｃ１の立下りとＣ２の立上
りがサイクル境界でほぼ同時に発生していることに留意
されたい。Ｃ１の立下りによって古いデータ（サイクル
ｎ−１）がラッチ１０４および１１１に取り込まれる
と、駆動エンティティ１１５および１１６内に保持され
た新しいデータ（サイクルｎ）がＣ２の立上りによって
ワイヤ・セグメント１０３および１１０上に駆動され
る。避けがたいスキューのために短絡路問題が発生する
可能性があり、それにより、Ｃ２クロックの立上りがＣ
１の立下りより先行する場合には、１１５からの新しい
データ（サイクルｎ）が古いデータ（サイクルｎ−１）
を上書きし、ラッチ１０４に取り込まれる。実際のシス
テムでは、クロック供給におけるスキューは、ローカル
電源の変動、物理的実施技術の差などから発生する。同
様の短絡路問題は、スワッパ１０５の入力または出力、
すなわち、ノード「SW_X」または「SW_Y」で発生する可
能性があり、駆動エンティティの場合とは対照的に、Ｃ
１がＣ２より先行する場合にこの短絡路問題が発生す
る。すべての短絡路問題は、クロックがローカル・レベ
ルで調整可能であれば、克服することができる。

【００１５】図３は、Ｃ２と表示されたクロックがスワ
ッパを駆動するものと、駆動エンティティＸを駆動する
ものと、駆動エンティティＹを駆動するものと、取込み
ラッチ１０４および１１１を駆動するものにさらに細分
できることを強調するものである。これらのクロックの
それぞれは、ローカル・レベルでそのフェーズ関係を調
整するようプログラミングすることができる。図３にお
いてクロックを追加表示することは、両方向データ経路
をテストする様々な方法を説明するためにも必要なこと
である。

【００１６】次に、両方向データ経路内の走査連鎖（sc
an chain）を統合するための様々な実施形態について説
明する。図４、図６、図８は、回路をテストし走査する
ための３通りの手法を示している。いずれの手法でも、
破線（たとえば、図４の２５０および２５１）に添付し
た矢印は、テスト・パターンがバスにより駆動されたと
きにデータが移動する方向を示している。図１２は、汎
用論理回路およびラッチ・ストランドによって囲まれた
両方向データ経路を示している。これは、両方向データ
経路が近隣論理回路のテストを可能にするためにどのよ
うに走査インタフェースを提供するかを説明するために
使用する。両方向データ経路とともに結合された論理回
路からなる上部構造について考慮すると、両方向データ
経路をテストするための実行可能な候補として、２通り
のサイクル・テストが明らかになる。

【００１７】次に図４を参照すると、両方向データ・フ
ロー・バスのシステム・モード動作に最もよく似ている
テスト・モードおよびテスト・ハードウェアが示されて
いる。太い矢印２５２および２５３は、物理的に隣接す
る駆動エンティティをまとめて接続することによって形
成された走査連鎖によりテスト・パターンがどのように
ロードされるかを示している。この例では、４つのＸ駆
動エンティティ２１５ａ〜２１５ｄがまとめて接続さ
れ、４つのＹ駆動エンティティ２１６ａ〜２１６ｄがま
とめて接続されている。太い矢印２５２および２５３
は、走査連鎖によりどのようにテスト・パターンおよび
結果パターンが導出され取り出されるかを示している。
パターンがロードされると、テスト・パターンがバスに
加えられる。テスト経路２５１を追跡すると、駆動エン
ティティＸ２１５は、ラッチ２１１に取り込まれる前に
バス・ワイヤ・セグメント２０３、スワッパ２０５、バ
ス・ワイヤ・セグメント２１０を通過するデータを駆動
する。同時に、駆動エンティティＹは、テスト経路２５
０をたどり、最後にラッチ２０４に取り込まれるデータ
を駆動する。テスト結果は、取り込まれると、すべての
取込みラッチ（２０４ａ〜２０４ｄおよび２１１ａ〜２
１１ｄ）をまとめて接続する走査連鎖（図示しない走査
接続）によりチェックするために取出すことができる。
図５に示す表は、図４のハードウェアのシステム・モー
ド、テスト・モード、走査モード中にどのクロックが使
用可能または使用不能になるかを示すものである。ロー
カル・クロックの場合、「Ｅ」はクロックが使用可能に
なっていることを示し、ブランクはクロックが使用不能
になっていることを示す。テストのためのグローバル・
クロック・シーケンスでは、次のように、第１に
［１）］駆動エンティティ内にテスト・ベクトルをスキ
ャンインし、第２に［２）］両方向データ経路にテスト
・ベクトルを加え、第３に［３）］テスト結果をスキャ
ンアウトする。 １）走査モードでは、「Ａ」クロックと「Ｂ」クロック
を交互に発生し、「Ａ」で停止する（「ＡＢＡＢ．．．
ＡＢＡ」）。 ２）テスト・モードでは、「Ｃ２」クロック・パルスに
続いて「Ｃ１」クロック・パルスを出す。 ３）走査モードでは、「Ｂ」クロックから始まり、
「Ｂ」クロックと「Ａ」クロックを交互に発生する
（「ＢＡＢＡ．．．ＢＡＢ）。

【００１８】本発明のコンテキストでは、「使用可能
（イネーブル状態）」とは、そのクロック、すなわち、
Ｃ１、Ｃ２、Ａ、Ｂのいずれかが出されたときに回路が
活動状態になることを意味する。「活動状態」とは、ラ
ッチが透過性であり、トライステート回路がその出力の
ノードを「１」または「０」のいずれかに駆動すること
を意味する。「オン」とは、クロック状態にかかわら
ず、その回路が活動状態であることを意味する。「オ
フ」と「使用不能（ディスエーブル状態）」はどちら
も、その回路が非活動状態であることを意味する。「非
活動状態」とは、ラッチがラッチされ、トライステート
回路がハイ・インピーダンス状態になっていることを意
味する。

【００１９】図６は両方向バスの単一方向テストを示
し、図７は単一方向テスト用のクロック状態を示す表で
ある。この場合もテスト・パターンは走査連鎖によりロ
ードされる。太い矢印３５２が示すように、テスト・パ
ターンで充填する必要があるのは左側の駆動エンティテ
ィ（ＤＥＸ）のみである。というのは、テスト・パター
ンはＤＥＸによってバスの左側だけに加えられ、結果は
ラッチ３１１ａ〜３１１ｄによって右側で取り込まれる
からである。この機能を実現するため、スワッパ３０５
は、一部の両方向データ経路クロックが「オン」にな
り、一部が使用可能になり、さらに他のクロックが使用
不能になる必要があるリピータのように構成しなければ
ならない。次に、図３に示すスワッパ１０５のより詳細
な概略図について検討する。左から右に排他的にデータ
を駆動し、スワッパ１０５をリピータとして構成するに
は、Ｌ２ラッチ１０６とトライステート回路１０７がデ
ータを放出しなければならず、したがって、C2_SW_L2_X
toYクロックとC1_SW_TR_XtoYクロックを「オン」にゲー
トしなければならない。右から左にＬ２ラッチ１０９お
よびトライステート回路１０８を通る経路は、C2_SW_L2
_YtoXクロックとC1_SW_TR_YtoXクロックを「オフ」にゲ
ートすることによって使用不能にする必要がある。前述
のクロック・ゲーティング方式により、微妙な問題が発
生する。すなわち、ワイヤ・セグメント１０３に付加さ
れたトライステート回路１０１および１０８は同時に使
用不能になりうる。この状態は、テスト・ベクトルがス
キャンインされた直後であって、しかも両方向データ経
路によりテスト・パターンが加えられる直前に発生す
る。すべてのドライバが使用不能になるので、バス・ワ
イヤ・セグメントは、隣接ワイヤからの結合またはトラ
ンジスタ内の漏れなどのメカニズムにより、いずれかの
電圧に浮動する可能性がある。潜在的な問題の１つは、
ＧＮＤ（ローの電源）とＶＤＤ（ハイの電源）との間に
位置する浮動ノードDE_Xが１０４のＬ１ラッチ内のトラ
ンジスタをオンにする可能性があり、それが当技術分野
で「ＩＤＱ」テストとして知られる零入力電流テストで
大混乱を引き起こす恐れがあることである。このような
状況および他の予測不能な状況を回避するため、図５に
示すように、ワイヤ・セグメント１０３および１１０が
既知の電圧、すなわち、「ＶＤＤ」または「ＧＮＤ」の
いずれかに駆動されることを確認するために、テスト・
モード中にトライステート・ドライバ１０１を駆動する
C2_DE_TR_XとC1_SW_TR_XtoYは強制的に「オン」にしな
ければならず、C2_SW_L2_XtoYは使用可能になり、C1_SW
_TR_YtoXとC2_DE_TR_Yは使用不能になり、C2_SW_L2_Yto
Xは使用可能または使用不能になる。ローカル・クロッ
クのゲーティングにより、テスト・シーケンスは、両方
向テスト用のものと同じ３ステップの手順をたどる。当
然のことながら、完全なテストを行うには単方向テスト
を繰り返す必要があり、テスト・ベクトルはＹ側の駆動
エンティティによって加えられ、結果ベクトルはＸ側の
ラッチ（３０４ａ〜３０４ｄ）に取り込まれるという条
件が付く。

【００２０】図８は、走査によって両方向バスの機能テ
ストを実行するテストの手法を示している。「Ａ」クロ
ックと「Ｂ」クロックを交互に発生すると、バスを通っ
てジグザグに進む走査経路４６０によりテスト・データ
が移動する。テスト・データはスキャン・イン入力から
駆動エンティティ４１５ａ、バス・ワイヤ・セグメント
４０３ａ、スワッパ４０５ａ、バス・ワイヤ・セグメン
ト４１０ａ、駆動エンティティ４１６ｂ、バス・ワイヤ
・セグメント４１０ｂ、スワッパ４０５ｂ、バス・ワイ
ヤ・セグメント４０３ｂなど、スキャン・アウトＭＵＸ
４６５によってそれが駆動されるまで通過し、他の走査
連鎖に至る。

【００２１】ジグザグ・テスト・モードの利点は、ハー
ドウェア・インフラストラクチャが簡略化され、図１お
よび図３に含まれる走査専用のＬ２＊ラッチ１０２およ
び１１４の必要性が除去されることである。図９は、図
３に取って代わる両方向データ経路の新しいビット・ス
ライスを示している。Ｌ２＊ラッチの除去以外の主な変
更は、スワッパＬ２ラッチ４０６および４０９を駆動す
るためにＢクロックとＣ２のＯＲが取られることであ
る。前に確立された規則に従い、ローカル・クロック名
はC2orB_SW_L2_XtoYおよびC2orB_SW_L2_YtoXになる。ジ
グザグ・テストをサポートするため、図６に示す単一方
向テストの場合と同様にクロックがゲートされる。追加
の条件は、図８に示すように各ビット・スライスごとに
データ・フローの方向が交互に変わり、XtoYビット・ス
ライス１、YtoXビット・スライス２、XtoYビット・スラ
イス３、YtoXビット・スライス４などになることであ
る。XtoYの転送方向について図１０（YtoXの転送方向に
ついては図１１）に示すクロックのゲーティングは図７
のものと非常によく似ており、Ｃ２クロックではなくＢ
クロックだけがスワッパのＬ２ラッチ４０６（または４
０９）によりデータを駆動する。これまでに述べたよう
に、ジグザグ・テストは、駆動エンティティ４１６ａと
４１５ｂ、４１６ｃ、４１５ｄの機能検証を完全に無視
し、スワッパ４０５ａ〜４０５ｄの単一方向データ転送
機能のみを妥当性検査する。図８に示すすべてのエンテ
ィティを完全にテストするためには、データ・フローの
方向を各ビット・スライス内で反転させて、この時だけ
ジグザグ・テストを繰り返さなければならない。完全な
ジグザグ・テストは、図８に示す「Ｚ」スタイルのテス
トと、いずれの図にも示さず、前の文章で説明しただけ
の「Ｓ」スタイルのテストの両方を必要とする、２ステ
ップのプロセスである。

【００２２】「Ｚ」走査テスト（図８に示す、データ・
フローは点線４６０で示す） １）データが両方向データ経路による「Ｚ」経路をたど
るようにクロックをゲートする。 ２）ＡクロックとＢクロックを交互に発生することによ
り（ＡＢＡ．．．Ｂ）、駆動エンティティ、ワイヤ・セ
グメント、スワッパによりデータを走査する。

【００２３】「Ｓ」走査テスト（データは「Ｚ」走査テ
ストとは反対方向に移動する） １）データが両方向データ経路による「Ｓ」経路をたど
るようにクロックをゲートする。 ２）ＡクロックとＢクロックを交互に発生することによ
り（ＡＢＡ．．．Ｂ）、駆動エンティティ、ワイヤ・セ
グメント、スワッパによりデータを走査する。

【００２４】図１２は、他の「Ｘ」および「Ｙ」データ
経路論理回路によって囲まれた両方向データ経路５８０
を示している。この概略図は２つの理由により有用であ
る。第１に、これは両方向データ経路の駆動エンティテ
ィが周囲の論理回路の１サイクル・テスト中にどのよう
に取込みラッチとして動作するかを示している。第２
に、これは両方向データ経路の２サイクル・テストを実
行するために必要な上部構造を提供する。

【００２５】図１２のデータ経路論理回路では、当技術
分野で既知の標準的なラッチ間テストを実行することが
できる。テスト・ベクトルはＬ１／Ｌ２ラッチ５７０
（または５７３）を介してロードされる。テスト・パタ
ーンは矢印５７４（または５７５）の方向にデータ経路
論理回路５７１（または５７２）を通って流れる。結果
は両方向データ経路５８０の駆動エンティティ５１５
（または５１６）により取り込まれ、次にスキャン・ア
ウトされる。各走査テストは、他の走査動作とは時間的
に分離されたそれ専用のテスト・ベクトルの独立印加と
結果ベクトルの取込みを必要とする。この場合の唯一の
例外は図８に示すジグザグ・テストの際に発生する。完
全な結果テスト・ベクトルを取り込むためには、テスト
・ベクトルを２回加え、２回シフト・アウトしなければ
ならない。結果ベクトルの全ビットをシフトアウトする
ためには、新しいテスト・ベクトルごとに「Ｓ」と
「Ｚ」のジグザグのスキャン・アウトを実行しなければ
ならない。「Ｚ」（「Ｓ」）走査は、両方向データ経路
内のドライバ・エンティティ・ビットを１つおきにシフ
ト・アウトするだけである。

【００２６】図１２に示すように、データ経路論理回路
５７１および５７２と両方向データ経路５８０には２サ
イクル・テストが適用される。矢印５７６（５７７）
は、Ｌ１／Ｌ２ラッチ５７０（５７３）からデータ経路
論理回路５７１（５７２）、駆動エンティティＸｓ５１
５（５１６）、バス・ワイヤ・セグメント、スワッパ５
０５、他のバス・ワイヤ・セグメントを通り、最後にＬ
１／Ｌ２取込みラッチ５１１（５０４）に至るテスト・
データの流れを示している。実行サイクル・タリーも矢
印５７６および５７７内に含まれている。データ・フロ
ー回路はフィードバックを一切行わないので、２サイク
ル・テストが可能である。また、両方向データ経路はそ
れを通過するデータを変換しない。これは、チップのあ
る領域から他の領域へデータを移動するためのチャネル
として動作するだけである。単一サイクルのラッチ間テ
ストの場合、結果ベクトルは駆動エンティティ５１５
（５１６）に取り込まれる。２サイクル・テストの場
合、データはさらに１ステップ移動し、変更されずに次
のラッチ・セット、すなわち、Ｌ１／Ｌ２取込みラッチ
５１１（５０４）に至る。新しいテスト・ベクトルを発
生する必要はない。１サイクルと２サイクルのテスト・
ベクトルは同じであり、結果ベクトルは異なるラッチに
よって取り込まれて終わるだけである。２サイクル・テ
スト用の３ステップ・プロセスは以下の通りである。 １）走査モードで、ＡクロックとＢクロックを交互に発
生してＡで停止することにより（ＡＢ．．．Ａ）テスト
・ベクトルをスキャン・インする。 ２）システム・モードで、Ｃ２クロックを出し、次にＣ
１クロック、Ｃ２クロックを出し、最後にＣ１クロック
を出す。 ３）走査モードで、Ｂクロックから開始して（Ｂ
Ａ．．．Ｂ）結果ベクトルをスキャンアウトする。

【００２７】両方向データ経路の機能およびテスト上の
問題に関する上記の詳述に続いて、下位回路の実用的な
ＣＭＯＳ実施を以下に示す。両方向データ経路は、図１
３に示すような２つ（またはそれ以上）のハーフ（１／
２）・スワッパと、図１４に示すような２つ（またはそ
れ以上）の駆動エンティティとを含む。フル・スワッパ
（たとえば、図１のスワッパ１０５）は、１つのハーフ
・スワッパの入力と他のハーフ・スワッパの出力とを接
続し、その逆に接続することにより形成される。ハーフ
・スワッパは、Ｌ２ラッチ、たとえば、図１の１０６
と、トライステート・ドライバ、たとえば、図１の１０
７とを含む。図１３のハーフ・スワッパを通るデータ経
路は、ここではインバータとして示す入力論理段６００
と、パス・ゲート６０１と、ＮＡＮＤゲート６０２と、
アース割込みを備えたインバータ６０３とを介して「in
_swap」から「out_swap」へ延びている。このハーフ・
スワッパは反転しており、駆動エンティティも反転して
いる（図１４）。しかし、駆動エンティティとスワッパ
の直列結合は非反転データ経路を形成する。

【００２８】ハーフ・スワッパのＬ２ラッチ部分は下位
回路６００、６０１、６０４、６０５、６０６を含む。
入力論理段６００は、反転または多重化などの論理機能
を実行し、「in_swap」でゆっくり立ち下がるかまたは
立ち上がる信号のスルー・レートを改善し、パス・ゲー
ト６０１へのノイズ（特にＶＤＤよりも高い、およびＧ
ＮＤよりも低い結合ノイズ）を抑制する。ローカルＣ２
クロックは、次の論理段であるパス・ゲート６０１を通
るデータの転送を支配する。ローカル・インバータ６０
５および６０６は、Ｃ２クロックの反転フェーズと非反
転フェーズをパス・ゲート６０１に供給する。Ｃ２クロ
ックが非活動状態であり、パス・ゲート６０１がオフで
ある場合、スタティック・ラッチ６０４はノード６４２
に記憶されたデータの論理状態を維持する。パス・ゲー
ト６０１は、Ｃ２クロックが活動状態であるときに透過
性になる。Ｃ２クロックの両方のフェーズはフィードバ
ック・インバータのトライステート・トランジスタ６３
０および６３１のゲートを駆動し、新しいデータがハー
フ・スワッパのトライステート・ドライバ部分に駆動さ
れるとフィードバックが使用不能になる。

【００２９】ハーフ・スワッパのトライステート・ドラ
イバ部分は下位回路６０２、６０３、６０７、６０８、
６０９を含む。インバータ６０７、６０８、６０９は、
ＮＡＮＤ６０２と、アース割込みを備えたインバータ６
０３とを含むトライステート回路にＣ１クロックの反転
フェーズと非反転フェーズを供給する。Ｃ１クロックの
フェーズに応じて、トライステート回路は透過状態また
はハイ・インピーダンス状態のいずれかになる。ノード
６４０をローに駆動し、それがＰＦＥＴ６３７によりノ
ード６４３を強制的にハイにすると共に、インバータ６
０８および６０９の遅延を除けば、ほぼ同時に割込みト
ランジスタ６３２を遮断することにより、アース割込み
を備えたインバータ６０３でハイ・インピーダンスが達
成される。このような動作の最終的な結果として、「ou
t_swap」からアースへの経路が割込みＮＦＥＴトランジ
スタ６３２によって使用不能になり、ＰＦＥＴ６３４の
ゲートがすでにＶＤＤにハイにセットされているので
「out_swap」からＶＤＤへの経路がＰＦＥＴ６３４によ
って使用不能になる。したがって、ハーフ・スワッパの
出力セクション６０３でハイ・インピーダンスが達成さ
れる。トライステート回路を活動化するためには、ノー
ド６４０をハイに駆動しなければならない。この場合、
ＮＡＮＤ６０２はインバータになる。というのは、ＰＦ
ＥＴ６３７が使用不能になり、トランジスタ６３６がオ
ンになり、その結果、ＮＦＥＴ６３５のドレインをノー
ド６４３に結合するからである。同様に、トランジスタ
６３２がオンになり、その結果、アースをＮＦＥＴ６３
３のソースに結合するので、アース割込みを備えたイン
バータ６０３はインバータになる。透過モードのトライ
ステート回路は、ノード６４２に記憶された状態を出力
「out_swap」に駆動する２つのバックツーバック・イン
バータのように動作する。

【００３０】図１４の駆動エンティティを通る反転シス
テム・データ経路は、「in_de」から「out_de」へ、こ
こではインバータとして示す入力論理段７００と、パス
・ゲート７０１と、ＮＡＮＤゲート７０２と、アース割
込みを備えたインバータ７０３とを通り抜ける。下位回
路７７０の回路トポロジは図１３のハーフ・スワッパの
ものと同じである。２つの回路の動作の微妙な違いは、
駆動エンティティ・ラッチがＣ１クロックを受け取り、
そのトライステート・ドライバがＣ２クロックを受け取
るのに対し、ハーフ・スワッパ・ラッチがＣ２クロック
を受け取り、そのトライステート・ドライバがＣ１クロ
ックを受け取ることである。別個のシステム・クロック
により、データは（図２に示すように）そのサイクル中
の別々の時点でトライステート回路およびラッチ回路を
通って転送される。ハーフ・スワッパ回路に加え、駆動
エンティティも「Ａ」ポート７７１とＬ２＊スレーブ・
ラッチ７７２を有し、どちらも走査テストに使用する。
（ただし、図８〜図１１に関して説明した走査テスト・
モードをサポートするためにはＬ２＊ラッチは不要であ
ることに留意されたい。）「Ａ」クロックは「スキャン
・イン」入力からノード７４２にテスト・データをロー
ドする。「Ａ」クロックによりテスト・データをロード
することができ、「Ｃ２」クロックを追加することによ
り、ノード７４２からシステム経路ノード７４３を通
り、出力「out_de」などを通り、図４〜図５、図６〜図
７、図８〜図１１に関して本明細書で前述したように、
両方向データ経路の他の下位回路およびワイヤ・セグメ
ントを通って移動する。システム経路に代わるものは走
査経路である。この場合も「Ａ」クロックは「スキャン
・イン」入力からパス・ゲート７１０を通り、ノード７
４２にデータをロードするが、この場合のみ、データは
インバータを通ってノード７４５まで存続し、「Ｂ」ク
ロックを追加することにより、パス・ゲート７１１を通
り、２つのインバータを通って出力「スキャン・アウ
ト」に移動する。図１２を参照すると、結果のテスト・
ベクトルは図１３の駆動エンティティに取り込まれ、ス
キャンアウトすることができる。図１２のテスト・パタ
ーン５７４からの結果データは、「Ｃ１」クロックの次
に「Ｂ」クロックが続くシーケンスにより図１４の駆動
エンティティからスキャンアウトし、その後、「Ａ」ク
ロックと「Ｂ」クロックを交互に発生することにより、
他の駆動エンティティおよび走査ラッチを通って出力す
ることができる。

【００３１】図１５は、図１３に示すハーフ・スワッパ
の第２の実施形態を示している。図１５の実施では、必
要とするトランジスタおよびワイヤ接続が図１３のもの
より少ない。図１３の前述の実施形態と同様、図１５の
ハーフ・スワッパを通るデータ経路は、「in_swap」か
ら「out_swap」へ、ここではインバータとして示す入力
論理段８００と、パス・ゲート８０１と、ＮＡＮＤゲー
ト８０２と、アース割込みを備えたインバータ８０３と
を通り抜ける。実際に、図１５の下位回路は図１３の下
位回路６００、６０１、６０２、６０３とそれぞれ同じ
である。図１５に示すハーフ・スワッパの固有の特徴
は、図１３で使用する個別のスタティック・ラッチ６０
４とは対照的に、それがラッチ用のフィードバック・イ
ンバータ８０４を含むことである。このスタティック・
ラッチ機能は、ラッチ用のフィードバック・インバータ
８０４によって一部提供されるが、スタティック・ラッ
チ６０４（図１３）によって提供される機能を達成する
ためには、ノード８４３によるＮＡＮＤ８０２とのある
程度の統合と、ノード８４０およびノード８４９による
トライステート信号の派生物との接続を必要とする。Ｎ
ＡＮＤ８０２は、ラッチ用のフィードバック・インバー
タ８０４と一緒に機能してスタティック・ラッチを形成
する。トライステート・クロック信号を使用可能にする
ことにより（tris_clkn＝「０」）、ノード８４０およ
び８４９はどちらもハイになる。回路８０２および８０
４は、一緒にスタティック・ラッチを形成するバックツ
ーバック・インバータになる。

【００３２】回路８０４の場合、活動状態のＮＦＥＴ８
２０がＮＦＥＴ８２１のソースをアースに結合する。Ｐ
ＦＥＴ８２２とＮＦＥＴ８２１は相俟ってインバータを
構成する。回路８０２の場合、ＰＦＥＴ８３７は使用不
能になり、活動状態のＮＦＥＴ８３６がＮＦＥＴ８３５
のドレインをノード８４３に結合し、ＮＦＥＴ８３５と
ＰＦＥＴ８３８は相俟ってインバータを構成する。これ
に対して、トライステート・クロック信号を使用不能に
すると（tris_clkn＝「１」）、ノード８４０および８
４９がアースされ、それにより、回路８０４がハイ・イ
ンピーダンス状態に設定される。ノード８４３は活動状
態のＰＦＥＴ８３７によってＶＤＤに駆動されるので、
ＰＦＥＴ８２２は使用不能になる。この状態では回路８
０４によってＶＤＤへの経路は一切提供されない。さら
に、ノード８４９に接続されたそのゲートがアースされ
るので、ＮＦＥＴは使用不能になる。回路８０４はアー
スへの経路を一切提供しない。その結果、回路８０４は
ハイ・インピーダンス状態になる。

【００３３】要約すると、ＮＡＮＤ８０２は図１５のハ
ーフ・スワッパ回路で２重の役割を果たす。これは、ラ
ッチ用のフィードバック・インバータ８０４とアース割
込みを備えたインバータ８０３の両方を部分的に使用不
能にし、両方の回路のハイ・インピーダンス状態の確立
を支援する。したがって、ラッチ・クロック信号（latc
h_clkn）とトライステート・クロック信号（tris_clk
n）の機能はハーフ・スワッパのこの実施形態で混ぜら
れる。ラッチ信号はパス・ゲート８０１を遮断し、電荷
と、その結果、一時的にノード８４２にある状態をトラ
ップする。しかし、ノード８４２に記憶された状態と、
その結果のラッチ信号を維持するために、トライステー
ト信号をアサートすることにより、正のフィードバック
を使用可能にしなければならない。システム・モードお
よびテスト・モードでは、この独特の関係を満足するた
めに、クロックを直交式に（補足的に）ゲートしなけれ
ばならない。

【００３４】図１６は、図１５の回路簡略化を取り入れ
た駆動エンティティの第２の実施形態を示している。実
際に、下位回路９７０の回路トポロジは図１５のハーフ
・スワッパのものと同じである。２つの回路の動作の微
妙な違いは、駆動エンティティ・ラッチがＣ１クロック
を受け取り、そのトライステート・ドライバがＣ２クロ
ックを受け取るのに対し、ハーフ・スワッパ・ラッチが
Ｃ２クロックを受け取り、そのトライステート・ドライ
バがＣ１クロックを受け取ることである。別個のシステ
ム・クロックにより、データは（図２に示すように）そ
のサイクル中の別々の時点でトライステート回路および
ラッチ回路を通って転送される。図１４と同様、駆動エ
ンティティは「Ａ」ポート９７１と任意選択のＬ２＊ス
レーブ・ラッチ９７２を有し、どちらも走査テストに使
用する。図１６では、Ｌ２＊スレーブ・ラッチは、図１
４の割込み可能なフィードバック７１２ではなく、活動
状態のフィードバック９１２とともに示されている。

【００３５】図１７は、図１５に示すハーフ・スワッパ
回路の第３の実施形態を示す回路図である。入力論理段
１０００およびパス・ゲート１００１は図１５のもの
（８００および８０１）と同じである。他の下位回路で
は、ＰＦＥＴおよびＮＦＥＴゲート・トランジスタが相
互に交換されている。これらは、アース割込みを備えた
インバータ１００３（８０３）とラッチ用のフィードバ
ック・インバータ１００４（８０４）を含む。さらに、
下位回路ＮＡＮＤ８０２はＮＯＲ１００２になる。図１
７のように、わずかな回路トポロジ置換は、トライステ
ート・クロック信号およびトライステート制御ノード１
０４３を反転すること以外に、ハーフ・スワッパ回路の
主な機能を変更するようなことはほとんど行わない。ト
ライステート・クロック信号（tris_clkn）により、
（図１５のノード８４０および８４９用のロー信号では
なく）ノード１０４０および１０４９上に駆動されたハ
イ信号がアース割込みを備えた出力インバータ１００３
を強制的にハイ・インピーダンス状態にし、ラッチ用の
フィードバック・インバータ１００４を使用不能にす
る。ノード１０４３は、ＮＦＥＴ１０２２および１０３
４を使用不能にするトランジスタ１０３７によってアー
スに結合される。この状態では、「out_swap」またはノ
ード１０４２の場合にアースへの経路が一切存在しな
い。この同じノードについては、ＰＦＥＴ１０２０およ
び１０３２がハイ電源ＶＤＤへの経路を切り離す。対照
的に、ノード１０４０および１０４９上に駆動されたロ
ー信号により、ノード１０４２に記憶された信号はラッ
チ用のフィードバック・インバータ１００４によって提
供される正のフィードバックによりスタティックにラッ
チされるとともに、「out_swap」出力により追い出され
る。トライステート信号経路内のフェーズの変更のみに
より、図１７は図１５に示す回路と同じ機能を達成す
る。

【００３６】図１８は、走査クロックおよびシステム・
クロックをゲートして、駆動エンティティおよびスワッ
パ内に再駆動するローカル・クロック・ブロックを示し
ている。スワッパおよび駆動エンティティは、ローカル
・クロック・ブロックを個別にカストマイズしている。
しかし、一般に、ローカル・クロック・ブロックは共通
の下位回路機能を有し、それは図１８に示すように、タ
イミング制御要素１１００と、シンクロナイザ１１０１
と、ローカル・クロック・ドライバ１１０２とを含む。
タイミング制御要素１１００は、いずれかのラッチにタ
イミング調整信号を記憶するかまたはヒューズの援助に
よりその信号を永続的に維持する。「汎用タイミング用
のＡ走査クロック」と「汎用タイミング用のＢ走査クロ
ック」を使用して、「Ａ」および「Ｂ」走査クロックが
テスト・ベクトルをシステム・ラッチ内にシフトインし
たときにタイミング調整データをタイミング制御要素１
１００内にシフトインする。両方の走査連鎖の違いは、
タイミング制御ラッチの内容がシステム動作中に決して
変更されないことである。タイミング調整は、テストま
たはシステム動作が開始される前に設定され、システム
動作の全期間中、有効のままになり、その結果、データ
送出とデータ取込みなどの重要なタイミング間の一貫性
が保証される。タイミングは、システム・クロックがロ
ーカル・クロック・ドライバ１１０２内でゲートされる
たびに一度しか調整することができない。タイミング・
モード信号はローカル・クロック・ドライバに供給さ
れ、そこで「Ｃ１」クロックと「Ｃ２」クロックのタイ
ミング・クリティカル・エッジを調整するが、どちらの
クロックもグローバル・システム・クロックから導出さ
れる。

【００３７】シンクロナイザ１１０１は、「scan_enabl
e」のフェーズをグローバル・システム・クロックのフ
ェーズと合わせ、２つのばらばらなタイミング信号をま
とめて混ぜたときにグリッチの可能性を根絶する。「sc
an_enable」はローカル・クロック・ブロックを駆動し
て走査モード動作（scan_enable＝１）またはシステム
・モード動作（scan_enable＝０）のいずれかにする。
この特定の実施形態では、シンクロナイザは、ハイの活
動ゲート信号である「C2_and」信号と「C1_and」信号を
発生する。ローの「C2_and」とローの「C1_and」はロー
カル・クロック・ドライバ１１０２をシステム・モード
動作に設定する。「C2_and」信号と「C1_and」信号は異
なるフェーズ関係を有し、通常、約１８０度ずれている
（サイクル境界とサイクル中央クロック・エッジとの関
係による）。scan_enable信号の状態に応じて、各ゲー
ト信号はサイクル時間の整数倍の間、持続する可能性が
あり、信号持続時間はサイクル時間のＮ倍に相当する
（Ｎ＝１、２、３、・・・）。

【００３８】図１９は、シンクロナイザの概略実施を示
している。インバータ１２００は、「scan_enable」信
号が透過でなければならない時間中にラッチ１２０１
（たとえば、パス・ゲート・ラッチ）を上書きするのに
十分なローカル信号強度を有することを保証するため
に、シンクロナイザの概略図に含まれている。インバー
タ１２０３および１２０４は、「C1_and」信号と「C2_a
nd」信号に関する改良された駆動機構と正しいフェーズ
を提供する。ラッチ１２０１および１２０２は、グロー
バル・クロックの同相バージョンと違相バージョンによ
ってそれぞれクロックされる。各ラッチは、図１８のロ
ーカル・クロック・ドライバ１１０２内で発生されたＣ
２パルスまたはＣ１パルスに関連し、それを補償するも
のである。ただし、ハイの「scan_enable」により「C1_
and」と「C2_and」がどちらも最終的にハイになること
に留意されたい。ハイの「scan_enable」はローカルの
Ｃ１クロックとＣ２クロックをオフにゲートするので、
走査モード中に「Ａ」クロックおよび「Ｂ」クロックと
衝突することはない。この特定の設計ではグローバル・
システム・クロックが自走状態のままであり、「scan_e
nable」信号の状態が動作モードを定義する。クロック
とラッチの組合せは、「scan_enable」がハイであると
きにデフォルトで走査モード動作になり、「scan_enabl
e」信号がローであるときにシステム・モード動作にな
る。「scan_enable」とともに走査クロック（「Ａ」ク
ロックと「Ｂ」クロック）をアサートすると、システム
・クロック（または「Ｃ」クロック）と走査クロック
（「Ａ」クロックと「Ｂ」クロック）の間の直交性が維
持されることが保証される。

【００３９】図５、図７、図１０、図１１に示すような
ローカル・クロック信号は、ローカル・クロック・ドラ
イバ内で発生される。両方向データ経路の要求に適合す
るようにグローバル「Ａ」、「Ｂ」、「Ｃ」（システ
ム）クロックを変更できるのはこのようなドライバ内で
ある。たとえば、走査モード動作中にラッチまたはトラ
イステート・ドライバに達しないようにシステム・クロ
ックを使用不能にするためにクロック・ゲーティングを
使用することができる。クロックＯＲを使用すると、図
９、図１０、図１１に指定した「C2orB」信号などのグ
ローバル・クロックの組合せを発生することができる。
さらに、システム・クロックの場合には、ローカル・レ
ベルでタイミング調整を行って、サイクル・スチーリン
グ（マシン・サイクル時間を改善するために使用す
る）、クロック・ストレス（製造テスト中の潜在的な短
経路問題をふるい落とすために実行する）、タイミング
・リリーフ（クロック・スキューなど未知の数量から発
生する予期せぬ短経路問題を修正するために使用する）
を使用可能にすることができる。

【００４０】図２０は、駆動エンティティ用のローカル
・クロック・ドライバの概略図である。システム・モー
ドでは、グローバル・システム・クロックは４つの反転
段階１３０１、１３０２、１３０３、１３０４を通って
伝搬し、出力C1_latで非反転パルスを発生し、同様に４
つの反転段階１３０５、１３０６、１３０７、１３０８
を通って出力C2n_triで非反転パルスを発生する。この
特定の実施形態では、グローバル・クロックの立下りが
新しいサイクルの開始を示す。出力C1_latでのロー遷移
により、駆動エンティティのＬ１ラッチがホールド状態
に設定される。また、出力C2n_triでのロー遷移によ
り、駆動エンティティのＬ２トライステート・ドライバ
がハイ透過状態に設定される。したがって、グローバル
・クロックの立下りは、マスタ／スレーブ（Ｌ１／Ｌ２
の対）サイクル境界ラッチの場合とほぼ同じように、Ｌ
１ラッチ内でのデータのラッチとＬ２トライステート・
ドライバからのデータの送出をトリガする。クロック・
ドライバ内の反転段階は、第１に利得、第２にクロック
・ゲーティング、第３に信号ステアリング／経路指定
（タイミング調整）という３通りの目的に使用すること
ができる。

【００４１】走査モードでは、C1_latのクロック・ゲー
ティングは、ＮＡＮＤ１３０３と結合されたインバータ
１３０９によって実施される。「C1_and」がハイである
場合、必ず「C1_lat」出力は強制的にローになり、それ
によりＬ１ラッチのシステム・ポートが使用不能にな
る。自走グローバル・システム・クロックは決してロー
カル・クロック・ドライバを貫通しない。これに対し
て、Ｌ１ラッチの走査ポートは依然として使用可能であ
る。「Ａ」クロックと「Ｂ」クロックは、グローバル・
システム・クロックとの衝突を招かずに、走査レジスタ
を通ってデータをシフトすることができる。データ保全
性は保持される。このＬＳＳＤ方式では暗黙のクロック
の直交性により、ロバスト・テストが保証される。

【００４２】引き続き図２０に関して説明すると、駆動
エンティティ用のローカル・クロック・ドライバ内の信
号ステアリングにより、ローカル「Ｃ１」および「Ｃ
２」クロック・エッジでタイミング調整を行うことがで
きる。破線１３４０および１３４１は、クロック・ドラ
イバを通って入力「clkg」から出力「c1_lat」まで代替
経路をたどる。経路はこの回路を通る「clkg」の立下り
の進捗状況をたどるだけである。というのは、駆動エン
ティティのＬ１ラッチがデータを取り込む時期と、駆動
エンティティのトライステート・ドライバがまったく同
じデータを送出する時期をそれが支配するからである。
タイミング・モード信号「clk_modea」は、所与の時点
で１３４０または１３４１のどちらの経路が選択される
かを決定する。様々な経路の遅延は、ストレス、サイク
ル・スチーリング、リリーフ・モードなどの様々なタイ
ミング・モードをサポートするように配置することがで
きる。「clk_modea」がローに設定されると、「clkg」
の立下りによって開始される信号は経路１３４１をたど
る。ＮＡＮＤ１３１１へのローの制御入力により、それ
はＮＡＮＤ１３０２の「ａ」入力へのハイの非制御入力
を駆動し、それが経路１３４１に沿って移動する信号へ
のインバータとして現れるようにする。経路１３４１は
経路１３４０より少ない論理段階を通り抜け、したがっ
て、経路１３４１は１３４０より短い待ち時間を有す
る。通常動作では、クロック回路の全体的なスキューも
最小限になるようにクロック経路に沿った回路遅延を最
小限にすることが望ましい。診断モードおよび製造テス
ト・モードの場合、すべての動作条件下ですべてのクロ
ック回路に関して妥当なタイミング・マージンが存在す
ることを保証するために、マージン・テストが開発され
た。経路１３４０はマージン・テストに使用し、Ｌ１ラ
ッチの取込みエッジを遅延させることにより、駆動エン
ティティに供給する論理回路およびラッチ（図１２のコ
ンポーネント５７０、５７１、５７３、５７２を参照）
の短経路タイミングにストレスを加える働きをする。

【００４３】同様に、通常動作中にローの「clk_mode
b」は、駆動エンティティのトライステート・ドライバ
によりデータを送出するのに要する時間を最小限にす
る。「clkg」の立下り事象は、経路１３４３に沿ってイ
ンバータ１３０５，ＮＡＮＤ１３０６、インバータ１３
０７、インバータ１３０８を通り、出力「c2n_tri」ま
で進む。これは、図３のトライステート・ドライバ１０
１を最終的にトリガして、バス・ワイヤ・セグメント１
０３上にデータを駆動する。「clk_modeb」がハイであ
る場合、「clkg」の立下り事象はクロック・ドライバを
通る代替ルートを通り抜ける。経路１３４２はバス・セ
グメント１１０上へのデータの送出を遅延させ、マスタ
／スレーブ取込みラッチ１１１で短経路問題が持ち上が
った場合にタイミング・リリーフを行う。明らかなこと
に、クロック・ストレス・モードおよび短経路回復モー
ドを処理するようにクロック・ドライバ設計を適合させ
ることができる。

【００４４】図２１は、スワッパ用のローカル・クロッ
ク・ドライバの概略図である。通常時には、グローバル
・クロックは経路１４４１に沿って３つの反転段階１４
０１、１４０２、１４０３を通って伝搬して出力C2_lat
で反転パルスを発生し、同様に、経路１４４３に沿って
３つの反転段階１４０４、１４０５、１４０６を通って
伝搬して出力C1n_triで反転パルスを発生する。図２１
は、図２０と同じタイミング・モードをすべてサポート
する。２つの回路の違いは、図２１では「clkg」の立上
りで動作するのに対し、図２０では「clkg」の立下りで
動作することである。駆動エンティティとスワッパはど
ちらも、データを取り込んで直ちにそれをバス・ワイヤ
・セグメント上に再駆動するというそれぞれのタイミン
グ・クリティカル動作を行う。経路１４４０はストレス
・テスト・モードをもたらす。経路１４４２は潜在的な
短経路問題に対するタイミング・リリーフを行う。一方
のハーフ・スワッパは、同じノードに付加されているが
反対方向にデータを駆動するもう一方のハーフ・スワッ
パがまったく同じバス・セグメント上でのデータの取込
みを完了する前に、新しいデータをバス・ワイヤ・セグ
メント上に駆動する。

【００４５】図４および図５に示すテスト方式を実施す
るハードウェア・インフラストラクチャの詳細は以下の
図を含むことになるだろう。すなわち、図１３または図
１５のハーフ・スワッパ、図１４の駆動エンティティ、
図２０の駆動エンティティ用のローカル・クロック・ド
ライバ、図２１のスワッパ用のローカル・クロック・ド
ライバを含み、どちらのドライバも図１８に示すように
シンクロナイザおよびタイミング制御要素と統合され
る。図２２は、同期両方向データ転送経路のロバスト・
タイミングおよびテストに使用する「scan_enable」な
どのすべてのクロック信号、内部クロック対話、モード
制御ビットを示している。ただし、両方向データ経路が
システム・モードであるか走査モードであるかにかかわ
らず、C1_tristate_Driver信号とC2_tristate_Driver信
号は必ず補足的であることに留意されたい。これによ
り、トライステート・ドライバの競合が防止され、すな
わち、一方のトライステート・ドライバがバス・ワイヤ
を強制的にＶＤＤに接続し、もう一方のトライステート
・ドライバがそれをアースに駆動する。

【００４６】当業者であれば、特許請求の範囲の精神お
よび範囲内の変更とともに本発明を実施できることが分
かるだろう。

【００４７】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００４８】（１）両方向データを同期的に交換するた
めの回路において、相互にデータを送受するためにバス
に接続された少なくとも２つの駆動エンティティであっ
て、前記少なくとも２つの駆動エンティティのそれぞれ
が走査テスト・ベクトルを受け取るためのスキャンイン
・ポートを有するマスタ・ラッチを含む少なくとも２つ
の駆動エンティティと、前記少なくとも２つの駆動エン
ティティ間の接続点で前記バスに電気的に接続されたス
ワッパ回路であって、前記バス上で反対方向に同時に移
動するデータを取り込み、前記取り込んだデータを前記
バス上に戻してデータの衝突を回避するためのスワッパ
回路と、受け取ったデータを取り込むために前記バスの
一方の端部にある取込みラッチとを含む回路。 （２）前記マスタ・ラッチの出力に接続された入力を有
するスレーブ・ラッチであって、走査テスト・ベクトル
を出力するためにスキャンアウト・ポートを有するスレ
ーブ・ラッチをさらに含む、上記（１）に記載の両方向
データを同期的に交換するための回路。 （３）前記少なくとも２つの駆動エンティティが、前記
マスタ・ラッチからのデータ出力を前記バス上に駆動す
るために前記マスタ・ラッチに接続されたトライステー
ト回路を含む、上記（１）に記載の両方向データを同期
的に交換するための回路。 （４）前記スワッパ回路が、前記バス上で一方向に移動
するデータ用の経路を提供するために前記バスに接続さ
れた第１のラッチとトライステート回路の対と、前記バ
ス上で反対方向に移動するデータ用の経路を提供するた
めに前記バスに接続された第２のラッチとトライステー
ト回路の対とを含む、上記（１）に記載の両方向データ
を同期的に交換するための回路。 （５）前記スワッパ回路の前記第１のラッチと前記第２
のラッチが、システム・クロックと走査クロックを受け
取るように接続される、上記（２）に記載の両方向デー
タを同期的に交換するための回路。 （６）両方向データを同期的に交換するための複数の前
記回路がまとめて接続され、第１の回路の前記スキャン
アウト・ポートが第２の回路のスキャンイン・ポートに
接続される、上記（２）に記載の両方向データを同期的
に交換するための回路。 （７）両方向データを同期的に交換するための回路にお
いて、相互にデータを送受するためにバスに接続された
少なくとも２つの駆動エンティティであって、前記少な
くとも２つの駆動エンティティのそれぞれが走査テスト
・ベクトルを受け取るためのスキャンイン・ポートと前
記バスに接続されたデータ出力ポートとを有するマスタ
・ラッチを含む少なくとも２つの駆動エンティティと、
前記少なくとも２つの駆動エンティティ間の接続点で前
記バスに電気的に接続されたスワッパ回路であって、前
記バス上で反対方向に同時に移動するデータを取り込
み、前記取り込んだデータを前記バス上に戻してデータ
の衝突を回避するためのスワッパ回路と、受け取ったデ
ータを取り込むために前記バスの一方の端部にある取込
みラッチとを含み、両方向データを同期的に交換するた
めの複数の前記回路がまとめて接続されて少なくとも１
つの走査連鎖を形成する回路。 （８）走査テスト・ベクトルを出力するためのスキャン
アウト・ポートを有する走査専用ラッチをさらに含み、
前記マスタ・ラッチの出力が前記走査専用ラッチの入力
に接続されて前記少なくとも１つの走査連鎖を形成す
る、上記（７）に記載の両方向データを同期的に交換す
るための回路。 （９）前記マスタ・ラッチのデータ出力ポートが次のマ
スタ・ラッチの前記スキャンイン・ポートに接続され、
前記少なくとも１つの走査連鎖が前記マスタ・ラッチと
スワッパ回路の１つずつを交互に通ることにより前後に
ジグザグに進む、上記（７）に記載の両方向データを同
期的に交換するための回路。 （１０）前記少なくとも２つの駆動エンティティが、前
記マスタ・ラッチからのデータ出力を前記バス上に駆動
するために前記マスタ・ラッチに接続されたトライステ
ート回路を含む、上記（７）に記載の両方向データを同
期的に交換するための回路。 （１１）前記スワッパ回路が、前記バス上で一方向に移
動するデータ用の経路を提供するために前記バスに接続
された第１のラッチとトライステート回路の対と、前記
バス上で反対方向に移動するデータ用の経路を提供する
ために前記バスに接続された第２のラッチとトライステ
ート回路の対とを含む、上記（７）に記載の両方向デー
タを同期的に交換するための回路。 （１２）前記第１のラッチとトライステート回路の対
と、前記第２のラッチとトライステート回路の対が、シ
ステム・クロックと走査クロックを受け取るように接続
される、上記（１１）に記載の両方向データを同期的に
交換するための回路。 （１３）両方向データを同期的に交換するための回路を
走査テストするための方法において、相互にデータを送
受するためにバスに接続された少なくとも２つの駆動エ
ンティティを設け、前記少なくとも２つの駆動エンティ
ティのそれぞれがスキャンイン・ポートを有するマスタ
・ラッチを含むステップと、前記少なくとも２つの駆動
エンティティ間の接続点で前記バスにスワッパ回路を電
気的に接続し、前記スワッパ回路が前記バス上で反対方
向に同時に移動するデータを取り込み、前記取り込んだ
データを前記バス上に戻してデータの衝突を回避するス
テップと、受け取ったデータを取り込むために前記バス
の一方の端部に取込みラッチを接続するステップと、前
記マスタ・ラッチの出力に接続されたスレーブ・ラッチ
を接続し、前記スレーブ・ラッチが走査テスト・ベクト
ルを出力するためにスキャンアウト・ポートを有するス
テップと、前記駆動エンティティ、前記スワッパ、前記
取込みラッチ、前記スレーブ・ラッチを複数の同期クロ
ックに接続するステップと、走査テスト・ベクトルを前
記スキャンイン・ポートに入力するステップと、前記同
期クロックの１つが複数のテスト・パターンの１つにつ
いて前記回路を通って前記走査テスト・ベクトルを移動
できるようにするステップと、前記スキャンアウト・ポ
ートからデータ出力を読み取るステップとを含む方法。 （１４）前記テスト・パターンが、Ｘ方向からＹ方向な
らびにＹ方向からＸ方向の一方に前記走査テスト・ベク
トルを移動させる単一方向テスト・パターンである、上
記（１３）に記載の両方向データを同期的に交換するた
めの回路を走査テストするための方法。 （１５）前記テスト・パターンが、Ｘ方向からＹ方向に
第１の走査テスト・ベクトルを移動させ、Ｙ方向からＸ
方向に第２の走査テスト・ベクトルを移動させる両方向
テスト・パターンである、上記（１３）に記載の両方向
データを同期的に交換するための回路を走査テストする
ための方法。 （１６）複数の前記回路がまとめて直列に接続されるよ
うに、両方向データを同期的に交換するために前記スキ
ャンアウト・ポートを前記回路のうちの次の回路のスキ
ャンイン・ポートに接続するステップをさらに含む、上
記（１３）に記載の両方向データを同期的に交換するた
めの回路を走査テストするための方法。 （１７）前記テスト・パターンが「Ｓ」テスト・パター
ンと「Ｚ」テスト・パターンの一方である、上記（１
６）に記載の両方向データを同期的に交換するための回
路を走査テストするための方法。

【図面の簡単な説明】

【図１】本発明による同期両方向データ回路のブロック
図である。

【図２】図１の様々な内部ノードにおけるデータ信号の
到着を示すタイミング図である。

【図３】クロック表記を示す、図１の同期両方向データ
回路のブロック図である。

【図４】両方向テスト用の構成を示すブロック図であ
る。

【図５】両方向テスト用のクロック状態を示す表であ
る。

【図６】単一方向テスト用の構成を示すブロック図であ
る。

【図７】単一方向テスト用のクロック状態を示す表であ
る。

【図８】図４、図６、図７に示すテストを行う走査機能
テスト用の構成を示すブロック図である。

【図９】Ｌ２＊ラッチが除去された状態の図３に示す同
期両方向データ回路のブロック図である。

【図１０】Ｘ−Ｙの転送方向用のクロック・ゲーティン
グを示す表である。

【図１１】Ｙ−Ｘの転送方向用のクロック・ゲーティン
グを示す表である。

【図１２】汎用論理回路によって囲まれた両方向データ
経路回路を示すブロック図であり、近隣論理回路のテス
トを可能にするために両方向データ回路がどのように走
査インタフェースを提供するかを説明するためのブロッ
ク図である。

【図１３】ハーフスワッパを示す回路図である。

【図１４】駆動エンティティを示す回路図である。

【図１５】ハーフ・スワッパ回路の第２の実施形態を示
す回路図である。

【図１６】駆動エンティティの第２の実施形態を示す回
路図である。

【図１７】ＰＦＥＴゲーティング・トランジスタを有す
るハーフ・スワッパ用の第３の実施形態を示す回路図で
ある。

【図１８】走査およびシステム・クロックをゲートして
駆動エンティティおよびスワッパ内に再駆動するローカ
ル・クロック・ブロックのブロック図である。

【図１９】同期装置の回路図である。

【図２０】駆動エンティティ用のローカル・クロック・
ドライバの回路図である。

【図２１】スワッパ用のローカル・クロック・ドライバ
の回路図である。

【図２２】本発明による同期両方向データ転送経路のロ
バスト・タイミングおよびテストに使用する「scan_ena
ble」など、すべてのクロック信号、内部クロック対
話、モード制御ビットのタイミング図である。

【符号の説明】

１００ Ｌ１ラッチ １０１ トライステート回路 １０２ スレーブＬ２＊ラッチ １０３ 第１のバス・ワイヤ・セグメント １０４ Ｌ１／Ｌ２ラッチ １０５ スワッパ １０６ 第１のＬ２ラッチ １０７ トライステート回路 １０８ トライステート回路 １０９ 第２のＬ２ラッチ １１０ 第２のバス・ワイヤ・セグメント １１１ Ｌ１／Ｌ２ラッチ １１２ トライステート回路 １１３ Ｌ１ラッチ １１４ スレーブＬ２＊ラッチ １１５ 駆動エンティティＸ １１６ 駆動エンティティＹ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブライアン・ジェイ・ロビンズ アメリカ合衆国12601 ニューヨーク州 ポーキープシー アントワネット・アベ ニュー 30 (72)発明者 ウィリアム・アール・レオール アメリカ合衆国10463 ニューヨーク州 ブロンクス キャポック・ストリート 629 アパートメント４ディー (56)参考文献 特開 平４−174375（ＪＰ，Ａ) 実開 昭60−47061（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/26 G06F 13/36 G06F 13/38 G01R 31/28 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】データ入力、該データ入力に接続されたラ
   ッチ及び該ラッチに接続されたデータ出力を有する第１
   駆動エンティティと、 第１端子及び第２端子を有し、更に、前記第１端子及び
   前記第２端子の間に接続され前記第１端子からのデータ
   をラッチし該ラッチしたデータを前記第２端子に送り出
   す第１回路と、前記第２端子及び前記第１端子の間に接
   続され前記第２端子からのデータをラッチし該ラッチし
   たデータを前記第１端子に送り出す第２回路を有し、前
   記第１端子が前記第１駆動エンティティのデータ出力に
   接続されているスワッパ回路と、 データ入力、該データ入力に接続されたラッチ及び該ラ
   ッチに接続されたデータ出力を有し、該データ出力が前
   記スワッパ回路の第２端子に接続されている第２駆動エ
   ンティティと、 前記スワッパ回路の前記第１端子に接続され、該第１端
   子からデータを受け取る第１取り込みラッチと、 前記スワッパ回路の前記第２端子に接続され、該第２端
   子からデータを受け取る第２取り込みラッチとを備え、 前記第１駆動エンティティの前記データ出力から前記ス
   ワッパ回路の前記第１回路にデータをラッチすると同時
   に、前記第２駆動エンティティの前記データ出力から前
   記スワッパ回路の前記第２回路にデータをラッチし、前
   記スワッパ回路の前記第１回路から前記第２端子にデー
   タを送り出すと同時に、前記スワッパ回路の前記第２回
   路から前記第１端子にデータを送り出すことを特徴とす
   る両方向データを同期的に交換する回路。
2. 【請求項２】両方向データを同期的に交換する回路であ
   って、走査テスト・ベクトルを受け取るためのスキャンイン・
   ポート及びデータ入力を有するマスタ・ラッチを含み、
   更にデータ出力を有する第１駆動エンティティと、 第１端子及び第２端子を有し、更に、前記第１端子及び
   前記第２端子の間に接 続され前記第１端子からのデータ
   をラッチし該ラッチしたデータを前記第２端子に送り出
   す第１回路と、前記第２端子及び前記第１端子の間に接
   続され前記第２端子からのデータをラッチし該ラッチし
   たデータを前記第１端子に送り出す第２回路を有し、前
   記第１端子が前記第１駆動エンティティのデータ出力に
   接続されているスワッパ回路と、 走査テスト・ベクトルを受け取るためのスキャンイン・
   ポート及びデータ入力を有するマスタ・ラッチを含み、
   更にデータ出力を有する第２駆動エンティティであっ
   て、前記データ出力が前記スワッパ回路の前記第２端子
   に接続されている第２駆動エンティティと、 前記スワッパ回路の前記第１端子に接続され、該第１端
   子からデータを受け取る第１取り込みラッチと、 前記スワッパ回路の前記第２端子に接続され、該第２端
   子からデータを受け取る第２取り込みラッチとを備え、 前記第１駆動エンティティの前記データ出力から前記ス
   ワッパ回路の前記第１回路にデータをラッチすると同時
   に、前記第２駆動エンティティの前記データ出力から前
   記スワッパ回路の前記第２回路にデータをラッチし、前
   記スワッパ回路の前記第１回路から前記第２端子にデー
   タを送り出すと同時に、前記スワッパ回路の前記第２回
   路から前記第１端子にデータを送り出すことを特徴とす
   る両方向データを同期的に交換する回路 。
3. 【請求項３】前記マスタ・ラッチの出力に接続された入
   力を有し、前記マスタ・ラッチから受け取った走査テス
   ト・ベクトルを出力するためのスキャンアウト・ポート
   を有するスレーブ・ラッチをさらに含む、請求項２に記
   載の両方向データを同期的に交換する回路。
4. 【請求項４】前記第１駆動エンティティが前記マスタ・
   ラッチに接続されたトライステート回路を有し、該トラ
   イステート回路が前記マスタ・ラッチからのデータを前
   記データ出力に送り出し、前記第２駆動エンティティが
   前記マスタ・ラッチに接続されたトライステート回路を
   有し、該トライステート回路が前記マスタ・ラッチか ら
   のデータを前記データ出力に送り出す、請求項２に記載
   の両方向データを同期的に交換する回路。
5. 【請求項５】前記スワッパ回路の第１回路が、 前記第１端子及び前記第２端子の間で直列に接続された
   ラッチ及びトライステート回路を有し、前記第１端子か
   ら前記第２端子に向かう方向のデータ経路を与え、 前記スワッパ回路の第２回路が、 前記第２端子及び前記第１端子の間で直列に接続された
   ラッチ及びトライステート回路を有し、前記第２端子か
   ら前記第１端子に向かう方向のデータ経路を与える 、請
   求項２に記載の両方向データを同期的に交換する回路。
6. 【請求項６】（イ）走査テスト・ベクトルを受け取るた
   めのスキャンイン・ポート及びデータ入力を有するマス
   タ・ラッチを含み、更にスキャンアウト・ポート及びデ
   ータ出力を有する第１駆動エンティティと、 （ロ）第１端子及び第２端子を有し、更に、前記第１端
   子及び前記第２端子の間に接続され前記第１端子からの
   データをラッチし該ラッチしたデータを前記第２端子に
   送り出す第１回路と、前記第２端子及び前記第１端子の
   間に接続され前記第２端子からのデータをラッチし該ラ
   ッチしたデータを前記第１端子に送り出す第２回路を有
   し、前記第１端子が前記第１駆動エンティティのデータ
   出力に接続されているスワッパ回路と、 （ハ）走査テスト・ベクトルを受け取るためのスキャン
   イン・ポート及びデータ入力を有するマスタ・ラッチを
   含み、更にスキャンアウト・ポート及びデータ出力を有
   する第２駆動エンティティであって、前記データ出力が
   前記スワッパ回路の前記第２端子に接続されている第２
   駆動エンティティと、 （ニ）前記スワッパ回路の前記第１端子に接続され、該
   第１端子からデータを受け取る第１取り込みラッチと、 （ホ）前記スワッパ回路の前記第２端子に接続され、該
   第２端子からデータを受け取る第２取り込みラッチとを
   備え、 （ヘ）前記第１駆動エンティティの前記データ出力から
   前記スワッパ回路の前記第１回路にデータをラッチする
   と同時に、前記第２駆動エンティティの前記データ出力
   から前記スワッパ回路の前記第２回路にデータをラッチ
   し、前記スワッパ回路の前記第１回路から前記第２端子
   にデータを送り出すと同時に、前記スワッパ回路の前記
   第２回路から前記第１端子にデータを送り出すことを特
   徴とする両方向データを同期的に交換する交換回路が、
   複数個互いに隣接して配置されており、 １つの交換回路の前記第１駆動エンティティのスキャン
   アウト・ポートをこの１つの交換回路に隣接する次の交
   換回路の第１駆動エンティティのスキャンイン・ポート
   に接続し、前記１つの交換回路の前記第２駆動エンティ
   ティのスキャンアウト・ポートをこの１つの交換回路に
   隣接する前記次の交換回路の第２駆動エンティティのス
   キャンイン・ポートに接続するように制御する制御手段
   を備えることを特徴とする集積回路チップ。
7. 【請求項７】前記マスタ・ラッチの出力に接続された入
   力を有し、前記マスタ・ラッチから受け取った走査テス
   ト・ベクトルを出力するためのスキャンアウト・ポート
   を有するスレーブ・ラッチを前記第１駆動エンティティ
   及び前記第２駆動エンティティが含む、請求項６に記載
   の集積回路チップ。
8. 【請求項８】前記第１駆動エンティティが前記マスタ・
   ラッチに接続されたトライステート回路を有し、該トラ
   イステート回路が前記マスタ・ラッチからのデータを前
   記データ出力に送り出し、前記第２駆動エンティティが
   前記マスタ・ラッチに接続されたトライステート回路を
   有し、該トライステート回路が前記マスタ・ラッチから
   のデータを前記データ出力に送り出す、請求項６に記載
   の集積回路チップ。
9. 【請求項９】前記スワッパ回路の第１回路が、 前記第１端子及び前記第２端子の間で直列に接続された
   ラッチ及びトライステート回路を有し、前記第１端子か
   ら前記第２端子に向かう方向のデータ経路を与え、 前記スワッパ回路の第２回路が、 前記第２端子及び前記第１端子の間で直列に接続された
   ラッチ及びトライステート回路を有し、前記第２端子か
   ら前記第１端子に向かう方向のデータ経路を与える、請
   求項６に記載の集積回路チップ。
10. 【請求項１０】（イ）走査テスト・ベクトルを受け取る
    ためのスキャンイン・ポート及びデータ入力を有するマ
    スタ・ラッチを含み、更にスキャンアウト・ポート及び
    データ出力を有する第１駆動エンティティと、 （ロ）第１端子及び第２端子を有し、更に、前記第１端
    子及び前記第２端子の間に接続され前記第１端子からの
    データをラッチし該ラッチしたデータを前記第２端子に
    送り出す第１回路と、前記第２端子及び前記第１端子の
    間に接続され前記第２端子からのデータをラッチし該ラ
    ッチしたデータを前記第１端子に送り出す第２回路を有
    し、前記第１端子が前記第１駆動エンティティのデータ
    出力に接続されているスワッパ回路と、 （ハ）走査テスト・ベクトルを受け取るためのスキャン
    イン・ポート及びデータ入力を有するマスタ・ラッチを
    含み、更にスキャンアウト・ポート及びデータ出力を有
    する第２駆動エンティティであって、前記データ出力が
    前記スワッパ回路の前記第２端子に接続されている第２
    駆動エンティティと、 （ニ）前記スワッパ回路の前記第１端子に接続され、該
    第１端子からデータを受け取る第１取り込みラッチと、 （ホ）前記スワッパ回路の前記第２端子に接続され、該
    第２端子からデータを受け取る第２取り込みラッチとを
    備え、 （ヘ）前記第１駆動エンティティの前記データ出力から
    前記スワッパ回路の前記第１回路にデータをラッチする
    と同時に、前記第２駆動エンティティの前記データ出力
    から前記スワッパ回路の前記第２回路にデータをラッチ
    し、前記スワッパ回路の前記第１回路から前記第２端子
    にデータを送り出すと同時に、前記スワッパ回路の前記
    第２回路から前記第１端子にデータを送り出すことを特
    徴とする両方向データを同期的に交換する交換回路が、
    複数個互いに隣接して配置されており、 前記複数個のうち奇数番目の交換回路の前記スワッパ回
    路の前記第２端子をこの奇数番目の交換回路に隣接する
    偶数番目の交換回路の前記第２エンティティの前記スキ
    ャンイン・ポートに接続し、前記偶数番目の交換回路の
    前記スワッパ回路の前記第１端子をこの偶数番目の交換
    回路に隣接する奇数番目の交換回路の前記第１エンティ
    ティの前記スキャンイン・ポートに接続し、前記複数個
    の交換回路のうち最後の交換回路の前記スワッパ回路の
    前記第１端子に、スキャン・アウトＭＵＸを接続するよ
    うに制御する制御手段を備えることを特徴とする集積回
    路チップ。
11. 【請求項１１】前記マスタ・ラッチの出力に接続された
    入力を有し、前記マスタ・ラッチから受け取った走査テ
    スト・ベクトルを出力するためのスキャンアウト・ポー
    トを有するスレーブ・ラッチを前記第１駆動エンティテ
    ィ及び前記第２駆動エンティティが含む、請求項１０に
    記載の集積回路チップ。
12. 【請求項１２】前記第１駆動エンティティが前記マスタ
    ・ラッチに接続されたトライステート回路を有し、該ト
    ライステート回路が前記マスタ・ラッチからのデータを
    前記データ出力に送り出し、前記第２駆動エンティティ
    が前記マスタ・ラッチに接続されたトライステート回路
    を有し、該トライステート回路が前記マスタ・ラッチか
    らのデータを前記データ出力に送り出す、請求項１０に
    記載の集積回路チップ。
13. 【請求項１３】前記スワッパ回路の第１回路が、 前記第１端子及び前記第２端子の間で直列に接続された
    ラッチ及びトライステート回路を有し、前記第１端子か
    ら前記第２端子に向かう方向のデータ経路を与え、 前記スワッパ回路の第２回路が、 前記第２端子及び前記第１端子の間で直列に接続された
    ラッチ及びトライステート回路を有し、前記第２端子か
    ら前記第１端子に向かう方向のデータ経路を与える、請
    求項１０に記載の集積回路チップ。
14. 【請求項１４】（イ）走査テスト・ベクトルを受け取る
    ためのスキャンイン・ポート及びデータ入力を有するマ
    スタ・ラッチを含み、更にスキャンアウト・ポート及び
    データ出力を有する第１駆動エンティティと、 （ロ）第１端子及び第２端子を有し、更に、前記第１端
    子及び前記第２端子の間に接続され前記第１端子からの
    データをラッチし該ラッチしたデータを前記第２端子に
    送り出す第１回路と、前記第２端子及び前記第１端子の
    間に接続され前記第２端子からのデータをラッチし該ラ
    ッチしたデータを前記第１端子に送り出す第２回路を有
    し、前記第１端子が前記第１駆動エンティティのデータ
    出力に接続されているスワッパ回路と、 （ハ）走査テスト・ベクトルを受け取るためのスキャン
    イン・ポート及びデータ入力を有するマスタ・ラッチを
    含み、更にスキャンアウト・ポート及びデータ出力を有
    する第２駆動エンティティであって、前記データ出力が
    前記スワッパ回路の前記第２端子に接続されている第２
    駆動エンティティと、 （ニ）前記スワッパ回路の前記第１端子に接続され、該
    第１端子からデータを受け取る第１取り込みラッチと、 （ホ）前記スワッパ回路の前記第２端子に接続され、該
    第２端子からデータを受け取る第２取り込みラッチとを
    備え、 （ヘ）前記第１駆動エンティティの前記データ出力から
    前記スワッパ回路の前記第１回路にデータをラッチする
    と同時に、前記第２駆動エンティティの前記データ出力
    から前記スワッパ回路の前記第２回路にデータをラッチ
    し、前記スワッパ回路の前記第１回路から前記第２端子
    にデータを送り出すと同時に、前記スワッパ回路の前記
    第２回路から前記第１端子にデータを送り出すことを特
    徴とする両方向データを同期的に交換する交換回路が、
    複数個互いに隣接して配置されている集積回路チップの
    前記交換回路をテストする方法であって、 （ａ）１つの交換回路の前記第１駆動エンティティのス
    キャンイン・ポートと前記１つの交換回路の前記第２駆
    動エンティティのスキャンイン・ポートにテスト・パタ
    ーンをそれぞれ供給するステップと、 （ｂ）前記テスト・パターンが前記複数個の交換回路の
    前記第１駆動エンティティを順番に通過するように、前
    記１つの交換回路と残りの交換回路の前記第１ 駆動エン
    ティティ同士を接続する第１の走査連鎖を形成すると共
    に、前記テスト・パターンが前記複数個の交換回路の前
    記第２駆動エンティティを順番に通過するように、前記
    １つの交換回路と残りの交換回路の前記第２駆動エンテ
    ィティ同士を接続する第２の走査連鎖を形成するステッ
    プと、 （ｃ）それぞれの交換回路の前記第１駆動エンティティ
    から前記テスト・パターンを前記スワッパ回路を経て前
    記第２取り込みラッチに送り該第２取り込みラッチの内
    容を読み取ると共に、それぞれの交換回路の前記第２駆
    動エンティティから前記テスト・パターンを前記スワッ
    パ回路を経て前記第１取り込みラッチに送り該第１取り
    込みラッチの内容を読み取るステップとを含む交換回路
    のテスト方法。
15. 【請求項１５】前記マスタ・ラッチの出力に接続された
    入力を有し、前記マスタ・ラッチから受け取った走査テ
    スト・ベクトルを出力するためのスキャンアウト・ポー
    トを有するスレーブ・ラッチを前記第１駆動エンティテ
    ィ及び前記第２駆動エンティティが含む、請求項１４に
    記載の交換回路のテスト方法。
16. 【請求項１６】前記第１駆動エンティティが前記マスタ
    ・ラッチに接続されたトライステート回路を有し、該ト
    ライステート回路が前記マスタ・ラッチからのデータを
    前記データ出力に送り出し、前記第２駆動エンティティ
    が前記マスタ・ラッチに接続されたトライステート回路
    を有し、該トライステート回路が前記マスタ・ラッチか
    らのデータを前記データ出力に送り出す、請求項１４に
    記載の交換回路のテスト方法。
17. 【請求項１７】前記スワッパ回路の第１回路が、 前記第１端子及び前記第２端子の間で直列に接続された
    ラッチ及びトライステート回路を有し、前記第１端子か
    ら前記第２端子に向かう方向のデータ経路を与え、 前記スワッパ回路の第２回路が、 前記第２端子及び前記第１端子の間で直列に接続された
    ラッチ及びトライステ ート回路を有し、前記第２端子か
    ら前記第１端子に向かう方向のデータ経路を与える、請
    求項１４に記載の交換回路のテスト方法。
18. 【請求項１８】（イ）走査テスト・ベクトルを受け取る
    ためのスキャンイン・ポート及びデータ入力を有するマ
    スタ・ラッチを含み、更にスキャンアウト・ポート及び
    データ出力を有する第１駆動エンティティと、 （ロ）第１端子及び第２端子を有し、更に、前記第１端
    子及び前記第２端子の間に接続され前記第１端子からの
    データをラッチし該ラッチしたデータを前記第２端子に
    送り出す第１回路と、前記第２端子及び前記第１端子の
    間に接続され前記第２端子からのデータをラッチし該ラ
    ッチしたデータを前記第１端子に送り出す第２回路を有
    し、前記第１端子が前記第１駆動エンティティのデータ
    出力に接続されているスワッパ回路と、 （ハ）走査テスト・ベクトルを受け取るためのスキャン
    イン・ポート及びデータ入力を有するマスタ・ラッチを
    含み、更にスキャンアウト・ポート及びデータ出力を有
    する第２駆動エンティティであって、前記データ出力が
    前記スワッパ回路の前記第２端子に接続されている第２
    駆動エンティティと、 （ニ）前記スワッパ回路の前記第１端子に接続され、該
    第１端子からデータを受け取る第１取り込みラッチと、 （ホ）前記スワッパ回路の前記第２端子に接続され、該
    第２端子からデータを受け取る第２取り込みラッチとを
    備え、 （ヘ）前記第１駆動エンティティの前記データ出力から
    前記スワッパ回路の前記第１回路にデータをラッチする
    と同時に、前記第２駆動エンティティの前記データ出力
    から前記スワッパ回路の前記第２回路にデータをラッチ
    し、前記スワッパ回路の前記第１回路から前記第２端子
    にデータを送り出すと同時に、前記スワッパ回路の前記
    第２回路から前記第１端子にデータを送り出すことを特
    徴とする両方向データを同期的に交換する交換回路が、
    複数個互いに隣接して配置されている集積回路チップの
    前記交換回路をテストする方法であって、 （ａ）１つの交換回路の前記第１駆動エンティティのス
    キャンイン・ポートにテスト・パターンを供給するステ
    ップと、 （ｂ）前記テスト・パターンが前記複数個の交換回路の
    前記第１駆動エンティティを順番に通過するように、前
    記１つの交換回路と残りの交換回路の前記第１駆動エン
    ティティ同士を接続する走査連鎖を形成するステップ
    と、 （ｃ）それぞれの交換回路の前記第１駆動エンティティ
    から前記テスト・パターンを前記スワッパ回路を経て前
    記第２取り込みラッチに送り該第２取り込みラッチの内
    容を読み取るステップとを含む交換回路のテスト方法。
19. 【請求項１９】（イ）走査テスト・ベクトルを受け取る
    ためのスキャンイン・ポート及びデータ入力を有するマ
    スタ・ラッチを含み、更にスキャンアウト・ポート及び
    データ出力を有する第１駆動エンティティと、 （ロ）第１端子及び第２端子を有し、更に、前記第１端
    子及び前記第２端子の間に接続され前記第１端子からの
    データをラッチし該ラッチしたデータを前記第２端子に
    送り出す第１回路と、前記第２端子及び前記第１端子の
    間に接続され前記第２端子からのデータをラッチし該ラ
    ッチしたデータを前記第１端子に送り出す第２回路を有
    し、前記第１端子が前記第１駆動エンティティのデータ
    出力に接続されているスワッパ回路と、 （ハ）走査テスト・ベクトルを受け取るためのスキャン
    イン・ポート及びデータ入力を有するマスタ・ラッチを
    含み、更にスキャンアウト・ポート及びデータ出力を有
    する第２駆動エンティティであって、前記データ出力が
    前記スワッパ回路の前記第２端子に接続されている第２
    駆動エンティティと、 （ニ）前記スワッパ回路の前記第１端子に接続され、該
    第１端子からデータを受け取る第１取り込みラッチと、 （ホ）前記スワッパ回路の前記第２端子に接続され、該
    第２端子からデータを受け取る第２取り込みラッチとを
    備え、 （ヘ）前記第１駆動エンティティの前記データ出力から
    前記スワッパ回路の前記第１回路にデータをラッチする
    と同時に、前記第２駆動エンティティの前記データ出力
    から前記スワッパ回路の前記第２回路にデータをラッチ
    し、前記スワッパ回路の前記第１回路から前記第２端子
    にデータを送り出すと同時に、前記スワッパ回路の前記
    第２回路から前記第１端子にデータを送り出すことを特
    徴とする 両方向データを同期的に交換する交換回路が、
    複数個互いに隣接して配置されている集積回路チップの
    前記交換回路をテストする方法であって、 （ａ）１つの交換回路の前記第１駆動エンティティのス
    キャンイン・ポートにテスト・パターンを供給するステ
    ップと、 （ｂ）前記テスト・パターンが、前記奇数番目の前記ス
    ワッパ回路をこれの前記第１端子から前記第２端子に向
    かう方向に通過し、前記偶数番目の前記スワッパ回路を
    これの前記第２端子から前記第１端子に向かう方向に通
    過するように、前記複数個のうち奇数番目の交換回路の
    前記スワッパ回路の前記第２端子をこの奇数番目の交換
    回路に隣接する偶数番目の交換回路の前記第２エンティ
    ティの前記スキャンイン・ポートに接続し、前記偶数番
    目の交換回路の前記スワッパ回路の前記第１端子をこの
    偶数番目の交換回路に隣接する奇数番目の交換回路の前
    記第１エンティティの前記スキャンイン・ポートに接続
    するステップと、 （ｃ）前記複数個の交換回路のうち最後の交換回路の前
    記スワッパ回路の前記第１端子に、スキャン・アウトＭ
    ＵＸを接続するステップとを含む交換回路のテスト方
    法。