JP2004037183A - スキャンフリップフロップ - Google Patents
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Abstract
【課題】正しくスキャンデータをシフトイン／シフトアウトすることを可能にするスキャンフリップフロップを提供する。
【解決手段】マルチプレクサ１は、テストイネーブル信号ＴＥのハイに応じて、スキャンデータＴＩを選択して出力し、第１と第２と第３のラッチ回路３，１３，２５により、クロックＣＰの半周期分遅延して出力端ＳＯに出力する。
【選択図】 図１
【解決手段】マルチプレクサ１は、テストイネーブル信号ＴＥのハイに応じて、スキャンデータＴＩを選択して出力し、第１と第２と第３のラッチ回路３，１３，２５により、クロックＣＰの半周期分遅延して出力端ＳＯに出力する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スキャンフリップフロップに関する。
【０００２】
【従来の技術】
スキャン設計手法を用いたＬＳＩでは、ＬＳＩに搭載されているフリップフロップの出力端Ｑ（ＱＮ）とスキャンイン端子ＴＩをシリアルチェイン状に接続したシフトレジスタを構成させることにより、スキャンモード時においてスキャンデータをシフトイン／シフトアウトしている。図９に、従来のスキャンフリップフロップの構成を示す。
【０００３】
【発明が解決しようとする課題】
しかしながら、半導体集積回路の微細化に伴い、ＬＳＩ内部の信号伝播遅延が小さくなってきており、シフトレジスタにおいてもクロック間スキューに比べ、スキャンデータ間の遅延時間が小さくなってきている事が顕著となっている。
【０００４】
この場合、ホールドタイム不足によるデータの筒抜けが発生し、正しくスキャンデータをシフトイン／シフトアウトさせることが出来なくなってしまうため、シフトレジスタ間に遅延素子を挿入する必要がある。
【０００５】
しかしながら、ＬＳＩの大規模化と、微細化による遅延素子自体の伝播遅延時間の縮小により、シフトレジスタのホールドタイムを確保するための遅延素子数が激増してきており、回路規模と開発期間の増加につながっている。
【０００６】
また、スキャンフリップフロップ自体に遅延素子１０１，１０３を設け、シフトレジスタ間のホールドタイムマージンをより確保するという方法も従来用いられてきたが、やはり、微細化に伴う信号遅延時間の縮小により、小さな回路面積で十分な遅延素子をつくりこむことが難しくなってきており、回路規模の増加につながってきている。
【０００７】
図１０に、従来のスキャンフリップフロップを３段従属接続したシフトレジスタ構成を示す。そして図１１に、図１０のシフトレジスタの動作タイミングチャートを示す。
【０００８】
図１０のシフトレジスタは、クロックＣＰの立ち上がりエッジでスキャンデータをスキャンインし、次のクロックＣＰの立ち上がりエッジでスキャンデータを出力端子Ｑ１，Ｑ２，Ｑ３にスキャンアウトしている。図１０の場合、各スキャンフリップフロップのシフトレジスタ間の伝搬遅延時間がクロックのスキューよりも短い場合、ホールドタイム不足によるシフトレジスタの誤動作から正常にスキャンデータのシフトイン／シフトアウトの動作ができない。
【０００９】
そこで本発明は、正しくスキャンデータをシフトイン／シフトアウトすることを可能にするスキャンフリップフロップを提供することを目的とする。
【００１０】
【課題を解決するための手段】
（第１の解決手段）
本発明のスキャンフリップフロップは、
テストイネーブル信号の極性に応じて、データとスキャンデータの中から１つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第１のインバータと、
前記第１のインバータの出力を反転させる第２のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のトランスファーゲートと、
入力端が、前記第１のトランスファーゲートの出力端に接続された第３のインバータと、
入力端が、前記第３のインバータの出力端に接続され、出力端が、前記第３のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のクロックドインバータと、
入力端が、前記第３のインバータの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給とは異なって供給される第２のトランスファーゲートと、
入力端が、前記第２のトランスファーゲートの出力端に接続された第４のインバータと、
入力端が、前記第４のインバータの出力端に接続され、出力端が、前記第４のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のクロックドインバータへの供給とは異なって供給される第２のクロックドインバータと、
入力端が、前記第２のトランスファーゲートの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給と同じように供給される第３のトランスファーゲートと、
入力端が、前記第３のトランスファーゲートの出力端に接続された第５のインバータと、
入力端が、前記第５のインバータの出力端に接続され、出力端が、前記第５のインバータに接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のクロックドインバータへの供給と同じように供給される第３のクロックドインバータと、
入力端が、前記第５のインバータの出力端に接続され、出力端が、スキャンデータ出力端に接続された第６のインバータと、を具備したことを特徴とする。
【００１１】
（第２の解決手段）
本発明のスキャンフリップフロップは、
テストイネーブル信号の極性に応じて、データとスキャンデータの中から１つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第１のインバータと、
前記第１のインバータの出力を反転させる第２のインバータと、
テストイネーブル信号を反転させる第３のインバータと、
前記第３のインバータの出力を反転させる第４のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のトランスファーゲートと、
入力端が、前記第１のトランスファーゲートの出力端に接続された第５のインバータと、
入力端が、前記第５のインバータの出力端に接続され、出力端が、前記第５のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のクロックドインバータと、
入力端が、前記第５のインバータの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給とは異なって供給される第２のトランスファーゲートと、
入力端が、前記第２のトランスファーゲートの出力端に接続された第６のインバータと、
入力端が、前記第６のインバータの出力端に接続され、出力端が、前記第６のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のクロックドインバータへの供給とは異なって供給される第２のクロックドインバータと、
入力端が、前記第２のトランスファーゲートの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給と同じように供給される第３のトランスファーゲートと、
第１の入力端に、前記４のインバータの出力が供給され、第２の入力端に、前記第３のトランスファーゲートの出力が供給されるＮＡＮＤと、
ソースが、第１の電圧線に接続され、ゲートが、前記ＮＡＮＤの出力端に接続されたＰチャンネルの第１のＭＯＳトランジスタと、
ソースが、前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに、前記第１のインバータの出力が供給されるＰチャンネルの第２のＭＯＳトランジスタと、
ソースが、前記第２のＭＯＳトランジスタのドレインに接続され、ゲートに、前記第３のインバータの出力が供給され、ドレインが、前記第３のトランスファーゲートの出力端に接続されたＰチャンネルの第３のＭＯＳトランジスタと、
ドレインが、前記第３のトランスファーゲートの出力端に接続され、ゲートに、前記第４のインバータの出力が供給されるＮチャンネルの第４のＭＯＳトランジスタと、
ドレインが、前記第４のＭＯＳトランジスタのソースに接続され、ゲートに、前記第２のインバータの出力が供給されるＮチャンネルの第５のＭＯＳトランジスタと、
ドレインが、前記第５のＭＯＳトランジスタのソースに接続され、ゲートが、前記ＮＡＮＤの出力端に接続され、ソースが、第２の電圧線に接続されたＮチャンネルの第６のＭＯＳトランジスタと、
入力端が、前記ＮＡＮＤの出力端に接続され、出力端が、スキャンデータ出力端に接続された第７のインバータと、を具備したことを特徴とする。
【００１２】
（第３の解決手段）
本発明のスキャンフリップフロップは、
テストイネーブル信号の極性に応じて、データとスキャンデートの中から１つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第１のインバータと、
前記第１のインバータの出力を反転させる第２のインバータと、
テストイネーブル信号と前記第１のインバータの出力が入力されるＮＡＮＤと、
前記ＮＡＮＤの出力を反転する第３のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のトランスファーゲートと、
入力端が、前記第１のトランスファーゲートの出力端に接続された第４のインバータと、
入力端が、前記第４のインバータの出力端に接続され、出力端が、前記第４のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のクロックドインバータと、
入力端が、前記第４のインバータの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給とは異なって供給される第２のトランスファーゲートと、
入力端が、前記第２のトランスファーゲートの出力端に接続された第５のインバータと、
入力端が、前記第５のインバータの出力端に接続され、出力端が、前記第５のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のクロックドインバータへの供給とは異なって供給される第２のクロックドインバータと、
入力端が、前記第２のトランスファーゲートの出力端に接続され、二制御端に、前記ＮＡＮＤの出力と前記第３のインバータの出力が供給される第３のトランスファーゲートと、
入力端が、前記第３のトランスファーゲートの出力端に接続された第６のインバータと、
入力端が、前記第６のインバータの出力端に接続され、出力端が、前記第６のインバータに接続され、二制御端に、前記ＮＡＮＤの出力と前記第３のインバータの出力が供給される第３のクロックドインバータと、
入力端が、前記第６のインバータの出力端に接続され、出力端が、スキャンデータ出力端に接続された第７のインバータと、を具備したことを特徴とする。
【００１３】
【発明の実施の形態】
まず始めに、スキャンモードとシステムモードを説明する。スキャンモードは、回路中の全てのスキャンフリップフロップをシフトレジスタとして動作させ、それぞれにスキャンデータをセットする、またはそれぞれからスキャンデータを読み出すモードである。
【００１４】
システムモードは、回路中の全てのスキャンフリップフロップを通常のフリップフロップとして動作させるものであり、スキャンモードによってフリップフロップに設定されたデータと外部入力端子に与えられたデータとがそれらに続く組み合わせ回路に入力され、その応答がシステムクロックによりフリップフロップに取り込まれるモードである。
【００１５】
そして、ＰチャンネルＭＯＳトランジスタは、ゲートに、ロー信号が供給さてた時オンし、ハイ信号が供給された時オフする。ＮチャンネルＭＯＳトランジスタは、ゲートに、ロー信号が供給された時オフし、ハイ信号が供給された時オンする。
【００１６】
（第１の実施例）
図１に、本発明のスキャンリッププロップの第１の実施例の構成を示す。図に従って説明する。クロック（以下、単にＣＰという）は、インバータ３５により反転されたパルス（以下、単にＣＰＢという）となる。ＣＰＢは、インバータ３７により反転されたパルス（以下、単にＣＰ１という）となる。
【００１７】
マルチプレクサ１は、テストイネーブル信号（以下、単にＴＥという）により、データ（以下、単にＤという）かスキャンデータ（以下、単にＴＩという）のいずれかを選択し、反転して出力する。マルチプレクサ１の構成を、図８に示す。
【００１８】
ＴＥは、インバータ４３により反転された信号（以下、単にＴＥＢという）となる。ＴＥＢは、インバータ４５により反転された信号（以下、単にＴＥ１という）となる。
【００１９】
クロックドインバータ３９の入力端には、Ｄが供給され、出力端は、トランスファーゲート５の入力端に接続されている。そして、クロックドインバータ３９の二制御端に、インバータ４３と４５の出力ＴＥ１とＴＥＢが、後述するクロックドインバータ３９への供給と同じように供給される。
【００２０】
クロックドインバータ４９の入力端には、Ｔ１が供給され、出力端は、トランスファーゲート５の入力端に接続されている。そしてクロックドインバータ４９の二制御端に、インバータ４３と４５の出力ＴＥ１とＴＥＢが後述するクロックドインバータ３９への供給とは異なって供給される。
【００２１】
ＴＥが、ハイ信号の場合（スキャンモードの時）、Ｔ１を選択し、反転して出力する。またＴＥが、ロー信号の時（システムモードの時）、Ｄを選択し、反転して出力する。
【００２２】
トランスファーゲート５の入力端が、マルチプレクサ１の出力端に接続され、これの出力端は、インバータ７の入力端に接続されている。クロックドインバータ９の入力端は、インバータ７の出力端に接続され、これの出力端は、インバータ７の入力端に接続されている。トランスファーゲート５とインバータ７とクロックドインバータ９により、第１のラッチ回路３を構成する。
【００２３】
トランスファーゲート５の構成を、図２に示す。ＰチャンネルＭＯＳトランジスタＭ１のソースとＮチャンネルＭＯＳトランジスタＭ２のソースは、入力端に接続され、トランジスタＭ１のドレインとトランジスタＭ２のドレインは、出力端に接続されている。トランジスタＭ１のゲートには、ＣＰ１が供給され、トランジスタＭ２のゲートには、ＣＰＢが供給される。後述するトランスファーゲート１５，２７，２７ａは、図２と同じような構成である
クロックドインバータ９の構成を、図３に示す。ＰチャンネルＭＯＳトランジスタＭ３のソースは、電圧線Ｖｄｄに接続され、これのゲートには、ＣＰＢが供給され、これのドレインは、ＰチャンネルＭＯＳトランジスタＭ４のソースに接続され、これのゲートは、入力端となり、これのドレインは、出力端となる。
【００２４】
ＮチャンネルＭＯＳトランジスタＭ５のドレインは、出力端となり、これのゲートは、入力端となり、これのソースは、ＮチャンネルＭＯＳトランジスタＭ６のドレインに接続されている。ＮチャンネルＭＯＳトランジスタＭ６のゲートに、ＣＰ１が供給され、これのソースは、電圧線Ｖｓｓに接続されている。
【００２５】
後述するクロックドインバータ１９，３１，３１ａは、図３と同じような構成である。
【００２６】
前述したマルチプレクサ１内部で用いられるクロックドインバータ３９は、図３に示すクロックドインバータ９でとる回路構成は同じであるが、Ｍ３のゲートにＣＰＢではなく、ＴＥ１が供給され、Ｍ６のゲートにＣＰ１ではなく、ＴＥＢが供給されるものとする。クロックドインバータ４９も同じような構成をとる。
【００２７】
トランスファーゲート１５の入力端は、インバータ７の出力端に接続され、これの出力端は、インバータ１７の入力端に接続されている。そしてトランスファーゲート１５の二制御端に、インバータ３５と３７の出力ＣＰＢとＣＰ１が、トランスファーゲート５への供給と異なって供給される。インバータ１７の出力端は、クロックドインバータ１９の入力端に接続されている。クロックドインバータ１９の出力端は、インバータ１７の入力端に接続されている。クロックドインバータ１９の二制御端に、インバータ３５と３７の出力ＣＰＢとＣＰ１が、クロックドインバータ９への供給と異なって供給される。トランスファーゲート１５とインバータ１７とクロックドインバータ１９により、第２のラッチ回路１３を構成する。
【００２８】
インバータ１７の出力端は、インバータ２１を介して、出力端Ｑに接続されている。インバータ１７の入力端は、インバータ２３を介して、出力端ＱＮに接続されている。
【００２９】
トランスファーゲート２７の入力端が、トランスファーゲート１５の出力端
に接続され、これの出力端は、インバータ２９の入力端に接続されている。トランスファーゲート２７の二制御端に、インバータ３５と３７の出力ＣＰＢとＣＰ１が、トランスファーゲート５への供給と同じように供給される。インバータ２９の出力端は、クロックドインバータ３１の入力端に接続され、クロックドインバータ３１の出力端は、インバータ２９の入力端に接続されている。クロックドインバータ３１の二制御端に、インバータ３５と３７の出力ＣＰＢとＣＰ１が、クロックドインバータ９への供給と同じように供給される。トランスファーゲート２７とインバータ２９とクロックドインバータ３１により、第３のラッチ回路２５を構成する。
【００３０】
インバータ２９は、インバータ３３を介して、スキャンデータ出力端ＳＯに接続されている。
【００３１】
次に、動作を説明する。トランスファーゲート５と２７がオン、クロックドインバータ１９もオンの時、トランスファーゲート１５とクロックドインバータ９と３１はオフである。トランスファーゲート５と２７がオフ、クロックドインバータ１９もオフの時、トランスファーゲート１５とクロックドインバータ９と３１はオンである。
【００３２】
トランスファーゲート５と２７とクロックドインバータ１９がオン、トランスファーゲート１５とクロックドインバータ９と３１がオフの時には、インバータ１７とクロックドインバータ１９により保持されたデータが、インバータ２１と２３を通じてＱ端子とＱＮ端子に出力されるとともに、トランスファーゲート２７とインバータ２９と３３を通じてＳＯ端子に出力される。
【００３３】
トランスファーゲート５と２７とクロックドインバータ１９がオフ、トランスファーゲート１５とクロックドインバータ９と３１がオンの時には、インバータ７とクロックドインバータ９に保持されたデータが、トランスファーゲート１５とインバータ１７と２１と２３を通じてＱ端子とＱＮ端子に出力されるとともに、インバータ２９とクロックドインバータ３１により保持されたデータがインバータ３３を通じてＳＯ端子に出力される。
【００３４】
従って、クロックＣＰがロー信号からハイ信号へ遷移する時に第１のラッチ回路３にスキャンデータが保持され、この第１のラッチ回路３に保持されたスキャンデータは、クロックＣＰがハイ信号からロー信号へ遷移する時に第２のラッチ回路１３に保持されてＳＯ端子に出力される。
【００３５】
次にクロックＣＰがロー信号からハイ信号へ遷移する時には、第１のラッチ回路３に次のスキャンデータが取り込まれ保持されるとともに、第２のラッチ回路１３に保持されていた前のスキャンデータが第３のラッチ回路２５に同時に取り込まれて保持される。
【００３６】
この一連の動作を繰り返すことにより、図１のスキャンフリップフロップは、クロックＣＰの立ち上がりでスキャンデータを取り込み、クロックＣＰの立下りでＳＯ端子にスキャンデータを出力する。すなわち、クロックＣＰの半周期分遅延させてスキャンデータを出力していることになる。
【００３７】
図４に、図１のスキャンフリップフロップを３段従属接続したシフトレジスタ構成を示す。そして図５に、図４のシフトレジスタの動作タイミングチャートを示す。
【００３８】
図４によれば、クロックＣＰの立ち上がりエッジでスキャンデータをスキャンインし、このクロックの立下りエッジでスキャンデータを出力端子ＳＯ１，ＳＯ２，ＳＯ３にスキャンアウトしているのがわかる。
【００３９】
図４の場合だと、クロックＣＰの立ち上がりエッジから立ち下がりエッジまで、ほぼクロック半周期分のホールドマージンがあるため、正しくスキャンデータをシフトイン／シフトアウトしている。
【００４０】
（第２の実施例）
図６に、本発明のスキャンフリップフロップの第２の実施例の構成を示す。図に従って説明する。クロック（以下、単にＣＰ）は、インバータ３５により反転されたパルス（以下、単にＣＰＢという）となる。ＣＰＢは、インバータ３７により反転されたパルス（以下、単にＣＰ１という）となる。
【００４１】
ＴＥは、インバータ４３により反転された信号（以下、単にＴＥＢという）となる。ＴＥＢは、インバータ４５により反転された信号（以下、単にＴＥ１という）となる。
【００４２】
第２の実施例と第１の実施例の違いは、第３のラッチ回路２５と２５ａの構成の違いである。そこで、第３のラッチ回路２５ａの構成のみを説明する。
【００４３】
ＮＡＮＤ４１の入力端Ａに、ＴＥ１が供給される。トランスファーゲート２７の出力端は、ＮＡＮＤ４１の入力端Ｂに接続されている。
【００４４】
ＰチャンネルＭＯＳトランジスタＭ７のソースは、電圧線Ｖｄｄに接続され、これのゲートは、ＮＡＮＤ４１の出力端に接続され、これのドレインは、ＰチャンネルＭＯＳトランジスタＭ８のソースに接続されている。トランジスタＭ８のゲートには、ＣＰＢが供給され、これのドレインは、ＰチャンネルＭＯＳトランジスタＭ９のソースに接続されている。トランジスタＭ９のゲートには、ＴＥＢが供給され、これのドレインは、ＮＡＮＤ４１の入力端Ｂに接続されている。
【００４５】
ＮチャンネルＭＯＳトランジスタＭ１０のドレインは、ＮＡＮＤ４１の入力端Ｂに接続され、これのゲートには、ＴＥ１が供給され、これのソースは、ＮチャンネルＭＯＳトランジスタＭ１１のドレインに接続されている。ＮチャンネルＭＯＳトランジスタＭ１１のゲートには、ＣＰ１が供給され、これのソースは、ＮチャンネルＭＯＳトランジスタＭ１２のドレインに接続されている。トランジスタＭ１２のゲートは、ＮＡＮＤ４１の出力端に接続され、これのソースは、電圧線Ｖｓｓに接続されている。
【００４６】
トランジスタＭ７乃至Ｍ１２で、クロックドインバータ３１ａを構成する
次に、第３のラッチ回路２５ａの動作を説明する。ＴＥ１が、常にローの時（システムモードの時）、ＮＡＮＤ４１の出力は、常にハイ信号である。そして、クロックドインバータ３１ａの出力はロー信号である。このため、第３のラッチ回路２５ａは、オフである。
【００４７】
ＴＥ１が、常にハイ信号の時（スキャンモードの時）、ＮＡＮＤ４１の出力は、ハイ信号またはロー信号である。このＮＡＮＤ４１は、インバータ動作する。ＴＥＢは、ロー信号で、ＴＥＢが供給されるＭ９は、オンである。ＴＥ１は、ハイ信号であり、ＴＥ１が供給されるトランジスタＭ１０は、オンである。
【００４８】
ＣＰＢとＣＰ１の信号の極性によって、ＣＰＢとＣＰ１が供給されるトランジスタＭ８とＭ１１は、オンまたはオフである。
【００４９】
トランジスタＭ８とＭ１１がオンで、ＮＡＮＤ４１の出力がハイ信号の時、Ｍ７はオフ、Ｍ１２はオンであり、クロックドインバータ３１ａの出力はロー信号となる。
【００５０】
トランジスタＭ８とＭ１１がオフの時、ＮＡＮＤ４１の出力の極性がなんであっても、クロックドインバータ３１ａはオフである。ただし、トランスファーゲート２７は、オンである。
【００５１】
このようにシステムモードの時は、第３のラッチ回路２５ａをオフさせ、スキャンモードの時は、第３のラッチ回路２５ａをオンにする。これにより、正しくスキャンデータをシフトイン／シフトアウト出来るという効果に加えて、スイッチング電流を抑止出来る。
【００５２】
（第３の実施例）
図７に、本発明のスキャンフリップフロップの第３の実施例の構成を示す。図に従って説明する。クロック（以下、単にＣＰ）は、インバータ３５により反転されたパルス（以下、単にＣＰＢという）となる。ＣＰＢは、インバータ３７により反転されたパルス（以下、単にＣＰ１という）となる。 ＴＥとＣＰＢは、ＮＡＮＤ４７により否定積処理された信号（以下、単にＣＰ２という）となる。ＣＰ２は、インバータ４９により反転された信号（以下、単にＣＰＢ１という）となる。
【００５３】
第３の実施例と第１の実施例の違いは、第３のラッチ回路２５と２５ｃの違いである。トランスファーゲート２７ａの二制御端に、ＣＰ２とＣＰＢ１が供給される。クロックドインバータ３１ａの二制御端に、ＣＰＢ１とＣＰ２が供給される。
【００５４】
ＴＥがハイ（スキャンモードの時）、ＣＰＢがローの時、ＮＡＮＤ４７の出力がハイとなる。そして、ＣＰ２がハイ、ＣＰＢ１がローとなり、トランスファーゲート２７ａはオフとなる。
【００５５】
一方クロックドインバータ３１ａがオンのため、スキャンモードを実行している。このとき、クロックドインバータ３１ａの入力は、ハイに固定される。またクロックドインバータ３１の出力は、ローに固定される。
【００５６】
以上により、正しくスキャンデータをシフトイン／シフトアウト出来るという効果に加えて、スイッチング電流を抑止出来る。
【００５７】
【発明の効果】
本発明のスキャンフリップフロップによれば、正しくスキャンデータをシフトイン／シフトアウト出来る。
【図面の簡単な説明】
【図１】本発明のスキャンフリップフロップの第１の実施例の構成を示す図である。
【図２】図１のトランスファーゲート５の構成図である。
【図３】図１のクロックドインバータ９の構成図である。
【図４】図１のスキャンフリップフロップを３段従属接続したシフトレジスタを示す図である。
【図５】図４のシフトレジスタの動作タイミングチャート図である。
【図６】本発明のスキャンフリップフロップの第２の実施例の構成を示す図である。
【図７】本発明のスキャンフリップフロップの第３の実施例の構成を示す図である。
【図８】図１と図６と図７のマルチプレクサ１の構成を示す図である。
【図９】従来のスキャンフリップフロップの構成を示す図である。
【図１０】図９のスキャンフリップフロップを３段従属接続したシフトレジスタを示す図である。
【図１１】図１０のシフトレジスタの動作タイミングチャート図である。
【符号の説明】
１・・マルチプレクサ、３・・第１のラッチ回路、５，１５，２７，２７ａ・・トランスファーゲート、９，１９，３１，３１ａ・・クロックドインバータ、７，１７，２９・・インバータ、１３・・第２のラッチ回路、２５，２５ａ，２５ｃ・・第３のラッチ回路、７，１７，２１，２３，３３，３５，３７、４３，４５，４９・・インバータ、４１，４７・・ＮＡＮＤ。
【発明の属する技術分野】
本発明は、スキャンフリップフロップに関する。
【０００２】
【従来の技術】
スキャン設計手法を用いたＬＳＩでは、ＬＳＩに搭載されているフリップフロップの出力端Ｑ（ＱＮ）とスキャンイン端子ＴＩをシリアルチェイン状に接続したシフトレジスタを構成させることにより、スキャンモード時においてスキャンデータをシフトイン／シフトアウトしている。図９に、従来のスキャンフリップフロップの構成を示す。
【０００３】
【発明が解決しようとする課題】
しかしながら、半導体集積回路の微細化に伴い、ＬＳＩ内部の信号伝播遅延が小さくなってきており、シフトレジスタにおいてもクロック間スキューに比べ、スキャンデータ間の遅延時間が小さくなってきている事が顕著となっている。
【０００４】
この場合、ホールドタイム不足によるデータの筒抜けが発生し、正しくスキャンデータをシフトイン／シフトアウトさせることが出来なくなってしまうため、シフトレジスタ間に遅延素子を挿入する必要がある。
【０００５】
しかしながら、ＬＳＩの大規模化と、微細化による遅延素子自体の伝播遅延時間の縮小により、シフトレジスタのホールドタイムを確保するための遅延素子数が激増してきており、回路規模と開発期間の増加につながっている。
【０００６】
また、スキャンフリップフロップ自体に遅延素子１０１，１０３を設け、シフトレジスタ間のホールドタイムマージンをより確保するという方法も従来用いられてきたが、やはり、微細化に伴う信号遅延時間の縮小により、小さな回路面積で十分な遅延素子をつくりこむことが難しくなってきており、回路規模の増加につながってきている。
【０００７】
図１０に、従来のスキャンフリップフロップを３段従属接続したシフトレジスタ構成を示す。そして図１１に、図１０のシフトレジスタの動作タイミングチャートを示す。
【０００８】
図１０のシフトレジスタは、クロックＣＰの立ち上がりエッジでスキャンデータをスキャンインし、次のクロックＣＰの立ち上がりエッジでスキャンデータを出力端子Ｑ１，Ｑ２，Ｑ３にスキャンアウトしている。図１０の場合、各スキャンフリップフロップのシフトレジスタ間の伝搬遅延時間がクロックのスキューよりも短い場合、ホールドタイム不足によるシフトレジスタの誤動作から正常にスキャンデータのシフトイン／シフトアウトの動作ができない。
【０００９】
そこで本発明は、正しくスキャンデータをシフトイン／シフトアウトすることを可能にするスキャンフリップフロップを提供することを目的とする。
【００１０】
【課題を解決するための手段】
（第１の解決手段）
本発明のスキャンフリップフロップは、
テストイネーブル信号の極性に応じて、データとスキャンデータの中から１つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第１のインバータと、
前記第１のインバータの出力を反転させる第２のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のトランスファーゲートと、
入力端が、前記第１のトランスファーゲートの出力端に接続された第３のインバータと、
入力端が、前記第３のインバータの出力端に接続され、出力端が、前記第３のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のクロックドインバータと、
入力端が、前記第３のインバータの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給とは異なって供給される第２のトランスファーゲートと、
入力端が、前記第２のトランスファーゲートの出力端に接続された第４のインバータと、
入力端が、前記第４のインバータの出力端に接続され、出力端が、前記第４のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のクロックドインバータへの供給とは異なって供給される第２のクロックドインバータと、
入力端が、前記第２のトランスファーゲートの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給と同じように供給される第３のトランスファーゲートと、
入力端が、前記第３のトランスファーゲートの出力端に接続された第５のインバータと、
入力端が、前記第５のインバータの出力端に接続され、出力端が、前記第５のインバータに接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のクロックドインバータへの供給と同じように供給される第３のクロックドインバータと、
入力端が、前記第５のインバータの出力端に接続され、出力端が、スキャンデータ出力端に接続された第６のインバータと、を具備したことを特徴とする。
【００１１】
（第２の解決手段）
本発明のスキャンフリップフロップは、
テストイネーブル信号の極性に応じて、データとスキャンデータの中から１つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第１のインバータと、
前記第１のインバータの出力を反転させる第２のインバータと、
テストイネーブル信号を反転させる第３のインバータと、
前記第３のインバータの出力を反転させる第４のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のトランスファーゲートと、
入力端が、前記第１のトランスファーゲートの出力端に接続された第５のインバータと、
入力端が、前記第５のインバータの出力端に接続され、出力端が、前記第５のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のクロックドインバータと、
入力端が、前記第５のインバータの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給とは異なって供給される第２のトランスファーゲートと、
入力端が、前記第２のトランスファーゲートの出力端に接続された第６のインバータと、
入力端が、前記第６のインバータの出力端に接続され、出力端が、前記第６のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のクロックドインバータへの供給とは異なって供給される第２のクロックドインバータと、
入力端が、前記第２のトランスファーゲートの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給と同じように供給される第３のトランスファーゲートと、
第１の入力端に、前記４のインバータの出力が供給され、第２の入力端に、前記第３のトランスファーゲートの出力が供給されるＮＡＮＤと、
ソースが、第１の電圧線に接続され、ゲートが、前記ＮＡＮＤの出力端に接続されたＰチャンネルの第１のＭＯＳトランジスタと、
ソースが、前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに、前記第１のインバータの出力が供給されるＰチャンネルの第２のＭＯＳトランジスタと、
ソースが、前記第２のＭＯＳトランジスタのドレインに接続され、ゲートに、前記第３のインバータの出力が供給され、ドレインが、前記第３のトランスファーゲートの出力端に接続されたＰチャンネルの第３のＭＯＳトランジスタと、
ドレインが、前記第３のトランスファーゲートの出力端に接続され、ゲートに、前記第４のインバータの出力が供給されるＮチャンネルの第４のＭＯＳトランジスタと、
ドレインが、前記第４のＭＯＳトランジスタのソースに接続され、ゲートに、前記第２のインバータの出力が供給されるＮチャンネルの第５のＭＯＳトランジスタと、
ドレインが、前記第５のＭＯＳトランジスタのソースに接続され、ゲートが、前記ＮＡＮＤの出力端に接続され、ソースが、第２の電圧線に接続されたＮチャンネルの第６のＭＯＳトランジスタと、
入力端が、前記ＮＡＮＤの出力端に接続され、出力端が、スキャンデータ出力端に接続された第７のインバータと、を具備したことを特徴とする。
【００１２】
（第３の解決手段）
本発明のスキャンフリップフロップは、
テストイネーブル信号の極性に応じて、データとスキャンデートの中から１つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第１のインバータと、
前記第１のインバータの出力を反転させる第２のインバータと、
テストイネーブル信号と前記第１のインバータの出力が入力されるＮＡＮＤと、
前記ＮＡＮＤの出力を反転する第３のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のトランスファーゲートと、
入力端が、前記第１のトランスファーゲートの出力端に接続された第４のインバータと、
入力端が、前記第４のインバータの出力端に接続され、出力端が、前記第４のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のクロックドインバータと、
入力端が、前記第４のインバータの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給とは異なって供給される第２のトランスファーゲートと、
入力端が、前記第２のトランスファーゲートの出力端に接続された第５のインバータと、
入力端が、前記第５のインバータの出力端に接続され、出力端が、前記第５のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のクロックドインバータへの供給とは異なって供給される第２のクロックドインバータと、
入力端が、前記第２のトランスファーゲートの出力端に接続され、二制御端に、前記ＮＡＮＤの出力と前記第３のインバータの出力が供給される第３のトランスファーゲートと、
入力端が、前記第３のトランスファーゲートの出力端に接続された第６のインバータと、
入力端が、前記第６のインバータの出力端に接続され、出力端が、前記第６のインバータに接続され、二制御端に、前記ＮＡＮＤの出力と前記第３のインバータの出力が供給される第３のクロックドインバータと、
入力端が、前記第６のインバータの出力端に接続され、出力端が、スキャンデータ出力端に接続された第７のインバータと、を具備したことを特徴とする。
【００１３】
【発明の実施の形態】
まず始めに、スキャンモードとシステムモードを説明する。スキャンモードは、回路中の全てのスキャンフリップフロップをシフトレジスタとして動作させ、それぞれにスキャンデータをセットする、またはそれぞれからスキャンデータを読み出すモードである。
【００１４】
システムモードは、回路中の全てのスキャンフリップフロップを通常のフリップフロップとして動作させるものであり、スキャンモードによってフリップフロップに設定されたデータと外部入力端子に与えられたデータとがそれらに続く組み合わせ回路に入力され、その応答がシステムクロックによりフリップフロップに取り込まれるモードである。
【００１５】
そして、ＰチャンネルＭＯＳトランジスタは、ゲートに、ロー信号が供給さてた時オンし、ハイ信号が供給された時オフする。ＮチャンネルＭＯＳトランジスタは、ゲートに、ロー信号が供給された時オフし、ハイ信号が供給された時オンする。
【００１６】
（第１の実施例）
図１に、本発明のスキャンリッププロップの第１の実施例の構成を示す。図に従って説明する。クロック（以下、単にＣＰという）は、インバータ３５により反転されたパルス（以下、単にＣＰＢという）となる。ＣＰＢは、インバータ３７により反転されたパルス（以下、単にＣＰ１という）となる。
【００１７】
マルチプレクサ１は、テストイネーブル信号（以下、単にＴＥという）により、データ（以下、単にＤという）かスキャンデータ（以下、単にＴＩという）のいずれかを選択し、反転して出力する。マルチプレクサ１の構成を、図８に示す。
【００１８】
ＴＥは、インバータ４３により反転された信号（以下、単にＴＥＢという）となる。ＴＥＢは、インバータ４５により反転された信号（以下、単にＴＥ１という）となる。
【００１９】
クロックドインバータ３９の入力端には、Ｄが供給され、出力端は、トランスファーゲート５の入力端に接続されている。そして、クロックドインバータ３９の二制御端に、インバータ４３と４５の出力ＴＥ１とＴＥＢが、後述するクロックドインバータ３９への供給と同じように供給される。
【００２０】
クロックドインバータ４９の入力端には、Ｔ１が供給され、出力端は、トランスファーゲート５の入力端に接続されている。そしてクロックドインバータ４９の二制御端に、インバータ４３と４５の出力ＴＥ１とＴＥＢが後述するクロックドインバータ３９への供給とは異なって供給される。
【００２１】
ＴＥが、ハイ信号の場合（スキャンモードの時）、Ｔ１を選択し、反転して出力する。またＴＥが、ロー信号の時（システムモードの時）、Ｄを選択し、反転して出力する。
【００２２】
トランスファーゲート５の入力端が、マルチプレクサ１の出力端に接続され、これの出力端は、インバータ７の入力端に接続されている。クロックドインバータ９の入力端は、インバータ７の出力端に接続され、これの出力端は、インバータ７の入力端に接続されている。トランスファーゲート５とインバータ７とクロックドインバータ９により、第１のラッチ回路３を構成する。
【００２３】
トランスファーゲート５の構成を、図２に示す。ＰチャンネルＭＯＳトランジスタＭ１のソースとＮチャンネルＭＯＳトランジスタＭ２のソースは、入力端に接続され、トランジスタＭ１のドレインとトランジスタＭ２のドレインは、出力端に接続されている。トランジスタＭ１のゲートには、ＣＰ１が供給され、トランジスタＭ２のゲートには、ＣＰＢが供給される。後述するトランスファーゲート１５，２７，２７ａは、図２と同じような構成である
クロックドインバータ９の構成を、図３に示す。ＰチャンネルＭＯＳトランジスタＭ３のソースは、電圧線Ｖｄｄに接続され、これのゲートには、ＣＰＢが供給され、これのドレインは、ＰチャンネルＭＯＳトランジスタＭ４のソースに接続され、これのゲートは、入力端となり、これのドレインは、出力端となる。
【００２４】
ＮチャンネルＭＯＳトランジスタＭ５のドレインは、出力端となり、これのゲートは、入力端となり、これのソースは、ＮチャンネルＭＯＳトランジスタＭ６のドレインに接続されている。ＮチャンネルＭＯＳトランジスタＭ６のゲートに、ＣＰ１が供給され、これのソースは、電圧線Ｖｓｓに接続されている。
【００２５】
後述するクロックドインバータ１９，３１，３１ａは、図３と同じような構成である。
【００２６】
前述したマルチプレクサ１内部で用いられるクロックドインバータ３９は、図３に示すクロックドインバータ９でとる回路構成は同じであるが、Ｍ３のゲートにＣＰＢではなく、ＴＥ１が供給され、Ｍ６のゲートにＣＰ１ではなく、ＴＥＢが供給されるものとする。クロックドインバータ４９も同じような構成をとる。
【００２７】
トランスファーゲート１５の入力端は、インバータ７の出力端に接続され、これの出力端は、インバータ１７の入力端に接続されている。そしてトランスファーゲート１５の二制御端に、インバータ３５と３７の出力ＣＰＢとＣＰ１が、トランスファーゲート５への供給と異なって供給される。インバータ１７の出力端は、クロックドインバータ１９の入力端に接続されている。クロックドインバータ１９の出力端は、インバータ１７の入力端に接続されている。クロックドインバータ１９の二制御端に、インバータ３５と３７の出力ＣＰＢとＣＰ１が、クロックドインバータ９への供給と異なって供給される。トランスファーゲート１５とインバータ１７とクロックドインバータ１９により、第２のラッチ回路１３を構成する。
【００２８】
インバータ１７の出力端は、インバータ２１を介して、出力端Ｑに接続されている。インバータ１７の入力端は、インバータ２３を介して、出力端ＱＮに接続されている。
【００２９】
トランスファーゲート２７の入力端が、トランスファーゲート１５の出力端
に接続され、これの出力端は、インバータ２９の入力端に接続されている。トランスファーゲート２７の二制御端に、インバータ３５と３７の出力ＣＰＢとＣＰ１が、トランスファーゲート５への供給と同じように供給される。インバータ２９の出力端は、クロックドインバータ３１の入力端に接続され、クロックドインバータ３１の出力端は、インバータ２９の入力端に接続されている。クロックドインバータ３１の二制御端に、インバータ３５と３７の出力ＣＰＢとＣＰ１が、クロックドインバータ９への供給と同じように供給される。トランスファーゲート２７とインバータ２９とクロックドインバータ３１により、第３のラッチ回路２５を構成する。
【００３０】
インバータ２９は、インバータ３３を介して、スキャンデータ出力端ＳＯに接続されている。
【００３１】
次に、動作を説明する。トランスファーゲート５と２７がオン、クロックドインバータ１９もオンの時、トランスファーゲート１５とクロックドインバータ９と３１はオフである。トランスファーゲート５と２７がオフ、クロックドインバータ１９もオフの時、トランスファーゲート１５とクロックドインバータ９と３１はオンである。
【００３２】
トランスファーゲート５と２７とクロックドインバータ１９がオン、トランスファーゲート１５とクロックドインバータ９と３１がオフの時には、インバータ１７とクロックドインバータ１９により保持されたデータが、インバータ２１と２３を通じてＱ端子とＱＮ端子に出力されるとともに、トランスファーゲート２７とインバータ２９と３３を通じてＳＯ端子に出力される。
【００３３】
トランスファーゲート５と２７とクロックドインバータ１９がオフ、トランスファーゲート１５とクロックドインバータ９と３１がオンの時には、インバータ７とクロックドインバータ９に保持されたデータが、トランスファーゲート１５とインバータ１７と２１と２３を通じてＱ端子とＱＮ端子に出力されるとともに、インバータ２９とクロックドインバータ３１により保持されたデータがインバータ３３を通じてＳＯ端子に出力される。
【００３４】
従って、クロックＣＰがロー信号からハイ信号へ遷移する時に第１のラッチ回路３にスキャンデータが保持され、この第１のラッチ回路３に保持されたスキャンデータは、クロックＣＰがハイ信号からロー信号へ遷移する時に第２のラッチ回路１３に保持されてＳＯ端子に出力される。
【００３５】
次にクロックＣＰがロー信号からハイ信号へ遷移する時には、第１のラッチ回路３に次のスキャンデータが取り込まれ保持されるとともに、第２のラッチ回路１３に保持されていた前のスキャンデータが第３のラッチ回路２５に同時に取り込まれて保持される。
【００３６】
この一連の動作を繰り返すことにより、図１のスキャンフリップフロップは、クロックＣＰの立ち上がりでスキャンデータを取り込み、クロックＣＰの立下りでＳＯ端子にスキャンデータを出力する。すなわち、クロックＣＰの半周期分遅延させてスキャンデータを出力していることになる。
【００３７】
図４に、図１のスキャンフリップフロップを３段従属接続したシフトレジスタ構成を示す。そして図５に、図４のシフトレジスタの動作タイミングチャートを示す。
【００３８】
図４によれば、クロックＣＰの立ち上がりエッジでスキャンデータをスキャンインし、このクロックの立下りエッジでスキャンデータを出力端子ＳＯ１，ＳＯ２，ＳＯ３にスキャンアウトしているのがわかる。
【００３９】
図４の場合だと、クロックＣＰの立ち上がりエッジから立ち下がりエッジまで、ほぼクロック半周期分のホールドマージンがあるため、正しくスキャンデータをシフトイン／シフトアウトしている。
【００４０】
（第２の実施例）
図６に、本発明のスキャンフリップフロップの第２の実施例の構成を示す。図に従って説明する。クロック（以下、単にＣＰ）は、インバータ３５により反転されたパルス（以下、単にＣＰＢという）となる。ＣＰＢは、インバータ３７により反転されたパルス（以下、単にＣＰ１という）となる。
【００４１】
ＴＥは、インバータ４３により反転された信号（以下、単にＴＥＢという）となる。ＴＥＢは、インバータ４５により反転された信号（以下、単にＴＥ１という）となる。
【００４２】
第２の実施例と第１の実施例の違いは、第３のラッチ回路２５と２５ａの構成の違いである。そこで、第３のラッチ回路２５ａの構成のみを説明する。
【００４３】
ＮＡＮＤ４１の入力端Ａに、ＴＥ１が供給される。トランスファーゲート２７の出力端は、ＮＡＮＤ４１の入力端Ｂに接続されている。
【００４４】
ＰチャンネルＭＯＳトランジスタＭ７のソースは、電圧線Ｖｄｄに接続され、これのゲートは、ＮＡＮＤ４１の出力端に接続され、これのドレインは、ＰチャンネルＭＯＳトランジスタＭ８のソースに接続されている。トランジスタＭ８のゲートには、ＣＰＢが供給され、これのドレインは、ＰチャンネルＭＯＳトランジスタＭ９のソースに接続されている。トランジスタＭ９のゲートには、ＴＥＢが供給され、これのドレインは、ＮＡＮＤ４１の入力端Ｂに接続されている。
【００４５】
ＮチャンネルＭＯＳトランジスタＭ１０のドレインは、ＮＡＮＤ４１の入力端Ｂに接続され、これのゲートには、ＴＥ１が供給され、これのソースは、ＮチャンネルＭＯＳトランジスタＭ１１のドレインに接続されている。ＮチャンネルＭＯＳトランジスタＭ１１のゲートには、ＣＰ１が供給され、これのソースは、ＮチャンネルＭＯＳトランジスタＭ１２のドレインに接続されている。トランジスタＭ１２のゲートは、ＮＡＮＤ４１の出力端に接続され、これのソースは、電圧線Ｖｓｓに接続されている。
【００４６】
トランジスタＭ７乃至Ｍ１２で、クロックドインバータ３１ａを構成する
次に、第３のラッチ回路２５ａの動作を説明する。ＴＥ１が、常にローの時（システムモードの時）、ＮＡＮＤ４１の出力は、常にハイ信号である。そして、クロックドインバータ３１ａの出力はロー信号である。このため、第３のラッチ回路２５ａは、オフである。
【００４７】
ＴＥ１が、常にハイ信号の時（スキャンモードの時）、ＮＡＮＤ４１の出力は、ハイ信号またはロー信号である。このＮＡＮＤ４１は、インバータ動作する。ＴＥＢは、ロー信号で、ＴＥＢが供給されるＭ９は、オンである。ＴＥ１は、ハイ信号であり、ＴＥ１が供給されるトランジスタＭ１０は、オンである。
【００４８】
ＣＰＢとＣＰ１の信号の極性によって、ＣＰＢとＣＰ１が供給されるトランジスタＭ８とＭ１１は、オンまたはオフである。
【００４９】
トランジスタＭ８とＭ１１がオンで、ＮＡＮＤ４１の出力がハイ信号の時、Ｍ７はオフ、Ｍ１２はオンであり、クロックドインバータ３１ａの出力はロー信号となる。
【００５０】
トランジスタＭ８とＭ１１がオフの時、ＮＡＮＤ４１の出力の極性がなんであっても、クロックドインバータ３１ａはオフである。ただし、トランスファーゲート２７は、オンである。
【００５１】
このようにシステムモードの時は、第３のラッチ回路２５ａをオフさせ、スキャンモードの時は、第３のラッチ回路２５ａをオンにする。これにより、正しくスキャンデータをシフトイン／シフトアウト出来るという効果に加えて、スイッチング電流を抑止出来る。
【００５２】
（第３の実施例）
図７に、本発明のスキャンフリップフロップの第３の実施例の構成を示す。図に従って説明する。クロック（以下、単にＣＰ）は、インバータ３５により反転されたパルス（以下、単にＣＰＢという）となる。ＣＰＢは、インバータ３７により反転されたパルス（以下、単にＣＰ１という）となる。 ＴＥとＣＰＢは、ＮＡＮＤ４７により否定積処理された信号（以下、単にＣＰ２という）となる。ＣＰ２は、インバータ４９により反転された信号（以下、単にＣＰＢ１という）となる。
【００５３】
第３の実施例と第１の実施例の違いは、第３のラッチ回路２５と２５ｃの違いである。トランスファーゲート２７ａの二制御端に、ＣＰ２とＣＰＢ１が供給される。クロックドインバータ３１ａの二制御端に、ＣＰＢ１とＣＰ２が供給される。
【００５４】
ＴＥがハイ（スキャンモードの時）、ＣＰＢがローの時、ＮＡＮＤ４７の出力がハイとなる。そして、ＣＰ２がハイ、ＣＰＢ１がローとなり、トランスファーゲート２７ａはオフとなる。
【００５５】
一方クロックドインバータ３１ａがオンのため、スキャンモードを実行している。このとき、クロックドインバータ３１ａの入力は、ハイに固定される。またクロックドインバータ３１の出力は、ローに固定される。
【００５６】
以上により、正しくスキャンデータをシフトイン／シフトアウト出来るという効果に加えて、スイッチング電流を抑止出来る。
【００５７】
【発明の効果】
本発明のスキャンフリップフロップによれば、正しくスキャンデータをシフトイン／シフトアウト出来る。
【図面の簡単な説明】
【図１】本発明のスキャンフリップフロップの第１の実施例の構成を示す図である。
【図２】図１のトランスファーゲート５の構成図である。
【図３】図１のクロックドインバータ９の構成図である。
【図４】図１のスキャンフリップフロップを３段従属接続したシフトレジスタを示す図である。
【図５】図４のシフトレジスタの動作タイミングチャート図である。
【図６】本発明のスキャンフリップフロップの第２の実施例の構成を示す図である。
【図７】本発明のスキャンフリップフロップの第３の実施例の構成を示す図である。
【図８】図１と図６と図７のマルチプレクサ１の構成を示す図である。
【図９】従来のスキャンフリップフロップの構成を示す図である。
【図１０】図９のスキャンフリップフロップを３段従属接続したシフトレジスタを示す図である。
【図１１】図１０のシフトレジスタの動作タイミングチャート図である。
【符号の説明】
１・・マルチプレクサ、３・・第１のラッチ回路、５，１５，２７，２７ａ・・トランスファーゲート、９，１９，３１，３１ａ・・クロックドインバータ、７，１７，２９・・インバータ、１３・・第２のラッチ回路、２５，２５ａ，２５ｃ・・第３のラッチ回路、７，１７，２１，２３，３３，３５，３７、４３，４５，４９・・インバータ、４１，４７・・ＮＡＮＤ。
Claims (3)
- テストイネーブル信号の極性に応じて、データとスキャンデータの中から１つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第１のインバータと、
前記第１のインバータの出力を反転させる第２のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のトランスファーゲートと、
入力端が、前記第１のトランスファーゲートの出力端に接続された第３のインバータと、
入力端が、前記第３のインバータの出力端に接続され、出力端が、前記第３のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のクロックドインバータと、
入力端が、前記第３のインバータの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給とは異なって供給される第２のトランスファーゲートと、
入力端が、前記第２のトランスファーゲートの出力端に接続された第４のインバータと、
入力端が、前記第４のインバータの出力端に接続され、出力端が、前記第４のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のクロックドインバータへの供給とは異なって供給される第２のクロックドインバータと、
入力端が、前記第２のトランスファーゲートの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給と同じように供給される第３のトランスファーゲートと、
入力端が、前記第３のトランスファーゲートの出力端に接続された第５のインバータと、
入力端が、前記第５のインバータの出力端に接続され、出力端が、前記第５のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のクロックドインバータへの供給と同じように供給される第３のクロックドインバータと、
入力端が、前記第５のインバータの出力端に接続され、出力端が、スキャンデータ出力端に接続された第６のインバータと、を具備したことを特徴とするスキャンフリップフロップ。 - テストイネーブル信号の極性に応じて、データとスキャンデータの中から１つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第１のインバータと、
前記第１のインバータの出力を反転させる第２のインバータと、
テストイネーブル信号を反転させる第３のインバータと、
前記第３のインバータの出力を反転させる第４のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のトランスファーゲートと、
入力端が、前記第１のトランスファーゲートの出力端に接続された第５のインバータと、
入力端が、前記第５のインバータの出力端に接続され、出力端が、前記第５のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のクロックドインバータと、
入力端が、前記第５のインバータの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給とは異なって供給される第２のトランスファーゲートと、
入力端が、前記第２のトランスファーゲートの出力端に接続された第６のインバータと、
入力端が、前記第６のインバータの出力端に接続され、出力端が、前記第６のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のクロックドインバータへの供給とは異なって供給される第２のクロックドインバータと、
入力端が、前記第２のトランスファーゲートの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給と同じように供給される第３のトランスファーゲートと、
第１の入力端に、前記４のインバータの出力が供給され、第２の入力端に、前記第３のトランスファーゲートの出力が供給されるＮＡＮＤと、
ソースが、第１の電圧線に接続され、ゲートが、前記ＮＡＮＤの出力端に接続されたＰチャンネルの第１のＭＯＳトランジスタと、
ソースが、前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに、前記第１のインバータの出力が供給されるＰチャンネルの第２のＭＯＳトランジスタと、
ソースが、前記第２のＭＯＳトランジスタのドレインに接続され、ゲートに、前記第３のインバータの出力が供給され、ドレインが、前記第３のトランスファーゲートの出力端に接続されたＰチャンネルの第３のＭＯＳトランジスタと、
ドレインが、前記第３のトランスファーゲートの出力端に接続され、ゲートに、前記第４のインバータの出力が供給されるＮチャンネルの第４のＭＯＳトランジスタと、
ドレインが、前記第４のＭＯＳトランジスタのソースに接続され、ゲートに、前記第２のインバータの出力が供給されるＮチャンネルの第５のＭＯＳトランジスタと、
ドレインが、前記第５のＭＯＳトランジスタのソースに接続され、ゲートが、前記ＮＡＮＤの出力端に接続され、ソースが、第２の電圧線に接続されたＮチャンネルの第６のＭＯＳトランジスタと、
入力端が、前記ＮＡＮＤの出力端に接続され、出力端が、スキャンデータ出力端に接続された第７のインバータと、を具備したことを特徴とするスキャンフリップフロップ。 - テストイネーブル信号の極性に応じて、データとスキャンデートの中から１つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第１のインバータと、
前記第１のインバータの出力を反転させる第２のインバータと、
テストイネーブル信号と前記第１のインバータの出力が入力されるＮＡＮＤと、
前記ＮＡＮＤの出力を反転する第３のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のトランスファーゲートと、
入力端が、前記第１のトランスファーゲートの出力端に接続された第４のインバータと、
入力端が、前記第４のインバータの出力端に接続され、出力端が、前記第４のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が供給される第１のクロックドインバータと、
入力端が、前記第４のインバータの出力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のトランスファーゲートへの供給とは異なって供給される第２のトランスファーゲートと、
入力端が、前記第２のトランスファーゲートの出力端に接続された第５のインバータと
入力端が、前記第５のインバータの出力端に接続され、出力端が、前記第５のインバータの入力端に接続され、二制御端に、前記第１と第２のインバータの出力が前記第１のクロックドインバータへの供給とは異なって供給される第２のクロックドインバータと、
入力端が、前記第２のトランスファーゲートの出力端に接続され、二制御端に、前記ＮＡＮＤの出力と前記第３のインバータの出力が供給される第３のトランスファーゲートと、
入力端が、前記第３のトランスファーゲートの出力端に接続された第６のインバータと、
入力端が、前記第６のインバータの出力端に接続され、出力端が、前記第６のインバータに接続され、二制御端に、前記ＮＡＮＤの出力と前記第３のインバータの出力が供給される第３のクロックドインバータと、
入力端が、前記第６のインバータの出力端に接続され、出力端が、スキャンデータ出力端に接続された第７のインバータと、を具備したことを特徴とするスキャンフリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002193167A JP2004037183A (ja) | 2002-07-02 | 2002-07-02 | スキャンフリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002193167A JP2004037183A (ja) | 2002-07-02 | 2002-07-02 | スキャンフリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004037183A true JP2004037183A (ja) | 2004-02-05 |
Family
ID=31702188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002193167A Pending JP2004037183A (ja) | 2002-07-02 | 2002-07-02 | スキャンフリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004037183A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004088048A (ja) * | 2002-07-05 | 2004-03-18 | Sony Corp | 冷却装置、電子機器装置、音響装置及び冷却装置の製造方法 |
| KR100604904B1 (ko) | 2004-10-02 | 2006-07-28 | 삼성전자주식회사 | 스캔 입력을 갖는 플립 플롭 회로 |
| JP2007178421A (ja) * | 2005-10-28 | 2007-07-12 | Sony Corp | ２相クロック制御によるタイミング競合バウンダリスキャンレジスタを用いないシフトレジスタ |
| JP2012098358A (ja) * | 2010-10-29 | 2012-05-24 | Seiko Epson Corp | 画素回路、電気光学装置及び電子機器 |
| CN106992023A (zh) * | 2016-01-21 | 2017-07-28 | 格罗方德半导体公司 | 高性能多路锁存器 |
-
2002
- 2002-07-02 JP JP2002193167A patent/JP2004037183A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100604904B1 (ko) | 2004-10-02 | 2006-07-28 | 삼성전자주식회사 | 스캔 입력을 갖는 플립 플롭 회로 |
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| JP2012098358A (ja) * | 2010-10-29 | 2012-05-24 | Seiko Epson Corp | 画素回路、電気光学装置及び電子機器 |
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