JP2004037183A - スキャンフリップフロップ - Google Patents
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Abstract
【課題】正しくスキャンデータをシフトイン/シフトアウトすることを可能にするスキャンフリップフロップを提供する。
【解決手段】マルチプレクサ1は、テストイネーブル信号TEのハイに応じて、スキャンデータTIを選択して出力し、第1と第2と第3のラッチ回路3,13,25により、クロックCPの半周期分遅延して出力端SOに出力する。
【選択図】 図1
【解決手段】マルチプレクサ1は、テストイネーブル信号TEのハイに応じて、スキャンデータTIを選択して出力し、第1と第2と第3のラッチ回路3,13,25により、クロックCPの半周期分遅延して出力端SOに出力する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、スキャンフリップフロップに関する。
【0002】
【従来の技術】
スキャン設計手法を用いたLSIでは、LSIに搭載されているフリップフロップの出力端Q(QN)とスキャンイン端子TIをシリアルチェイン状に接続したシフトレジスタを構成させることにより、スキャンモード時においてスキャンデータをシフトイン/シフトアウトしている。図9に、従来のスキャンフリップフロップの構成を示す。
【0003】
【発明が解決しようとする課題】
しかしながら、半導体集積回路の微細化に伴い、LSI内部の信号伝播遅延が小さくなってきており、シフトレジスタにおいてもクロック間スキューに比べ、スキャンデータ間の遅延時間が小さくなってきている事が顕著となっている。
【0004】
この場合、ホールドタイム不足によるデータの筒抜けが発生し、正しくスキャンデータをシフトイン/シフトアウトさせることが出来なくなってしまうため、シフトレジスタ間に遅延素子を挿入する必要がある。
【0005】
しかしながら、LSIの大規模化と、微細化による遅延素子自体の伝播遅延時間の縮小により、シフトレジスタのホールドタイムを確保するための遅延素子数が激増してきており、回路規模と開発期間の増加につながっている。
【0006】
また、スキャンフリップフロップ自体に遅延素子101,103を設け、シフトレジスタ間のホールドタイムマージンをより確保するという方法も従来用いられてきたが、やはり、微細化に伴う信号遅延時間の縮小により、小さな回路面積で十分な遅延素子をつくりこむことが難しくなってきており、回路規模の増加につながってきている。
【0007】
図10に、従来のスキャンフリップフロップを3段従属接続したシフトレジスタ構成を示す。そして図11に、図10のシフトレジスタの動作タイミングチャートを示す。
【0008】
図10のシフトレジスタは、クロックCPの立ち上がりエッジでスキャンデータをスキャンインし、次のクロックCPの立ち上がりエッジでスキャンデータを出力端子Q1,Q2,Q3にスキャンアウトしている。図10の場合、各スキャンフリップフロップのシフトレジスタ間の伝搬遅延時間がクロックのスキューよりも短い場合、ホールドタイム不足によるシフトレジスタの誤動作から正常にスキャンデータのシフトイン/シフトアウトの動作ができない。
【0009】
そこで本発明は、正しくスキャンデータをシフトイン/シフトアウトすることを可能にするスキャンフリップフロップを提供することを目的とする。
【0010】
【課題を解決するための手段】
(第1の解決手段)
本発明のスキャンフリップフロップは、
テストイネーブル信号の極性に応じて、データとスキャンデータの中から1つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第1のインバータと、
前記第1のインバータの出力を反転させる第2のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のトランスファーゲートと、
入力端が、前記第1のトランスファーゲートの出力端に接続された第3のインバータと、
入力端が、前記第3のインバータの出力端に接続され、出力端が、前記第3のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のクロックドインバータと、
入力端が、前記第3のインバータの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給とは異なって供給される第2のトランスファーゲートと、
入力端が、前記第2のトランスファーゲートの出力端に接続された第4のインバータと、
入力端が、前記第4のインバータの出力端に接続され、出力端が、前記第4のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のクロックドインバータへの供給とは異なって供給される第2のクロックドインバータと、
入力端が、前記第2のトランスファーゲートの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給と同じように供給される第3のトランスファーゲートと、
入力端が、前記第3のトランスファーゲートの出力端に接続された第5のインバータと、
入力端が、前記第5のインバータの出力端に接続され、出力端が、前記第5のインバータに接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のクロックドインバータへの供給と同じように供給される第3のクロックドインバータと、
入力端が、前記第5のインバータの出力端に接続され、出力端が、スキャンデータ出力端に接続された第6のインバータと、を具備したことを特徴とする。
【0011】
(第2の解決手段)
本発明のスキャンフリップフロップは、
テストイネーブル信号の極性に応じて、データとスキャンデータの中から1つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第1のインバータと、
前記第1のインバータの出力を反転させる第2のインバータと、
テストイネーブル信号を反転させる第3のインバータと、
前記第3のインバータの出力を反転させる第4のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のトランスファーゲートと、
入力端が、前記第1のトランスファーゲートの出力端に接続された第5のインバータと、
入力端が、前記第5のインバータの出力端に接続され、出力端が、前記第5のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のクロックドインバータと、
入力端が、前記第5のインバータの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給とは異なって供給される第2のトランスファーゲートと、
入力端が、前記第2のトランスファーゲートの出力端に接続された第6のインバータと、
入力端が、前記第6のインバータの出力端に接続され、出力端が、前記第6のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のクロックドインバータへの供給とは異なって供給される第2のクロックドインバータと、
入力端が、前記第2のトランスファーゲートの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給と同じように供給される第3のトランスファーゲートと、
第1の入力端に、前記4のインバータの出力が供給され、第2の入力端に、前記第3のトランスファーゲートの出力が供給されるNANDと、
ソースが、第1の電圧線に接続され、ゲートが、前記NANDの出力端に接続されたPチャンネルの第1のMOSトランジスタと、
ソースが、前記第1のMOSトランジスタのドレインに接続され、ゲートに、前記第1のインバータの出力が供給されるPチャンネルの第2のMOSトランジスタと、
ソースが、前記第2のMOSトランジスタのドレインに接続され、ゲートに、前記第3のインバータの出力が供給され、ドレインが、前記第3のトランスファーゲートの出力端に接続されたPチャンネルの第3のMOSトランジスタと、
ドレインが、前記第3のトランスファーゲートの出力端に接続され、ゲートに、前記第4のインバータの出力が供給されるNチャンネルの第4のMOSトランジスタと、
ドレインが、前記第4のMOSトランジスタのソースに接続され、ゲートに、前記第2のインバータの出力が供給されるNチャンネルの第5のMOSトランジスタと、
ドレインが、前記第5のMOSトランジスタのソースに接続され、ゲートが、前記NANDの出力端に接続され、ソースが、第2の電圧線に接続されたNチャンネルの第6のMOSトランジスタと、
入力端が、前記NANDの出力端に接続され、出力端が、スキャンデータ出力端に接続された第7のインバータと、を具備したことを特徴とする。
【0012】
(第3の解決手段)
本発明のスキャンフリップフロップは、
テストイネーブル信号の極性に応じて、データとスキャンデートの中から1つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第1のインバータと、
前記第1のインバータの出力を反転させる第2のインバータと、
テストイネーブル信号と前記第1のインバータの出力が入力されるNANDと、
前記NANDの出力を反転する第3のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のトランスファーゲートと、
入力端が、前記第1のトランスファーゲートの出力端に接続された第4のインバータと、
入力端が、前記第4のインバータの出力端に接続され、出力端が、前記第4のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のクロックドインバータと、
入力端が、前記第4のインバータの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給とは異なって供給される第2のトランスファーゲートと、
入力端が、前記第2のトランスファーゲートの出力端に接続された第5のインバータと、
入力端が、前記第5のインバータの出力端に接続され、出力端が、前記第5のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のクロックドインバータへの供給とは異なって供給される第2のクロックドインバータと、
入力端が、前記第2のトランスファーゲートの出力端に接続され、二制御端に、前記NANDの出力と前記第3のインバータの出力が供給される第3のトランスファーゲートと、
入力端が、前記第3のトランスファーゲートの出力端に接続された第6のインバータと、
入力端が、前記第6のインバータの出力端に接続され、出力端が、前記第6のインバータに接続され、二制御端に、前記NANDの出力と前記第3のインバータの出力が供給される第3のクロックドインバータと、
入力端が、前記第6のインバータの出力端に接続され、出力端が、スキャンデータ出力端に接続された第7のインバータと、を具備したことを特徴とする。
【0013】
【発明の実施の形態】
まず始めに、スキャンモードとシステムモードを説明する。スキャンモードは、回路中の全てのスキャンフリップフロップをシフトレジスタとして動作させ、それぞれにスキャンデータをセットする、またはそれぞれからスキャンデータを読み出すモードである。
【0014】
システムモードは、回路中の全てのスキャンフリップフロップを通常のフリップフロップとして動作させるものであり、スキャンモードによってフリップフロップに設定されたデータと外部入力端子に与えられたデータとがそれらに続く組み合わせ回路に入力され、その応答がシステムクロックによりフリップフロップに取り込まれるモードである。
【0015】
そして、PチャンネルMOSトランジスタは、ゲートに、ロー信号が供給さてた時オンし、ハイ信号が供給された時オフする。NチャンネルMOSトランジスタは、ゲートに、ロー信号が供給された時オフし、ハイ信号が供給された時オンする。
【0016】
(第1の実施例)
図1に、本発明のスキャンリッププロップの第1の実施例の構成を示す。図に従って説明する。クロック(以下、単にCPという)は、インバータ35により反転されたパルス(以下、単にCPBという)となる。CPBは、インバータ37により反転されたパルス(以下、単にCP1という)となる。
【0017】
マルチプレクサ1は、テストイネーブル信号(以下、単にTEという)により、データ(以下、単にDという)かスキャンデータ(以下、単にTIという)のいずれかを選択し、反転して出力する。マルチプレクサ1の構成を、図8に示す。
【0018】
TEは、インバータ43により反転された信号(以下、単にTEBという)となる。TEBは、インバータ45により反転された信号(以下、単にTE1という)となる。
【0019】
クロックドインバータ39の入力端には、Dが供給され、出力端は、トランスファーゲート5の入力端に接続されている。そして、クロックドインバータ39の二制御端に、インバータ43と45の出力TE1とTEBが、後述するクロックドインバータ39への供給と同じように供給される。
【0020】
クロックドインバータ49の入力端には、T1が供給され、出力端は、トランスファーゲート5の入力端に接続されている。そしてクロックドインバータ49の二制御端に、インバータ43と45の出力TE1とTEBが後述するクロックドインバータ39への供給とは異なって供給される。
【0021】
TEが、ハイ信号の場合(スキャンモードの時)、T1を選択し、反転して出力する。またTEが、ロー信号の時(システムモードの時)、Dを選択し、反転して出力する。
【0022】
トランスファーゲート5の入力端が、マルチプレクサ1の出力端に接続され、これの出力端は、インバータ7の入力端に接続されている。クロックドインバータ9の入力端は、インバータ7の出力端に接続され、これの出力端は、インバータ7の入力端に接続されている。トランスファーゲート5とインバータ7とクロックドインバータ9により、第1のラッチ回路3を構成する。
【0023】
トランスファーゲート5の構成を、図2に示す。PチャンネルMOSトランジスタM1のソースとNチャンネルMOSトランジスタM2のソースは、入力端に接続され、トランジスタM1のドレインとトランジスタM2のドレインは、出力端に接続されている。トランジスタM1のゲートには、CP1が供給され、トランジスタM2のゲートには、CPBが供給される。後述するトランスファーゲート15,27,27aは、図2と同じような構成である
クロックドインバータ9の構成を、図3に示す。PチャンネルMOSトランジスタM3のソースは、電圧線Vddに接続され、これのゲートには、CPBが供給され、これのドレインは、PチャンネルMOSトランジスタM4のソースに接続され、これのゲートは、入力端となり、これのドレインは、出力端となる。
【0024】
NチャンネルMOSトランジスタM5のドレインは、出力端となり、これのゲートは、入力端となり、これのソースは、NチャンネルMOSトランジスタM6のドレインに接続されている。NチャンネルMOSトランジスタM6のゲートに、CP1が供給され、これのソースは、電圧線Vssに接続されている。
【0025】
後述するクロックドインバータ19,31,31aは、図3と同じような構成である。
【0026】
前述したマルチプレクサ1内部で用いられるクロックドインバータ39は、図3に示すクロックドインバータ9でとる回路構成は同じであるが、M3のゲートにCPBではなく、TE1が供給され、M6のゲートにCP1ではなく、TEBが供給されるものとする。クロックドインバータ49も同じような構成をとる。
【0027】
トランスファーゲート15の入力端は、インバータ7の出力端に接続され、これの出力端は、インバータ17の入力端に接続されている。そしてトランスファーゲート15の二制御端に、インバータ35と37の出力CPBとCP1が、トランスファーゲート5への供給と異なって供給される。インバータ17の出力端は、クロックドインバータ19の入力端に接続されている。クロックドインバータ19の出力端は、インバータ17の入力端に接続されている。クロックドインバータ19の二制御端に、インバータ35と37の出力CPBとCP1が、クロックドインバータ9への供給と異なって供給される。トランスファーゲート15とインバータ17とクロックドインバータ19により、第2のラッチ回路13を構成する。
【0028】
インバータ17の出力端は、インバータ21を介して、出力端Qに接続されている。インバータ17の入力端は、インバータ23を介して、出力端QNに接続されている。
【0029】
トランスファーゲート27の入力端が、トランスファーゲート15の出力端
に接続され、これの出力端は、インバータ29の入力端に接続されている。トランスファーゲート27の二制御端に、インバータ35と37の出力CPBとCP1が、トランスファーゲート5への供給と同じように供給される。インバータ29の出力端は、クロックドインバータ31の入力端に接続され、クロックドインバータ31の出力端は、インバータ29の入力端に接続されている。クロックドインバータ31の二制御端に、インバータ35と37の出力CPBとCP1が、クロックドインバータ9への供給と同じように供給される。トランスファーゲート27とインバータ29とクロックドインバータ31により、第3のラッチ回路25を構成する。
【0030】
インバータ29は、インバータ33を介して、スキャンデータ出力端SOに接続されている。
【0031】
次に、動作を説明する。トランスファーゲート5と27がオン、クロックドインバータ19もオンの時、トランスファーゲート15とクロックドインバータ9と31はオフである。トランスファーゲート5と27がオフ、クロックドインバータ19もオフの時、トランスファーゲート15とクロックドインバータ9と31はオンである。
【0032】
トランスファーゲート5と27とクロックドインバータ19がオン、トランスファーゲート15とクロックドインバータ9と31がオフの時には、インバータ17とクロックドインバータ19により保持されたデータが、インバータ21と23を通じてQ端子とQN端子に出力されるとともに、トランスファーゲート27とインバータ29と33を通じてSO端子に出力される。
【0033】
トランスファーゲート5と27とクロックドインバータ19がオフ、トランスファーゲート15とクロックドインバータ9と31がオンの時には、インバータ7とクロックドインバータ9に保持されたデータが、トランスファーゲート15とインバータ17と21と23を通じてQ端子とQN端子に出力されるとともに、インバータ29とクロックドインバータ31により保持されたデータがインバータ33を通じてSO端子に出力される。
【0034】
従って、クロックCPがロー信号からハイ信号へ遷移する時に第1のラッチ回路3にスキャンデータが保持され、この第1のラッチ回路3に保持されたスキャンデータは、クロックCPがハイ信号からロー信号へ遷移する時に第2のラッチ回路13に保持されてSO端子に出力される。
【0035】
次にクロックCPがロー信号からハイ信号へ遷移する時には、第1のラッチ回路3に次のスキャンデータが取り込まれ保持されるとともに、第2のラッチ回路13に保持されていた前のスキャンデータが第3のラッチ回路25に同時に取り込まれて保持される。
【0036】
この一連の動作を繰り返すことにより、図1のスキャンフリップフロップは、クロックCPの立ち上がりでスキャンデータを取り込み、クロックCPの立下りでSO端子にスキャンデータを出力する。すなわち、クロックCPの半周期分遅延させてスキャンデータを出力していることになる。
【0037】
図4に、図1のスキャンフリップフロップを3段従属接続したシフトレジスタ構成を示す。そして図5に、図4のシフトレジスタの動作タイミングチャートを示す。
【0038】
図4によれば、クロックCPの立ち上がりエッジでスキャンデータをスキャンインし、このクロックの立下りエッジでスキャンデータを出力端子SO1,SO2,SO3にスキャンアウトしているのがわかる。
【0039】
図4の場合だと、クロックCPの立ち上がりエッジから立ち下がりエッジまで、ほぼクロック半周期分のホールドマージンがあるため、正しくスキャンデータをシフトイン/シフトアウトしている。
【0040】
(第2の実施例)
図6に、本発明のスキャンフリップフロップの第2の実施例の構成を示す。図に従って説明する。クロック(以下、単にCP)は、インバータ35により反転されたパルス(以下、単にCPBという)となる。CPBは、インバータ37により反転されたパルス(以下、単にCP1という)となる。
【0041】
TEは、インバータ43により反転された信号(以下、単にTEBという)となる。TEBは、インバータ45により反転された信号(以下、単にTE1という)となる。
【0042】
第2の実施例と第1の実施例の違いは、第3のラッチ回路25と25aの構成の違いである。そこで、第3のラッチ回路25aの構成のみを説明する。
【0043】
NAND41の入力端Aに、TE1が供給される。トランスファーゲート27の出力端は、NAND41の入力端Bに接続されている。
【0044】
PチャンネルMOSトランジスタM7のソースは、電圧線Vddに接続され、これのゲートは、NAND41の出力端に接続され、これのドレインは、PチャンネルMOSトランジスタM8のソースに接続されている。トランジスタM8のゲートには、CPBが供給され、これのドレインは、PチャンネルMOSトランジスタM9のソースに接続されている。トランジスタM9のゲートには、TEBが供給され、これのドレインは、NAND41の入力端Bに接続されている。
【0045】
NチャンネルMOSトランジスタM10のドレインは、NAND41の入力端Bに接続され、これのゲートには、TE1が供給され、これのソースは、NチャンネルMOSトランジスタM11のドレインに接続されている。NチャンネルMOSトランジスタM11のゲートには、CP1が供給され、これのソースは、NチャンネルMOSトランジスタM12のドレインに接続されている。トランジスタM12のゲートは、NAND41の出力端に接続され、これのソースは、電圧線Vssに接続されている。
【0046】
トランジスタM7乃至M12で、クロックドインバータ31aを構成する
次に、第3のラッチ回路25aの動作を説明する。TE1が、常にローの時(システムモードの時)、NAND41の出力は、常にハイ信号である。そして、クロックドインバータ31aの出力はロー信号である。このため、第3のラッチ回路25aは、オフである。
【0047】
TE1が、常にハイ信号の時(スキャンモードの時)、NAND41の出力は、ハイ信号またはロー信号である。このNAND41は、インバータ動作する。TEBは、ロー信号で、TEBが供給されるM9は、オンである。TE1は、ハイ信号であり、TE1が供給されるトランジスタM10は、オンである。
【0048】
CPBとCP1の信号の極性によって、CPBとCP1が供給されるトランジスタM8とM11は、オンまたはオフである。
【0049】
トランジスタM8とM11がオンで、NAND41の出力がハイ信号の時、M7はオフ、M12はオンであり、クロックドインバータ31aの出力はロー信号となる。
【0050】
トランジスタM8とM11がオフの時、NAND41の出力の極性がなんであっても、クロックドインバータ31aはオフである。ただし、トランスファーゲート27は、オンである。
【0051】
このようにシステムモードの時は、第3のラッチ回路25aをオフさせ、スキャンモードの時は、第3のラッチ回路25aをオンにする。これにより、正しくスキャンデータをシフトイン/シフトアウト出来るという効果に加えて、スイッチング電流を抑止出来る。
【0052】
(第3の実施例)
図7に、本発明のスキャンフリップフロップの第3の実施例の構成を示す。図に従って説明する。クロック(以下、単にCP)は、インバータ35により反転されたパルス(以下、単にCPBという)となる。CPBは、インバータ37により反転されたパルス(以下、単にCP1という)となる。 TEとCPBは、NAND47により否定積処理された信号(以下、単にCP2という)となる。CP2は、インバータ49により反転された信号(以下、単にCPB1という)となる。
【0053】
第3の実施例と第1の実施例の違いは、第3のラッチ回路25と25cの違いである。トランスファーゲート27aの二制御端に、CP2とCPB1が供給される。クロックドインバータ31aの二制御端に、CPB1とCP2が供給される。
【0054】
TEがハイ(スキャンモードの時)、CPBがローの時、NAND47の出力がハイとなる。そして、CP2がハイ、CPB1がローとなり、トランスファーゲート27aはオフとなる。
【0055】
一方クロックドインバータ31aがオンのため、スキャンモードを実行している。このとき、クロックドインバータ31aの入力は、ハイに固定される。またクロックドインバータ31の出力は、ローに固定される。
【0056】
以上により、正しくスキャンデータをシフトイン/シフトアウト出来るという効果に加えて、スイッチング電流を抑止出来る。
【0057】
【発明の効果】
本発明のスキャンフリップフロップによれば、正しくスキャンデータをシフトイン/シフトアウト出来る。
【図面の簡単な説明】
【図1】本発明のスキャンフリップフロップの第1の実施例の構成を示す図である。
【図2】図1のトランスファーゲート5の構成図である。
【図3】図1のクロックドインバータ9の構成図である。
【図4】図1のスキャンフリップフロップを3段従属接続したシフトレジスタを示す図である。
【図5】図4のシフトレジスタの動作タイミングチャート図である。
【図6】本発明のスキャンフリップフロップの第2の実施例の構成を示す図である。
【図7】本発明のスキャンフリップフロップの第3の実施例の構成を示す図である。
【図8】図1と図6と図7のマルチプレクサ1の構成を示す図である。
【図9】従来のスキャンフリップフロップの構成を示す図である。
【図10】図9のスキャンフリップフロップを3段従属接続したシフトレジスタを示す図である。
【図11】図10のシフトレジスタの動作タイミングチャート図である。
【符号の説明】
1・・マルチプレクサ、3・・第1のラッチ回路、5,15,27,27a・・トランスファーゲート、9,19,31,31a・・クロックドインバータ、7,17,29・・インバータ、13・・第2のラッチ回路、25,25a,25c・・第3のラッチ回路、7,17,21,23,33,35,37、43,45,49・・インバータ、41,47・・NAND。
【発明の属する技術分野】
本発明は、スキャンフリップフロップに関する。
【0002】
【従来の技術】
スキャン設計手法を用いたLSIでは、LSIに搭載されているフリップフロップの出力端Q(QN)とスキャンイン端子TIをシリアルチェイン状に接続したシフトレジスタを構成させることにより、スキャンモード時においてスキャンデータをシフトイン/シフトアウトしている。図9に、従来のスキャンフリップフロップの構成を示す。
【0003】
【発明が解決しようとする課題】
しかしながら、半導体集積回路の微細化に伴い、LSI内部の信号伝播遅延が小さくなってきており、シフトレジスタにおいてもクロック間スキューに比べ、スキャンデータ間の遅延時間が小さくなってきている事が顕著となっている。
【0004】
この場合、ホールドタイム不足によるデータの筒抜けが発生し、正しくスキャンデータをシフトイン/シフトアウトさせることが出来なくなってしまうため、シフトレジスタ間に遅延素子を挿入する必要がある。
【0005】
しかしながら、LSIの大規模化と、微細化による遅延素子自体の伝播遅延時間の縮小により、シフトレジスタのホールドタイムを確保するための遅延素子数が激増してきており、回路規模と開発期間の増加につながっている。
【0006】
また、スキャンフリップフロップ自体に遅延素子101,103を設け、シフトレジスタ間のホールドタイムマージンをより確保するという方法も従来用いられてきたが、やはり、微細化に伴う信号遅延時間の縮小により、小さな回路面積で十分な遅延素子をつくりこむことが難しくなってきており、回路規模の増加につながってきている。
【0007】
図10に、従来のスキャンフリップフロップを3段従属接続したシフトレジスタ構成を示す。そして図11に、図10のシフトレジスタの動作タイミングチャートを示す。
【0008】
図10のシフトレジスタは、クロックCPの立ち上がりエッジでスキャンデータをスキャンインし、次のクロックCPの立ち上がりエッジでスキャンデータを出力端子Q1,Q2,Q3にスキャンアウトしている。図10の場合、各スキャンフリップフロップのシフトレジスタ間の伝搬遅延時間がクロックのスキューよりも短い場合、ホールドタイム不足によるシフトレジスタの誤動作から正常にスキャンデータのシフトイン/シフトアウトの動作ができない。
【0009】
そこで本発明は、正しくスキャンデータをシフトイン/シフトアウトすることを可能にするスキャンフリップフロップを提供することを目的とする。
【0010】
【課題を解決するための手段】
(第1の解決手段)
本発明のスキャンフリップフロップは、
テストイネーブル信号の極性に応じて、データとスキャンデータの中から1つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第1のインバータと、
前記第1のインバータの出力を反転させる第2のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のトランスファーゲートと、
入力端が、前記第1のトランスファーゲートの出力端に接続された第3のインバータと、
入力端が、前記第3のインバータの出力端に接続され、出力端が、前記第3のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のクロックドインバータと、
入力端が、前記第3のインバータの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給とは異なって供給される第2のトランスファーゲートと、
入力端が、前記第2のトランスファーゲートの出力端に接続された第4のインバータと、
入力端が、前記第4のインバータの出力端に接続され、出力端が、前記第4のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のクロックドインバータへの供給とは異なって供給される第2のクロックドインバータと、
入力端が、前記第2のトランスファーゲートの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給と同じように供給される第3のトランスファーゲートと、
入力端が、前記第3のトランスファーゲートの出力端に接続された第5のインバータと、
入力端が、前記第5のインバータの出力端に接続され、出力端が、前記第5のインバータに接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のクロックドインバータへの供給と同じように供給される第3のクロックドインバータと、
入力端が、前記第5のインバータの出力端に接続され、出力端が、スキャンデータ出力端に接続された第6のインバータと、を具備したことを特徴とする。
【0011】
(第2の解決手段)
本発明のスキャンフリップフロップは、
テストイネーブル信号の極性に応じて、データとスキャンデータの中から1つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第1のインバータと、
前記第1のインバータの出力を反転させる第2のインバータと、
テストイネーブル信号を反転させる第3のインバータと、
前記第3のインバータの出力を反転させる第4のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のトランスファーゲートと、
入力端が、前記第1のトランスファーゲートの出力端に接続された第5のインバータと、
入力端が、前記第5のインバータの出力端に接続され、出力端が、前記第5のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のクロックドインバータと、
入力端が、前記第5のインバータの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給とは異なって供給される第2のトランスファーゲートと、
入力端が、前記第2のトランスファーゲートの出力端に接続された第6のインバータと、
入力端が、前記第6のインバータの出力端に接続され、出力端が、前記第6のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のクロックドインバータへの供給とは異なって供給される第2のクロックドインバータと、
入力端が、前記第2のトランスファーゲートの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給と同じように供給される第3のトランスファーゲートと、
第1の入力端に、前記4のインバータの出力が供給され、第2の入力端に、前記第3のトランスファーゲートの出力が供給されるNANDと、
ソースが、第1の電圧線に接続され、ゲートが、前記NANDの出力端に接続されたPチャンネルの第1のMOSトランジスタと、
ソースが、前記第1のMOSトランジスタのドレインに接続され、ゲートに、前記第1のインバータの出力が供給されるPチャンネルの第2のMOSトランジスタと、
ソースが、前記第2のMOSトランジスタのドレインに接続され、ゲートに、前記第3のインバータの出力が供給され、ドレインが、前記第3のトランスファーゲートの出力端に接続されたPチャンネルの第3のMOSトランジスタと、
ドレインが、前記第3のトランスファーゲートの出力端に接続され、ゲートに、前記第4のインバータの出力が供給されるNチャンネルの第4のMOSトランジスタと、
ドレインが、前記第4のMOSトランジスタのソースに接続され、ゲートに、前記第2のインバータの出力が供給されるNチャンネルの第5のMOSトランジスタと、
ドレインが、前記第5のMOSトランジスタのソースに接続され、ゲートが、前記NANDの出力端に接続され、ソースが、第2の電圧線に接続されたNチャンネルの第6のMOSトランジスタと、
入力端が、前記NANDの出力端に接続され、出力端が、スキャンデータ出力端に接続された第7のインバータと、を具備したことを特徴とする。
【0012】
(第3の解決手段)
本発明のスキャンフリップフロップは、
テストイネーブル信号の極性に応じて、データとスキャンデートの中から1つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第1のインバータと、
前記第1のインバータの出力を反転させる第2のインバータと、
テストイネーブル信号と前記第1のインバータの出力が入力されるNANDと、
前記NANDの出力を反転する第3のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のトランスファーゲートと、
入力端が、前記第1のトランスファーゲートの出力端に接続された第4のインバータと、
入力端が、前記第4のインバータの出力端に接続され、出力端が、前記第4のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のクロックドインバータと、
入力端が、前記第4のインバータの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給とは異なって供給される第2のトランスファーゲートと、
入力端が、前記第2のトランスファーゲートの出力端に接続された第5のインバータと、
入力端が、前記第5のインバータの出力端に接続され、出力端が、前記第5のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のクロックドインバータへの供給とは異なって供給される第2のクロックドインバータと、
入力端が、前記第2のトランスファーゲートの出力端に接続され、二制御端に、前記NANDの出力と前記第3のインバータの出力が供給される第3のトランスファーゲートと、
入力端が、前記第3のトランスファーゲートの出力端に接続された第6のインバータと、
入力端が、前記第6のインバータの出力端に接続され、出力端が、前記第6のインバータに接続され、二制御端に、前記NANDの出力と前記第3のインバータの出力が供給される第3のクロックドインバータと、
入力端が、前記第6のインバータの出力端に接続され、出力端が、スキャンデータ出力端に接続された第7のインバータと、を具備したことを特徴とする。
【0013】
【発明の実施の形態】
まず始めに、スキャンモードとシステムモードを説明する。スキャンモードは、回路中の全てのスキャンフリップフロップをシフトレジスタとして動作させ、それぞれにスキャンデータをセットする、またはそれぞれからスキャンデータを読み出すモードである。
【0014】
システムモードは、回路中の全てのスキャンフリップフロップを通常のフリップフロップとして動作させるものであり、スキャンモードによってフリップフロップに設定されたデータと外部入力端子に与えられたデータとがそれらに続く組み合わせ回路に入力され、その応答がシステムクロックによりフリップフロップに取り込まれるモードである。
【0015】
そして、PチャンネルMOSトランジスタは、ゲートに、ロー信号が供給さてた時オンし、ハイ信号が供給された時オフする。NチャンネルMOSトランジスタは、ゲートに、ロー信号が供給された時オフし、ハイ信号が供給された時オンする。
【0016】
(第1の実施例)
図1に、本発明のスキャンリッププロップの第1の実施例の構成を示す。図に従って説明する。クロック(以下、単にCPという)は、インバータ35により反転されたパルス(以下、単にCPBという)となる。CPBは、インバータ37により反転されたパルス(以下、単にCP1という)となる。
【0017】
マルチプレクサ1は、テストイネーブル信号(以下、単にTEという)により、データ(以下、単にDという)かスキャンデータ(以下、単にTIという)のいずれかを選択し、反転して出力する。マルチプレクサ1の構成を、図8に示す。
【0018】
TEは、インバータ43により反転された信号(以下、単にTEBという)となる。TEBは、インバータ45により反転された信号(以下、単にTE1という)となる。
【0019】
クロックドインバータ39の入力端には、Dが供給され、出力端は、トランスファーゲート5の入力端に接続されている。そして、クロックドインバータ39の二制御端に、インバータ43と45の出力TE1とTEBが、後述するクロックドインバータ39への供給と同じように供給される。
【0020】
クロックドインバータ49の入力端には、T1が供給され、出力端は、トランスファーゲート5の入力端に接続されている。そしてクロックドインバータ49の二制御端に、インバータ43と45の出力TE1とTEBが後述するクロックドインバータ39への供給とは異なって供給される。
【0021】
TEが、ハイ信号の場合(スキャンモードの時)、T1を選択し、反転して出力する。またTEが、ロー信号の時(システムモードの時)、Dを選択し、反転して出力する。
【0022】
トランスファーゲート5の入力端が、マルチプレクサ1の出力端に接続され、これの出力端は、インバータ7の入力端に接続されている。クロックドインバータ9の入力端は、インバータ7の出力端に接続され、これの出力端は、インバータ7の入力端に接続されている。トランスファーゲート5とインバータ7とクロックドインバータ9により、第1のラッチ回路3を構成する。
【0023】
トランスファーゲート5の構成を、図2に示す。PチャンネルMOSトランジスタM1のソースとNチャンネルMOSトランジスタM2のソースは、入力端に接続され、トランジスタM1のドレインとトランジスタM2のドレインは、出力端に接続されている。トランジスタM1のゲートには、CP1が供給され、トランジスタM2のゲートには、CPBが供給される。後述するトランスファーゲート15,27,27aは、図2と同じような構成である
クロックドインバータ9の構成を、図3に示す。PチャンネルMOSトランジスタM3のソースは、電圧線Vddに接続され、これのゲートには、CPBが供給され、これのドレインは、PチャンネルMOSトランジスタM4のソースに接続され、これのゲートは、入力端となり、これのドレインは、出力端となる。
【0024】
NチャンネルMOSトランジスタM5のドレインは、出力端となり、これのゲートは、入力端となり、これのソースは、NチャンネルMOSトランジスタM6のドレインに接続されている。NチャンネルMOSトランジスタM6のゲートに、CP1が供給され、これのソースは、電圧線Vssに接続されている。
【0025】
後述するクロックドインバータ19,31,31aは、図3と同じような構成である。
【0026】
前述したマルチプレクサ1内部で用いられるクロックドインバータ39は、図3に示すクロックドインバータ9でとる回路構成は同じであるが、M3のゲートにCPBではなく、TE1が供給され、M6のゲートにCP1ではなく、TEBが供給されるものとする。クロックドインバータ49も同じような構成をとる。
【0027】
トランスファーゲート15の入力端は、インバータ7の出力端に接続され、これの出力端は、インバータ17の入力端に接続されている。そしてトランスファーゲート15の二制御端に、インバータ35と37の出力CPBとCP1が、トランスファーゲート5への供給と異なって供給される。インバータ17の出力端は、クロックドインバータ19の入力端に接続されている。クロックドインバータ19の出力端は、インバータ17の入力端に接続されている。クロックドインバータ19の二制御端に、インバータ35と37の出力CPBとCP1が、クロックドインバータ9への供給と異なって供給される。トランスファーゲート15とインバータ17とクロックドインバータ19により、第2のラッチ回路13を構成する。
【0028】
インバータ17の出力端は、インバータ21を介して、出力端Qに接続されている。インバータ17の入力端は、インバータ23を介して、出力端QNに接続されている。
【0029】
トランスファーゲート27の入力端が、トランスファーゲート15の出力端
に接続され、これの出力端は、インバータ29の入力端に接続されている。トランスファーゲート27の二制御端に、インバータ35と37の出力CPBとCP1が、トランスファーゲート5への供給と同じように供給される。インバータ29の出力端は、クロックドインバータ31の入力端に接続され、クロックドインバータ31の出力端は、インバータ29の入力端に接続されている。クロックドインバータ31の二制御端に、インバータ35と37の出力CPBとCP1が、クロックドインバータ9への供給と同じように供給される。トランスファーゲート27とインバータ29とクロックドインバータ31により、第3のラッチ回路25を構成する。
【0030】
インバータ29は、インバータ33を介して、スキャンデータ出力端SOに接続されている。
【0031】
次に、動作を説明する。トランスファーゲート5と27がオン、クロックドインバータ19もオンの時、トランスファーゲート15とクロックドインバータ9と31はオフである。トランスファーゲート5と27がオフ、クロックドインバータ19もオフの時、トランスファーゲート15とクロックドインバータ9と31はオンである。
【0032】
トランスファーゲート5と27とクロックドインバータ19がオン、トランスファーゲート15とクロックドインバータ9と31がオフの時には、インバータ17とクロックドインバータ19により保持されたデータが、インバータ21と23を通じてQ端子とQN端子に出力されるとともに、トランスファーゲート27とインバータ29と33を通じてSO端子に出力される。
【0033】
トランスファーゲート5と27とクロックドインバータ19がオフ、トランスファーゲート15とクロックドインバータ9と31がオンの時には、インバータ7とクロックドインバータ9に保持されたデータが、トランスファーゲート15とインバータ17と21と23を通じてQ端子とQN端子に出力されるとともに、インバータ29とクロックドインバータ31により保持されたデータがインバータ33を通じてSO端子に出力される。
【0034】
従って、クロックCPがロー信号からハイ信号へ遷移する時に第1のラッチ回路3にスキャンデータが保持され、この第1のラッチ回路3に保持されたスキャンデータは、クロックCPがハイ信号からロー信号へ遷移する時に第2のラッチ回路13に保持されてSO端子に出力される。
【0035】
次にクロックCPがロー信号からハイ信号へ遷移する時には、第1のラッチ回路3に次のスキャンデータが取り込まれ保持されるとともに、第2のラッチ回路13に保持されていた前のスキャンデータが第3のラッチ回路25に同時に取り込まれて保持される。
【0036】
この一連の動作を繰り返すことにより、図1のスキャンフリップフロップは、クロックCPの立ち上がりでスキャンデータを取り込み、クロックCPの立下りでSO端子にスキャンデータを出力する。すなわち、クロックCPの半周期分遅延させてスキャンデータを出力していることになる。
【0037】
図4に、図1のスキャンフリップフロップを3段従属接続したシフトレジスタ構成を示す。そして図5に、図4のシフトレジスタの動作タイミングチャートを示す。
【0038】
図4によれば、クロックCPの立ち上がりエッジでスキャンデータをスキャンインし、このクロックの立下りエッジでスキャンデータを出力端子SO1,SO2,SO3にスキャンアウトしているのがわかる。
【0039】
図4の場合だと、クロックCPの立ち上がりエッジから立ち下がりエッジまで、ほぼクロック半周期分のホールドマージンがあるため、正しくスキャンデータをシフトイン/シフトアウトしている。
【0040】
(第2の実施例)
図6に、本発明のスキャンフリップフロップの第2の実施例の構成を示す。図に従って説明する。クロック(以下、単にCP)は、インバータ35により反転されたパルス(以下、単にCPBという)となる。CPBは、インバータ37により反転されたパルス(以下、単にCP1という)となる。
【0041】
TEは、インバータ43により反転された信号(以下、単にTEBという)となる。TEBは、インバータ45により反転された信号(以下、単にTE1という)となる。
【0042】
第2の実施例と第1の実施例の違いは、第3のラッチ回路25と25aの構成の違いである。そこで、第3のラッチ回路25aの構成のみを説明する。
【0043】
NAND41の入力端Aに、TE1が供給される。トランスファーゲート27の出力端は、NAND41の入力端Bに接続されている。
【0044】
PチャンネルMOSトランジスタM7のソースは、電圧線Vddに接続され、これのゲートは、NAND41の出力端に接続され、これのドレインは、PチャンネルMOSトランジスタM8のソースに接続されている。トランジスタM8のゲートには、CPBが供給され、これのドレインは、PチャンネルMOSトランジスタM9のソースに接続されている。トランジスタM9のゲートには、TEBが供給され、これのドレインは、NAND41の入力端Bに接続されている。
【0045】
NチャンネルMOSトランジスタM10のドレインは、NAND41の入力端Bに接続され、これのゲートには、TE1が供給され、これのソースは、NチャンネルMOSトランジスタM11のドレインに接続されている。NチャンネルMOSトランジスタM11のゲートには、CP1が供給され、これのソースは、NチャンネルMOSトランジスタM12のドレインに接続されている。トランジスタM12のゲートは、NAND41の出力端に接続され、これのソースは、電圧線Vssに接続されている。
【0046】
トランジスタM7乃至M12で、クロックドインバータ31aを構成する
次に、第3のラッチ回路25aの動作を説明する。TE1が、常にローの時(システムモードの時)、NAND41の出力は、常にハイ信号である。そして、クロックドインバータ31aの出力はロー信号である。このため、第3のラッチ回路25aは、オフである。
【0047】
TE1が、常にハイ信号の時(スキャンモードの時)、NAND41の出力は、ハイ信号またはロー信号である。このNAND41は、インバータ動作する。TEBは、ロー信号で、TEBが供給されるM9は、オンである。TE1は、ハイ信号であり、TE1が供給されるトランジスタM10は、オンである。
【0048】
CPBとCP1の信号の極性によって、CPBとCP1が供給されるトランジスタM8とM11は、オンまたはオフである。
【0049】
トランジスタM8とM11がオンで、NAND41の出力がハイ信号の時、M7はオフ、M12はオンであり、クロックドインバータ31aの出力はロー信号となる。
【0050】
トランジスタM8とM11がオフの時、NAND41の出力の極性がなんであっても、クロックドインバータ31aはオフである。ただし、トランスファーゲート27は、オンである。
【0051】
このようにシステムモードの時は、第3のラッチ回路25aをオフさせ、スキャンモードの時は、第3のラッチ回路25aをオンにする。これにより、正しくスキャンデータをシフトイン/シフトアウト出来るという効果に加えて、スイッチング電流を抑止出来る。
【0052】
(第3の実施例)
図7に、本発明のスキャンフリップフロップの第3の実施例の構成を示す。図に従って説明する。クロック(以下、単にCP)は、インバータ35により反転されたパルス(以下、単にCPBという)となる。CPBは、インバータ37により反転されたパルス(以下、単にCP1という)となる。 TEとCPBは、NAND47により否定積処理された信号(以下、単にCP2という)となる。CP2は、インバータ49により反転された信号(以下、単にCPB1という)となる。
【0053】
第3の実施例と第1の実施例の違いは、第3のラッチ回路25と25cの違いである。トランスファーゲート27aの二制御端に、CP2とCPB1が供給される。クロックドインバータ31aの二制御端に、CPB1とCP2が供給される。
【0054】
TEがハイ(スキャンモードの時)、CPBがローの時、NAND47の出力がハイとなる。そして、CP2がハイ、CPB1がローとなり、トランスファーゲート27aはオフとなる。
【0055】
一方クロックドインバータ31aがオンのため、スキャンモードを実行している。このとき、クロックドインバータ31aの入力は、ハイに固定される。またクロックドインバータ31の出力は、ローに固定される。
【0056】
以上により、正しくスキャンデータをシフトイン/シフトアウト出来るという効果に加えて、スイッチング電流を抑止出来る。
【0057】
【発明の効果】
本発明のスキャンフリップフロップによれば、正しくスキャンデータをシフトイン/シフトアウト出来る。
【図面の簡単な説明】
【図1】本発明のスキャンフリップフロップの第1の実施例の構成を示す図である。
【図2】図1のトランスファーゲート5の構成図である。
【図3】図1のクロックドインバータ9の構成図である。
【図4】図1のスキャンフリップフロップを3段従属接続したシフトレジスタを示す図である。
【図5】図4のシフトレジスタの動作タイミングチャート図である。
【図6】本発明のスキャンフリップフロップの第2の実施例の構成を示す図である。
【図7】本発明のスキャンフリップフロップの第3の実施例の構成を示す図である。
【図8】図1と図6と図7のマルチプレクサ1の構成を示す図である。
【図9】従来のスキャンフリップフロップの構成を示す図である。
【図10】図9のスキャンフリップフロップを3段従属接続したシフトレジスタを示す図である。
【図11】図10のシフトレジスタの動作タイミングチャート図である。
【符号の説明】
1・・マルチプレクサ、3・・第1のラッチ回路、5,15,27,27a・・トランスファーゲート、9,19,31,31a・・クロックドインバータ、7,17,29・・インバータ、13・・第2のラッチ回路、25,25a,25c・・第3のラッチ回路、7,17,21,23,33,35,37、43,45,49・・インバータ、41,47・・NAND。
Claims (3)
- テストイネーブル信号の極性に応じて、データとスキャンデータの中から1つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第1のインバータと、
前記第1のインバータの出力を反転させる第2のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のトランスファーゲートと、
入力端が、前記第1のトランスファーゲートの出力端に接続された第3のインバータと、
入力端が、前記第3のインバータの出力端に接続され、出力端が、前記第3のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のクロックドインバータと、
入力端が、前記第3のインバータの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給とは異なって供給される第2のトランスファーゲートと、
入力端が、前記第2のトランスファーゲートの出力端に接続された第4のインバータと、
入力端が、前記第4のインバータの出力端に接続され、出力端が、前記第4のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のクロックドインバータへの供給とは異なって供給される第2のクロックドインバータと、
入力端が、前記第2のトランスファーゲートの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給と同じように供給される第3のトランスファーゲートと、
入力端が、前記第3のトランスファーゲートの出力端に接続された第5のインバータと、
入力端が、前記第5のインバータの出力端に接続され、出力端が、前記第5のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のクロックドインバータへの供給と同じように供給される第3のクロックドインバータと、
入力端が、前記第5のインバータの出力端に接続され、出力端が、スキャンデータ出力端に接続された第6のインバータと、を具備したことを特徴とするスキャンフリップフロップ。 - テストイネーブル信号の極性に応じて、データとスキャンデータの中から1つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第1のインバータと、
前記第1のインバータの出力を反転させる第2のインバータと、
テストイネーブル信号を反転させる第3のインバータと、
前記第3のインバータの出力を反転させる第4のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のトランスファーゲートと、
入力端が、前記第1のトランスファーゲートの出力端に接続された第5のインバータと、
入力端が、前記第5のインバータの出力端に接続され、出力端が、前記第5のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のクロックドインバータと、
入力端が、前記第5のインバータの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給とは異なって供給される第2のトランスファーゲートと、
入力端が、前記第2のトランスファーゲートの出力端に接続された第6のインバータと、
入力端が、前記第6のインバータの出力端に接続され、出力端が、前記第6のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のクロックドインバータへの供給とは異なって供給される第2のクロックドインバータと、
入力端が、前記第2のトランスファーゲートの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給と同じように供給される第3のトランスファーゲートと、
第1の入力端に、前記4のインバータの出力が供給され、第2の入力端に、前記第3のトランスファーゲートの出力が供給されるNANDと、
ソースが、第1の電圧線に接続され、ゲートが、前記NANDの出力端に接続されたPチャンネルの第1のMOSトランジスタと、
ソースが、前記第1のMOSトランジスタのドレインに接続され、ゲートに、前記第1のインバータの出力が供給されるPチャンネルの第2のMOSトランジスタと、
ソースが、前記第2のMOSトランジスタのドレインに接続され、ゲートに、前記第3のインバータの出力が供給され、ドレインが、前記第3のトランスファーゲートの出力端に接続されたPチャンネルの第3のMOSトランジスタと、
ドレインが、前記第3のトランスファーゲートの出力端に接続され、ゲートに、前記第4のインバータの出力が供給されるNチャンネルの第4のMOSトランジスタと、
ドレインが、前記第4のMOSトランジスタのソースに接続され、ゲートに、前記第2のインバータの出力が供給されるNチャンネルの第5のMOSトランジスタと、
ドレインが、前記第5のMOSトランジスタのソースに接続され、ゲートが、前記NANDの出力端に接続され、ソースが、第2の電圧線に接続されたNチャンネルの第6のMOSトランジスタと、
入力端が、前記NANDの出力端に接続され、出力端が、スキャンデータ出力端に接続された第7のインバータと、を具備したことを特徴とするスキャンフリップフロップ。 - テストイネーブル信号の極性に応じて、データとスキャンデートの中から1つを選択し、反転して出力するマルチプレクサと、
クロックを反転させる第1のインバータと、
前記第1のインバータの出力を反転させる第2のインバータと、
テストイネーブル信号と前記第1のインバータの出力が入力されるNANDと、
前記NANDの出力を反転する第3のインバータと、
入力端が、前記マルチプレクサの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のトランスファーゲートと、
入力端が、前記第1のトランスファーゲートの出力端に接続された第4のインバータと、
入力端が、前記第4のインバータの出力端に接続され、出力端が、前記第4のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が供給される第1のクロックドインバータと、
入力端が、前記第4のインバータの出力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のトランスファーゲートへの供給とは異なって供給される第2のトランスファーゲートと、
入力端が、前記第2のトランスファーゲートの出力端に接続された第5のインバータと
入力端が、前記第5のインバータの出力端に接続され、出力端が、前記第5のインバータの入力端に接続され、二制御端に、前記第1と第2のインバータの出力が前記第1のクロックドインバータへの供給とは異なって供給される第2のクロックドインバータと、
入力端が、前記第2のトランスファーゲートの出力端に接続され、二制御端に、前記NANDの出力と前記第3のインバータの出力が供給される第3のトランスファーゲートと、
入力端が、前記第3のトランスファーゲートの出力端に接続された第6のインバータと、
入力端が、前記第6のインバータの出力端に接続され、出力端が、前記第6のインバータに接続され、二制御端に、前記NANDの出力と前記第3のインバータの出力が供給される第3のクロックドインバータと、
入力端が、前記第6のインバータの出力端に接続され、出力端が、スキャンデータ出力端に接続された第7のインバータと、を具備したことを特徴とするスキャンフリップフロップ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002193167A JP2004037183A (ja) | 2002-07-02 | 2002-07-02 | スキャンフリップフロップ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2002193167A JP2004037183A (ja) | 2002-07-02 | 2002-07-02 | スキャンフリップフロップ |
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Publication Number | Publication Date |
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ID=31702188
Family Applications (1)
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---|---|
JP (1) | JP2004037183A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004088048A (ja) * | 2002-07-05 | 2004-03-18 | Sony Corp | 冷却装置、電子機器装置、音響装置及び冷却装置の製造方法 |
KR100604904B1 (ko) | 2004-10-02 | 2006-07-28 | 삼성전자주식회사 | 스캔 입력을 갖는 플립 플롭 회로 |
JP2007178421A (ja) * | 2005-10-28 | 2007-07-12 | Sony Corp | 2相クロック制御によるタイミング競合バウンダリスキャンレジスタを用いないシフトレジスタ |
JP2012098358A (ja) * | 2010-10-29 | 2012-05-24 | Seiko Epson Corp | 画素回路、電気光学装置及び電子機器 |
CN106992023A (zh) * | 2016-01-21 | 2017-07-28 | 格罗方德半导体公司 | 高性能多路锁存器 |
-
2002
- 2002-07-02 JP JP2002193167A patent/JP2004037183A/ja active Pending
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