JPH021377B2 - - Google Patents
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- JPH021377B2 JPH021377B2 JP57008152A JP815282A JPH021377B2 JP H021377 B2 JPH021377 B2 JP H021377B2 JP 57008152 A JP57008152 A JP 57008152A JP 815282 A JP815282 A JP 815282A JP H021377 B2 JPH021377 B2 JP H021377B2
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- mos transistor
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- 239000012535 impurity Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 13
- 230000000295 complement effect Effects 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 239000010410 layer Substances 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は高速で高集積度化が可能な相補型絶縁
ゲート電界効果半導体装置のウエルの製造方法に
関する。
ゲート電界効果半導体装置のウエルの製造方法に
関する。
ＮチヤンネルおよびＰチヤンネルの絶縁ゲート
電界効果（以下、MOSと呼ぶ）トランジスタに
より構成される相補型MOS半導体装置は、従来
第１図の構造を有していた。つまり、Ｎ型シリコ
ン基板１内にＰチヤンネルMOSトランジスタ２
が形成され、ＮチヤンネルMOSトランジスタ３
は、前記Ｎ型シリコン基板１内に形成されたＰウ
エル４内に形成されていた。集積度の向上ととも
に必要ならば各トランジスタの周囲のフイールド
酸化膜のシリコン基板界面附近には、寄生MOS
効果を防ぐため、ＮチヤンネルMOSトランジス
タなら、高濃度Ｐ型領域５，６、Ｐチヤンネル
MOSトランジスタなら高濃度Ｎ型領域７，８が
形成されていた。しかしさらに高密度の相補型
MOS半導体装置を実現するためには、相補型
MOS半導体装置特有の現象であるラツチアツプ
を防がなければならない。従来より、ラツチアツ
プを防ぐためには、シリコン基板不純物濃度及び
ウエルの不純物濃度を高くして拡散層抵抗を小さ
くすることが効果の大きいことは知られている
が、トランジスタの高性能化のためにシリコン基
板不純物濃度及びウエルの不純物濃度を低くしよ
うとすることに相反している。一方、高濃度の埋
込み領域をあらかじめ形成し、その上にエピタキ
シヤル層を形成する方法は、製造が複雑となるう
えにこの方法により他の素子の形成も制約され、
集積回路装置に汎用性を有さないものとなる。
電界効果（以下、MOSと呼ぶ）トランジスタに
より構成される相補型MOS半導体装置は、従来
第１図の構造を有していた。つまり、Ｎ型シリコ
ン基板１内にＰチヤンネルMOSトランジスタ２
が形成され、ＮチヤンネルMOSトランジスタ３
は、前記Ｎ型シリコン基板１内に形成されたＰウ
エル４内に形成されていた。集積度の向上ととも
に必要ならば各トランジスタの周囲のフイールド
酸化膜のシリコン基板界面附近には、寄生MOS
効果を防ぐため、ＮチヤンネルMOSトランジス
タなら、高濃度Ｐ型領域５，６、Ｐチヤンネル
MOSトランジスタなら高濃度Ｎ型領域７，８が
形成されていた。しかしさらに高密度の相補型
MOS半導体装置を実現するためには、相補型
MOS半導体装置特有の現象であるラツチアツプ
を防がなければならない。従来より、ラツチアツ
プを防ぐためには、シリコン基板不純物濃度及び
ウエルの不純物濃度を高くして拡散層抵抗を小さ
くすることが効果の大きいことは知られている
が、トランジスタの高性能化のためにシリコン基
板不純物濃度及びウエルの不純物濃度を低くしよ
うとすることに相反している。一方、高濃度の埋
込み領域をあらかじめ形成し、その上にエピタキ
シヤル層を形成する方法は、製造が複雑となるう
えにこの方法により他の素子の形成も制約され、
集積回路装置に汎用性を有さないものとなる。
本発明の目的は、上記欠点を除去した有効な製
造方法を提供することである。
造方法を提供することである。
本発明の特徴は、一導電型の半導体基板の所定
部の一主面より逆導電型の不純物をイオン注入し
て逆導電型の高不純物濃度領域を形成する工程
と、前記高不純物濃度領域の内部に一導電型の不
純物をイオン注入して逆導電型の低不純物濃度領
域を形成する工程とを含むことにより逆導電型の
低不純物濃度領域の側部および底部を逆導電型の
高不純物濃度領域で囲んだ逆導電型のウエル領域
を形成し、該ウエル領域の該逆導電型の低不純物
濃度領域に一導電型チヤンネル型のトランジスタ
を形成した相補型絶縁ゲート電界効果半導体装置
の製造方法にある。このように本発明の方法は、
逆導電型および一導電型の不純物をイオン注入し
て補償することにより逆導電型の低濃度領域を高
濃度領域に囲まれて形成する。このような方法に
よればウエルの各部の濃度を所望の値に容易に形
成できかつ、半導体基板全体におよぼすエピタキ
シヤル層等は用いなくてもよいから、他の素子も
自由に形成でき汎用性の高い集積回路装置にな
る。
部の一主面より逆導電型の不純物をイオン注入し
て逆導電型の高不純物濃度領域を形成する工程
と、前記高不純物濃度領域の内部に一導電型の不
純物をイオン注入して逆導電型の低不純物濃度領
域を形成する工程とを含むことにより逆導電型の
低不純物濃度領域の側部および底部を逆導電型の
高不純物濃度領域で囲んだ逆導電型のウエル領域
を形成し、該ウエル領域の該逆導電型の低不純物
濃度領域に一導電型チヤンネル型のトランジスタ
を形成した相補型絶縁ゲート電界効果半導体装置
の製造方法にある。このように本発明の方法は、
逆導電型および一導電型の不純物をイオン注入し
て補償することにより逆導電型の低濃度領域を高
濃度領域に囲まれて形成する。このような方法に
よればウエルの各部の濃度を所望の値に容易に形
成できかつ、半導体基板全体におよぼすエピタキ
シヤル層等は用いなくてもよいから、他の素子も
自由に形成でき汎用性の高い集積回路装置にな
る。
第２図および第３図は本発明の方法によつて得
られた装置である。
られた装置である。
第２図において、Ｎ型シリコン基板２１内に、
Ｐウエル領域２２，２３を形成するが、Ｐウエル
２２は、Ｐウエル２３よりもＰ型不純物濃度が低
いからＮチヤンネルMOSトランジスタ２４の特
性を劣下させることなく、ＰチヤンネルMOSト
ランジスタ２５の周辺の寄生MOS効果を防ぐチ
ヤンネルストツパーとなり、かつまたＰウエルの
拡散層抵抗を小さくできることからラツチアツプ
もおこりにくくなる。一方、ＰチヤンネルMOS
トランジスタ２５は寄生MSO効果を防ぐために
必要ならチヤンネルストツパーを入れてもよい
が、Ｎ型シリコン基板２１の不純物濃度が高い場
合には不要である。第１の実施例は、Ｎ型シリコ
ン基板２１内にＰウエル２２，２３を形成する場
合だが、Ｐ型シリコン基板内にＮウエルを形成す
る場合でもまつたく同様である。
Ｐウエル領域２２，２３を形成するが、Ｐウエル
２２は、Ｐウエル２３よりもＰ型不純物濃度が低
いからＮチヤンネルMOSトランジスタ２４の特
性を劣下させることなく、ＰチヤンネルMOSト
ランジスタ２５の周辺の寄生MOS効果を防ぐチ
ヤンネルストツパーとなり、かつまたＰウエルの
拡散層抵抗を小さくできることからラツチアツプ
もおこりにくくなる。一方、ＰチヤンネルMOS
トランジスタ２５は寄生MSO効果を防ぐために
必要ならチヤンネルストツパーを入れてもよい
が、Ｎ型シリコン基板２１の不純物濃度が高い場
合には不要である。第１の実施例は、Ｎ型シリコ
ン基板２１内にＰウエル２２，２３を形成する場
合だが、Ｐ型シリコン基板内にＮウエルを形成す
る場合でもまつたく同様である。
第３図においては、Ｎ型シリコン基板３１とし
て非常に不純物濃度の低いものを用い、Ｐチヤン
ネルMOSトランジスタ３２はＮウエル３３，３
４内に形成し、ＮチヤンネルMOSトランジスタ
３５は、Ｐウエル３６，３７内に形成する場合で
ある。それぞれのチヤンネルのMOSトランジス
タは不純物濃度の低いウエル３３，３６の中に形
成されかつ、ＰチヤンネルMOSトランジスタ３
２とＮチヤンネルMOSトランジスタ３５との拡
散層最小間隔は、それぞれのウエルの側面部及び
底面部３４，３７の不純物濃度を高くすることに
より、自動的にチヤンネルストツパーが形成され
非常に小さくなつている。またラツチアツプに対
してもウエルの低面部濃度が高いことは効果が大
きい。
て非常に不純物濃度の低いものを用い、Ｐチヤン
ネルMOSトランジスタ３２はＮウエル３３，３
４内に形成し、ＮチヤンネルMOSトランジスタ
３５は、Ｐウエル３６，３７内に形成する場合で
ある。それぞれのチヤンネルのMOSトランジス
タは不純物濃度の低いウエル３３，３６の中に形
成されかつ、ＰチヤンネルMOSトランジスタ３
２とＮチヤンネルMOSトランジスタ３５との拡
散層最小間隔は、それぞれのウエルの側面部及び
底面部３４，３７の不純物濃度を高くすることに
より、自動的にチヤンネルストツパーが形成され
非常に小さくなつている。またラツチアツプに対
してもウエルの低面部濃度が高いことは効果が大
きい。
次に本発明の製造方法の実施例を第４図ａ〜ｅ
に製造工程順に示す。
に製造工程順に示す。
第４図ａ：まずＮ型低濃度シリコン基板１０１
を熱酸化して厚いシリコン酸化膜１０２を形成
し、シリコン基板１０１上の所望の領域１０３を
フオトエツチング技術を用いてエツチング除去
し、開孔された穴１０３から、高濃度にB+のイ
オン注入１０４を行なう。
を熱酸化して厚いシリコン酸化膜１０２を形成
し、シリコン基板１０１上の所望の領域１０３を
フオトエツチング技術を用いてエツチング除去
し、開孔された穴１０３から、高濃度にB+のイ
オン注入１０４を行なう。
第４図ｂ：さらにシリコン基板１０１を熱酸化
する。新らしいシリコン酸化膜１０５は、前記フ
オトエツチング技術によりエツチング除去された
領域１０３に含まれる領域で再び、フオトエツチ
ング技術により、エツチングされる。開孔された
部分１０６より、すでにB+がイオン注入されＰ
型にかわつているＰウエル１０７の中に、リンの
原子１０８をイオン注入することにより、Ｐ型不
純物濃度の低い領域１０９が形成される。Ｎチヤ
ンネルMOSトランジスタ１３０が形成されるの
はこのＰ型不純物濃度の低い領域１０９内であ
る。
する。新らしいシリコン酸化膜１０５は、前記フ
オトエツチング技術によりエツチング除去された
領域１０３に含まれる領域で再び、フオトエツチ
ング技術により、エツチングされる。開孔された
部分１０６より、すでにB+がイオン注入されＰ
型にかわつているＰウエル１０７の中に、リンの
原子１０８をイオン注入することにより、Ｐ型不
純物濃度の低い領域１０９が形成される。Ｎチヤ
ンネルMOSトランジスタ１３０が形成されるの
はこのＰ型不純物濃度の低い領域１０９内であ
る。
第４図ｃ：前記シリコン基板１０１上のシリコ
ン酸化膜を除去したのち、基板１０１を従来通り
の製造によりシリコン窒化膜１１０，１１１をう
すいシリコン酸化膜１１２の上にパターニング
し、ＰチヤンネルMOSトランジスタのためのチ
ヤンネルストツパー１１３，１１４を導入する。
ン酸化膜を除去したのち、基板１０１を従来通り
の製造によりシリコン窒化膜１１０，１１１をう
すいシリコン酸化膜１１２の上にパターニング
し、ＰチヤンネルMOSトランジスタのためのチ
ヤンネルストツパー１１３，１１４を導入する。
第４図ｄ：シリコン窒化膜１１０，１１１をマ
スクとして選択酸化しフイールド酸化膜１１５，
１１６を形成する。その後薄いゲート酸化膜１１
７，１１８を形成し、さらにその上にゲート電極
である多結晶シリコン１１９，１２０を被着しパ
ターニングする。次にフオトレジストをマスクと
してリンやひ素などのＮ型不純物を高濃度添加
し、ＮチヤンネルMOSトランジスタ１３０のソ
ース、ドレイン１２１，１２２を形成する。次に
フオトレジストをマスクとしてほう素などのＰ型
不純物を高濃度添加し、ＰチヤンネルMOSトラ
ンジスタ１３１のソース、ドレイン１２３，１２
４を形成する。
スクとして選択酸化しフイールド酸化膜１１５，
１１６を形成する。その後薄いゲート酸化膜１１
７，１１８を形成し、さらにその上にゲート電極
である多結晶シリコン１１９，１２０を被着しパ
ターニングする。次にフオトレジストをマスクと
してリンやひ素などのＮ型不純物を高濃度添加
し、ＮチヤンネルMOSトランジスタ１３０のソ
ース、ドレイン１２１，１２２を形成する。次に
フオトレジストをマスクとしてほう素などのＰ型
不純物を高濃度添加し、ＰチヤンネルMOSトラ
ンジスタ１３１のソース、ドレイン１２３，１２
４を形成する。
第４図ｅ：従来技術により酸化膜１２８，１２
９が設けられ、さらにアルミニウム配線１２５，
１２６，１２７が形成されて相補型MOS半導体
装置が構成される。
９が設けられ、さらにアルミニウム配線１２５，
１２６，１２７が形成されて相補型MOS半導体
装置が構成される。
上記説明ではＰウエル型の相補型MOS半導体
装置を示したが、Ｎウエル型でも本発明の製法が
適用できることは当然である。又、第３図ではＮ
型基板３１を用い、ＰチヤンネルMOSトランジ
スタはＮウエル中に、ＮチヤンネルMOSトラン
ジスタはＰウエル中に形成したが、基板はＮ型で
もＰ型でもかまわない。それぞれのウエルの形成
方法は、本発明の方法を適当な不純物を用いて片
方のウエルずつ行なえばよいことはあきらかであ
る。
装置を示したが、Ｎウエル型でも本発明の製法が
適用できることは当然である。又、第３図ではＮ
型基板３１を用い、ＰチヤンネルMOSトランジ
スタはＮウエル中に、ＮチヤンネルMOSトラン
ジスタはＰウエル中に形成したが、基板はＮ型で
もＰ型でもかまわない。それぞれのウエルの形成
方法は、本発明の方法を適当な不純物を用いて片
方のウエルずつ行なえばよいことはあきらかであ
る。
第１図は従来の相補型MOS半導体装置の断面
図であり、第２図、第３図は各々本発明の方法に
より得られた相補型MOS半導体装置の断面図で
ある。第４図ａ〜ｅは各々本発明実施例による相
補型MOS半導体装置の製造方法を段階を追つて
示した断面図である。 なお図において、１……Ｎ型シリコン基板、２
……ＰチヤンネルMOSトランジスタ、３……Ｎ
チヤンネルMOSトランジスタ、４……Ｐウエル、
５，６……Ｐ型高濃度領域で、Ｎチヤンネル側の
チヤンネルストツパー、７，８……Ｎ型高濃度領
域でＰチヤンネル側のチヤンネルストツパー、９
……層間絶縁シリコン酸化膜、１０……アルミニ
ウム配線、２１……Ｎ型シリコン基板、２２……
低濃度Ｐウエル、２３……高濃度Ｐウエル、２４
……ＮチヤンネルMOSトランジスタ、２５……
ＰチヤンネルMOSトランジスタ、３１……Ｎ型
シリコン基板、３２……ＰチヤンネルMOSトラ
ンジスタ、３３……低濃度Ｎウエル、３４……高
濃度Ｎウエル、３５……ＮチヤンネルMOSトラ
ンジスタ、３６……低濃度Ｐウエル、３７……高
濃度Ｐウエル、３８……層間シリコン絶縁酸化
膜、３９，４０……アルミニウム配線、１０１…
…Ｎ型シリコン基板、１０２……シリコン酸化
膜、１０３……シリコン酸化膜１０２が除去され
ている領域、１０４……ボロン原子のイオン注
入、１０７……高濃度Ｐウエル、１０６……領域
１０３の内側に開孔された酸化膜除去領域、１０
８……リン原子のイオン注入、１０９……低濃度
Ｐウエル領域、１１０，１１１……シリコン窒化
膜、１１２……薄いシリコン酸化膜、１１３，１
１４……ＰチヤンネルMOSトランジスタのチヤ
ンネルストツパー、１１５，１１６……フイール
ド酸化膜、１１７，１１８……ゲート酸化膜、１
１９，１２０……ゲート電極、１２１，１２２…
…ＮチヤンネルMOSトランジスタのソース、ド
レイン領域、１２３，１２４……Ｐチヤンネル
MOSトランジスタのソース、ドレイン領域、１
２５，１２６，１２７……アルミニウム配線、１
２８，１２９……層間絶縁シリコン酸化膜、１３
０……ＮチヤンネルMOSトランジスタ、１３１
……ＰチヤンネルMOSトランジスタである。
図であり、第２図、第３図は各々本発明の方法に
より得られた相補型MOS半導体装置の断面図で
ある。第４図ａ〜ｅは各々本発明実施例による相
補型MOS半導体装置の製造方法を段階を追つて
示した断面図である。 なお図において、１……Ｎ型シリコン基板、２
……ＰチヤンネルMOSトランジスタ、３……Ｎ
チヤンネルMOSトランジスタ、４……Ｐウエル、
５，６……Ｐ型高濃度領域で、Ｎチヤンネル側の
チヤンネルストツパー、７，８……Ｎ型高濃度領
域でＰチヤンネル側のチヤンネルストツパー、９
……層間絶縁シリコン酸化膜、１０……アルミニ
ウム配線、２１……Ｎ型シリコン基板、２２……
低濃度Ｐウエル、２３……高濃度Ｐウエル、２４
……ＮチヤンネルMOSトランジスタ、２５……
ＰチヤンネルMOSトランジスタ、３１……Ｎ型
シリコン基板、３２……ＰチヤンネルMOSトラ
ンジスタ、３３……低濃度Ｎウエル、３４……高
濃度Ｎウエル、３５……ＮチヤンネルMOSトラ
ンジスタ、３６……低濃度Ｐウエル、３７……高
濃度Ｐウエル、３８……層間シリコン絶縁酸化
膜、３９，４０……アルミニウム配線、１０１…
…Ｎ型シリコン基板、１０２……シリコン酸化
膜、１０３……シリコン酸化膜１０２が除去され
ている領域、１０４……ボロン原子のイオン注
入、１０７……高濃度Ｐウエル、１０６……領域
１０３の内側に開孔された酸化膜除去領域、１０
８……リン原子のイオン注入、１０９……低濃度
Ｐウエル領域、１１０，１１１……シリコン窒化
膜、１１２……薄いシリコン酸化膜、１１３，１
１４……ＰチヤンネルMOSトランジスタのチヤ
ンネルストツパー、１１５，１１６……フイール
ド酸化膜、１１７，１１８……ゲート酸化膜、１
１９，１２０……ゲート電極、１２１，１２２…
…ＮチヤンネルMOSトランジスタのソース、ド
レイン領域、１２３，１２４……Ｐチヤンネル
MOSトランジスタのソース、ドレイン領域、１
２５，１２６，１２７……アルミニウム配線、１
２８，１２９……層間絶縁シリコン酸化膜、１３
０……ＮチヤンネルMOSトランジスタ、１３１
……ＰチヤンネルMOSトランジスタである。
Claims (1)
- １ 一導電型の半導体基板の所定部の一主面より
逆導電型の不純物をイオン注入して逆導電型の高
不純物濃度領域を形成する工程と、前記高不純物
濃度領域の内部に一導電型の不純物をイオン注入
して逆導電型の低不純物濃度領域を形成する工程
とを含むことにより逆導電型の低不純物濃度領域
の側部および底部を逆導電型の高不純物濃度領域
で囲んだ逆導電型のウエル領域を形成し、該ウエ
ル領域の該逆導電型の低不純物濃度領域に一導電
型チヤンネル型のトランジスタを形成したことを
特徴とする相補型絶縁ゲート電界効果半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008152A JPS58124269A (ja) | 1982-01-21 | 1982-01-21 | 相補型絶縁ゲート電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008152A JPS58124269A (ja) | 1982-01-21 | 1982-01-21 | 相補型絶縁ゲート電界効果半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58124269A JPS58124269A (ja) | 1983-07-23 |
| JPH021377B2 true JPH021377B2 (ja) | 1990-01-11 |
Family
ID=11685340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008152A Granted JPS58124269A (ja) | 1982-01-21 | 1982-01-21 | 相補型絶縁ゲート電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58124269A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770605B2 (ja) * | 1985-09-03 | 1995-07-31 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2745228B2 (ja) * | 1989-04-05 | 1998-04-28 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2730650B2 (ja) * | 1990-06-11 | 1998-03-25 | 松下電子工業株式会社 | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098790A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS5582461A (en) * | 1978-12-18 | 1980-06-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS5694670A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Complementary type mis semiconductor device |
-
1982
- 1982-01-21 JP JP57008152A patent/JPS58124269A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098790A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS5582461A (en) * | 1978-12-18 | 1980-06-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS5694670A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Complementary type mis semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58124269A (ja) | 1983-07-23 |
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