JP5006378B2 - 半導体装置及びその製造方法 - Google Patents

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Description

この発明は半導体装置に関するものである。
半導体装置、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなかちいさくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴを用いたＣＭＯＳインバータ回路が提案された（例えば、非特許文献１）
インバータは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成される。ホールの移動度は電子の移動度の半分であるので、インバータ回路において、ｐＭＯＳトランジスタのゲート幅は、ｎＭＯＳトランジスタのゲート幅の二倍とする必要がある。そのため、従来のＳＧＴを用いたＣＭＯＳインバータ回路では、２個のｐＭＯＳ ＳＧＴと、１個のｎＭＯＳ ＳＧＴで構成されている。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路は、計３個の島状半導体で構成されている。
Ｓ．Ｗａｔａｎａｂｅ、Ｋ．Ｔｓｕｃｈｉｄａ、Ｄ．Ｔａｋａｓｈｉｍａ、Ｙ．Ｏｏｗａｋｉ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．Ｈｉｅｄａ、Ｈ．Ｔａｋａｔｏ、Ｋ．Ｓｕｎｏｕｃｈｉ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、Ｋ．Ｏｈｕｃｈｉ、Ｆ．Ｍａｓｕｏｋａ、Ｈ．Ｈａｒａ、"Ａ Ｎｏｂｅｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ （ＳＧＴ’ｓ） ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＤＲＡＭ’ｓ"、ＩＥＥＥ ＪＳＳＣ、Ｖｏｌ．３０、Ｎｏ．９、１９９５．
そこで、１個の島状半導体を用いてインバータを構成することにより、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することを目的とする。
本発明の１態様では、
インバータとして機能する半導体装置であって、
島状半導体層と、
第２の半導体層と、
前記島状半導体層と前記第２の半導体層との間に少なくとも一部が配置されるゲート電極と、
前記島状半導体と前記ゲート電極との間に少なくとも一部が配置され、前記島状半導体層の周囲の少なくとも一部に接すると共に前記ゲート電極の一面に接している第１のゲート絶縁膜と、
前記第２の半導体層と前記ゲート電極との間に配置され、前記第２の半導体層に接すると共に前記ゲート電極の他面に接している第２のゲート絶縁膜と、
前記島状半導体層の上部に配置される第１の第１導電型高濃度半導体層と、
前記島状半導体層の下部に配置される第２の第１導電型高濃度半導体層と、
前記第２の半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
前記第２の半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とを有することを特徴とする半導体装置が提供される。
また、本発明の好ましい態様では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
前記第２の半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
前記第２の半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されていることを特徴とする半導体装置が提供される。
また、本発明の好ましい態様では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
前記第２の半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
前記第２の半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されており
前記半導体装置は、さらに、
前記第２の第１導電型高濃度半導体層と前記第２の第２導電型高濃度半導体層の下部に配置された第３の第１導電型高濃度半導体層と、
前記第２の第２導電型高濃度半導体層と前記第３の第１導電型高濃度半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、
前記第１の第１導電型高濃度半導体層の上部に形成された第２の半導体と金属の化合物層と、
前記第１の第２導電型高濃度半導体層の上部に形成された第３の半導体と金属の化合物層とを備えたことを特徴とする半導体装置が提供される。
また、本発明の好ましい態様では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１のｐ＋半導体層と、
前記島状半導体層の下部に配置された第２のｐ＋半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
前記第２の半導体層の上部に配置された第１のｎ＋半導体層と、
前記第２の半導体層の下部に配置された第２のｎ＋半導体層とから構成されていることを特徴とする半導体装置が提供される。
また、本発明の好ましい態様では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１のｐ＋半導体層と、
前記島状半導体層の下部に配置された第２のｐ＋半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
前記第２の半導体層の上部に配置された第１のｎ＋半導体層と、
前記第２の半導体層の下部に配置された第２のｎ＋半導体層とから構成されており、
前記半導体装置は、さらに、
前記第２のｎ＋型半導体層と前記第２のｐ＋型半導体層の下部に配置された第３のｐ＋型半導体層と、
前記第２のｎ＋型半導体層と前記第３のｐ＋型半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、
前記第１のｎ＋型半導体層の上部に形成された第２の半導体と金属の化合物層と、
前記第１のｐ＋型半導体層の上部に形成された第３の半導体と金属の化合物層とを備えたことを特徴とする半導体装置が提供される。
また、本発明の好ましい態様では、
第２の半導体層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎとし、島状半導体層の外周長をＷｐとしたとき、
Ｗｐ≒２Ｗｎであることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
第２の半導体層のチャネル長をＬｎとし、島状半導体層のチャネル長をＬｐとしたとき、Ｌｎ≒Ｌｐであることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
第１のゲート絶縁膜は、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
島状半導体層の上部に配置された第１のｐ＋型半導体層と、
島状半導体層の下部に配置された第２のｐ＋型半導体層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
第２のゲート絶縁膜は、
ゲート電極と、
ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
第２の半導体層の上部に配置された第１のｎ＋型半導体層と、
第２の半導体層の下部に配置された第２のｎ＋型半導体層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
半導体と金属の化合物層は、シリコンと金属の化合物層である前記記載の半導体装置である。
また、本発明の好ましい態様では、
島状半導体層は島状シリコン層であり、
第２の半導体層は第２のシリコン層であり、
ｎ＋型半導体層は、ｎ＋型シリコン層であり、
ｐ＋型半導体層は、ｐ＋型シリコン層であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
島状シリコン層は、ｎ型もしくはノンドープの島状シリコン層であり、
第２のシリコン層は、ｐ型もしくはノンドープのシリコン層であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
酸化膜上に形成されたｐ型もしくはノンドープのシリコン層に、ボロンを注入し、第３のｐ＋型シリコン層を形成することを含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
ｎ型のシリコン層を形成するためのレジストを形成し、リンを注入し、ｎ型もしくはノンドープのシリコン層を形成し、レジストを剥離し、熱処理を行うことを含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
酸化膜を堆積し窒化膜を堆積し、島状シリコン層形成のためのレジストを形成し、窒化膜酸化膜をエッチングし、レジストを剥離し、酸化膜を堆積し酸化膜をエッチングし酸化膜サイドウォールを形成し、窒化膜を堆積し窒化膜をエッチングし窒化膜サイドウォールを形成し、第２のシリコン層を形成のためのレジストを形成し、窒化膜サイドウォールをエッチングし、第２のシリコン層を形成するための窒化膜ハードマスクを形成し、酸化膜をエッチングし、レジストを剥離する工程を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
出力端子のためのレジストを形成し、シリコンをエッチングし、出力端子部を形成し、レジストを剥離し、酸化膜をエッチングし、シリコンをエッチングし、島状シリコン層、第２のシリコン層を形成する工程を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
窒化膜、酸化膜を剥離し、窒化膜を堆積し窒化膜をエッチングし、後のイオン注入時にチャネルを保護するための窒化膜サイドウォールを形成し、ｎ＋型シリコン層形成のためのレジストを形成し、砒素を注入し、第１のｎ＋型シリコン層と、第２のｎ＋型シリコン層と、を形成し、レジスト剥離し、ｐ＋型シリコン層形成のためのレジストを形成し、ボロンを注入し、第１のｐ＋型シリコン層と、第２のｐ＋型シリコン層と、を形成し、レジストを剥離し、熱処理を行う工程を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
酸化膜を堆積し、平坦化し、エッチバックを行い、第１のｎ＋型シリコン層と第１のｐ＋型シリコン層を露出し、ゲート部を形成するためのレジストを形成し、ゲート部の酸化膜をエッチングし、レジストを剥離し、窒化膜をエッチングし、第１のゲート絶縁膜であり第２のゲート絶縁膜であるｈｉｇｈ−Ｋ膜を堆積し、ＴｉＮといった金属を堆積し、窒化膜を堆積し、ゲートパットのためのレジストを形成し、窒化膜１２６をエッチングし、レジストを剥離し、金属をエッチングし、ゲート電極を形成する工程を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
窒化膜を堆積し、窒化膜をエッチングし、窒化膜サイドウォールを形成し、ｈｉｇｈ−Ｋ膜をエッチングし、酸化膜をエッチングするためのレジストを形成し、酸化膜をドライエッチングし、レジストを剥離し、酸化膜をウエットエッチングし、窒化膜を堆積し、窒化膜をエッチングし、窒化膜サイドウォールを形成し、酸化膜をドライエッチングし、酸化膜をウエットエッチングし、窒化膜を露出し、窒化膜をエッチングし、窒化膜の一部をエッチングし、第２のｎ＋型シリコン層及び第３のｐ＋型シリコン層の側壁の一部を露出し、ニッケル又はコバルトを堆積し、熱処理を行い、未反応の金属膜を除去することにより、第２のｎ＋型シリコン層と第３のｐ＋型シリコン層の側壁の一部に形成された第１のシリコンと金属の化合物層と、第４のシリコンと金属の化合物層と、第１のｎ＋型シリコン層の上部に形成された第２のシリコンと金属の化合物層と、第１のｐ＋型シリコン層の上部に形成された第３のシリコンと金属の化合物層と、が形成される工程を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
酸化膜を層間膜として形成し、第３のシリコンと金属の化合物層上にコンタクト孔を形成し、第２のシリコンと金属の化合物層上にコンタクト孔を、ゲート電極上にコンタクト孔を形成し、第１のシリコンと金属の化合物層が露出するよう、コンタクト孔を形成し、タングステンといった金属を堆積し、コンタクトを形成し、入力端子線、出力端子線、ＶＤＤ電源線、ＶＳＳ電源線が形成される工程を含む前記記載の半導体装置の製造方法である。
本発明では、
インバータとして機能する半導体装置であって、
島状半導体層と、
第２の半導体層と、
前記島状半導体層と前記第２の半導体層との間に少なくとも一部が配置されるゲート電極と、
前記島状半導体と前記ゲート電極との間に少なくとも一部が配置され、前記島状半導体層の周囲の少なくとも一部に接すると共に前記ゲート電極の一面に接している第１のゲート絶縁膜と、
前記第２の半導体層と前記ゲート電極との間に配置され、前記第２の半導体層に接すると共に前記ゲート電極の他面に接している第２のゲート絶縁膜と、
前記島状半導体層の上部に配置される第１の第１導電型高濃度半導体層と、
前記島状半導体層の下部に配置される第２の第１導電型高濃度半導体層と、
前記第２の半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
前記第２の半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とを有することを特徴とする半導体装置
により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
前記第２の半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
前記第２の半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されていることを特徴とする半導体装置
により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
前記第２の半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
前記第２の半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されており、
前記半導体装置は、さらに、
前記第２の第１導電型高濃度半導体層と前記第２の第２導電型高濃度半導体層の下部に配置された第３の第１導電型高濃度半導体層と、
前記第２の第２導電型高濃度半導体層と前記第３の第１導電型高濃度半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、
前記第１の第１導電型高濃度半導体層の上部に形成された第２の半導体と金属の化合物層と、
前記第１の第２導電型高濃度半導体層の上部に形成された第３の半導体と金属の化合物層とを備えたことを特徴とする半導体装置
により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１のｐ＋半導体層と、
前記島状半導体層の下部に配置された第２のｐ＋半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
前記第２の半導体層の上部に配置された第１のｎ＋半導体層と、
前記第２の半導体層の下部に配置された第２のｎ＋半導体層とから構成されていることを特徴とする半導体装置
により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１のｐ＋半導体層と、
前記島状半導体層の下部に配置された第２のｐ＋半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
前記第２の半導体層の上部に配置された第１のｎ＋半導体層と、
前記第２の半導体層の下部に配置された第２のｎ＋半導体層とから構成されており、
前記半導体装置は、さらに、
前記第２のｎ＋型半導体層と前記第２のｐ＋型半導体層の下部に配置された第３のｐ＋型半導体層と、
前記第２のｎ＋型半導体層と前記第３のｐ＋型半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、
前記第１のｎ＋型半導体層の上部に形成された第２の半導体と金属の化合物層と、
前記第１のｐ＋型半導体層の上部に形成された第３の半導体と金属の化合物層とを備えたことを特徴とする半導体装置
により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
第２の半導体層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎとし、島状半導体層の外周長をＷｐとしたとき、
Ｗｐ≒２Ｗｎであることを特徴とする前記記載の半導体装置
により、ｐＭＯＳトランジスタのゲート幅がｎＭＯＳトランジスタのゲート幅の二倍である、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
第２の半導体層のチャネル長をＬｎとし、島状半導体層のチャネル長をＬｐとしたとき、Ｌｎ≒Ｌｐであることを特徴とする前記記載の半導体装置
により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
第１のゲート絶縁膜は、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
島状半導体層の上部に配置された第１のｐ＋型半導体層と、
島状半導体層の下部に配置された第２のｐ＋型半導体層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
第２のゲート絶縁膜は、
ゲート電極と、
ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
第２の半導体層の上部に配置された第１のｎ＋型半導体層と、
第２の半導体層の下部に配置された第２のｎ＋型半導体層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置により、
ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタともにエンハンスメント型とすることができる。
また、また、本発明では、
酸化膜上に形成されたｐ型もしくはノンドープのシリコン層に、ボロンを注入し、第３のｐ＋型シリコン層を形成することを含む前記記載の半導体装置の製造方法により、第３のｐ＋型シリコン層を形成することができる。
また、本発明では、
ｎ型のシリコン層を形成するためのレジストを形成し、リンを注入し、ｎ型もしくはノンドープのシリコン層を形成し、レジストを剥離し、熱処理を行うことを含む前記記載の半導体装置の製造方法により、ｎ型もしくはノンドープのシリコン層を形成することができる。
また、本発明では、
酸化膜を堆積し窒化膜を堆積し、島状シリコン層形成のためのレジストを形成し、窒化膜酸化膜をエッチングし、レジストを剥離し、酸化膜を堆積し酸化膜をエッチングし酸化膜サイドウォールを形成し、窒化膜を堆積し窒化膜をエッチングし窒化膜サイドウォールを形成し、第２のシリコン層を形成のためのレジストを形成し、窒化膜サイドウォールをエッチングし、第２のシリコン層を形成するための窒化膜ハードマスクを形成し、酸化膜をエッチングし、レジストを剥離する工程を含む前記記載の半導体装置の製造方法により、島状シリコン層形成のためのハードマスクと、第２のシリコン層を形成するための窒化膜ハードマスクを形成することができる。
また、本発明では、
出力端子のためのレジストを形成し、シリコンをエッチングし、出力端子部を形成し、レジストを剥離し、酸化膜をエッチングし、シリコンをエッチングし、島状シリコン層、第２のシリコン層を形成する工程を含む前記記載の半導体装置の製造方法により、島状シリコン層、第２のシリコン層を形成することができる。
また、本発明では、
窒化膜、酸化膜を剥離し、窒化膜を堆積し窒化膜をエッチングし、後のイオン注入時にチャネルを保護するための窒化膜サイドウォールを形成し、ｎ＋型シリコン層形成のためのレジストを形成し、砒素を注入し、第１のｎ＋型シリコン層と、第２のｎ＋型シリコン層と、を形成し、レジスト剥離し、ｐ＋型シリコン層形成のためのレジストを形成し、ボロンを注入し、第１のｐ＋型シリコン層と、第２のｐ＋型シリコン層と、を形成し、レジストを剥離し、熱処理を行う工程を含む前記記載の半導体装置の製造方法により、第１のｎ＋型シリコン層と、第２のｎ＋型シリコン層と、第１のｐ＋型シリコン層と、第２のｐ＋型シリコン層と、を形成することができる。
また、本発明では、
酸化膜を堆積し、平坦化し、エッチバックを行い、第１のｎ＋型シリコン層と第１のｐ＋型シリコン層を露出し、ゲート部を形成するためのレジストを形成し、ゲート部の酸化膜をエッチングし、レジストを剥離し、窒化膜をエッチングし、第１のゲート絶縁膜であり第２のゲート絶縁膜であるｈｉｇｈ−Ｋ膜を堆積し、ＴｉＮといった金属を堆積し、窒化膜を堆積し、ゲートパットのためのレジストを形成し、窒化膜１２６をエッチングし、レジストを剥離し、金属をエッチングし、ゲート電極を形成する工程を含む前記記載の半導体装置の製造方法により、第１のゲート絶縁膜であり第２のゲート絶縁膜及びゲート電極を形成することができる。
また、本発明では、
窒化膜を堆積し、窒化膜をエッチングし、窒化膜サイドウォールを形成し、ｈｉｇｈ−Ｋ膜をエッチングし、酸化膜をエッチングするためのレジストを形成し、酸化膜をドライエッチングし、レジストを剥離し、酸化膜をウエットエッチングし、窒化膜を堆積し、窒化膜をエッチングし、窒化膜サイドウォールを形成し、酸化膜をドライエッチングし、酸化膜をウエットエッチングし、窒化膜を露出し、窒化膜をエッチングし、窒化膜の一部をエッチングし、第２のｎ＋型シリコン層及び第３のｐ＋型シリコン層の側壁の一部を露出し、ニッケル又はコバルトを堆積し、熱処理を行い、未反応の金属膜を除去することにより、第２のｎ＋型シリコン層と第３のｐ＋型シリコン層の側壁の一部に形成された第１のシリコンと金属の化合物層と、第４のシリコンと金属の化合物層と、第１のｎ＋型シリコン層の上部に形成された第２のシリコンと金属の化合物層と、第１のｐ＋型シリコン層の上部に形成された第３のシリコンと金属の化合物層と、が形成される工程を含む前記記載の半導体装置の製造方法により、第１のシリコンと金属の化合物層と、第４のシリコンと金属の化合物層と、第２のシリコンと金属の化合物層と、第３のシリコンと金属の化合物層とを形成することができる。
また、本発明では、
酸化膜を層間膜として形成し、第３のシリコンと金属の化合物層上にコンタクト孔を形成し、第２のシリコンと金属の化合物層上にコンタクト孔を、ゲート電極上にコンタクト孔を形成し、第１のシリコンと金属の化合物層が露出するよう、コンタクト孔を形成し、タングステンといった金属を堆積し、コンタクトを形成し、入力端子線、出力端子線、ＶＤＤ電源線、ＶＳＳ電源線が形成される工程を含む前記記載の半導体装置の製造方法により、コンタクトを形成し、入力端子線、出力端子線、ＶＤＤ電源線、ＶＳＳ電源線を形成することができる。
（ａ）この発明に係る半導体装置の平面図。（ｂ）この発明に係る半導体装置のＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置のＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。 （ａ）この発明に係わる半導体装置の他の実施例を示す平面図。（ｂ）この発明に係わる半導体装置の他の実施例を示すＸ−Ｘ’断面図。（ｃ）この発明に係わる半導体装置の他の実施例を示すＹ−Ｙ’断面図。 （ａ）この発明に係わる半導体装置の他の実施例を示す平面図。（ｂ）この発明に係わる半導体装置の他の実施例を示すＸ−Ｘ’断面図。（ｃ）この発明に係わる半導体装置の他の実施例を示すＹ−Ｙ’断面図。 （ａ）この発明に係わる半導体装置の他の実施例を示す平面図。（ｂ）この発明に係わる半導体装置の他の実施例を示すＸ−Ｘ’断面図。（ｃ）この発明に係わる半導体装置の他の実施例を示すＹ−Ｙ’断面図。 （ａ）この発明に係わる半導体装置の他の実施例を示す平面図。（ｂ）この発明に係わる半導体装置の他の実施例を示すＸ−Ｘ’断面図。（ｃ）この発明に係わる半導体装置の他の実施例を示すＹ−Ｙ’断面図。 （ａ）この発明に係わる半導体装置の他の実施例を示す平面図。（ｂ）この発明に係わる半導体装置の他の実施例を示すＸ−Ｘ’断面図。（ｃ）この発明に係わる半導体装置の他の実施例を示すＹ−Ｙ’断面図。
この発明に係る半導体装置の平面図と断面構造をそれぞれ図１（ａ）、（ｂ）、（ｃ）に示す。図１（ａ）は平面図であり、図１（ｂ）はＸ−Ｘ’断面図、図１（ｃ）はＹ−Ｙ’断面図である。
この実施例では、
島状シリコン層１０５の周囲を取り囲む第１のゲート絶縁膜１２４と、
第１のゲート絶縁膜１２４の周囲を取り囲むゲート電極１２５と、
ゲート電極１２５の周囲の一部を取り囲む第２のゲート絶縁膜１２４と、
第２のゲート絶縁膜１２４の周囲の一部に接する第２のシリコン層１０３と、
島状シリコン層１０５の上部に配置された第１のｐ＋型シリコン層１２１と、
島状シリコン層１０５の下部に配置された第２のｐ＋型シリコン層１２０と、
第２のシリコン層１０３の上部に配置された第１のｎ＋型シリコン層１１７と、
第２のシリコン層１０３の下部に配置された第２のｎ＋型シリコン層１１８と、
第２のｎ＋型シリコン層１１８と第２のｐ＋型シリコン層１２０の下部に配置された第３のｐ＋型シリコン層１０２と、
第２のｎ＋型シリコン層１１８と第３のｐ＋型シリコン層１０２の側壁の一部に形成された第１のシリコンと金属の化合物層１３３と、第４のシリコンと金属の化合物層１３４と、
第１のｎ＋型シリコン層１１７の上部に形成された第２のシリコンと金属の化合物層１３２と、
第１のｐ＋型シリコン層の上部に形成された第３のシリコンと金属の化合物層１３１と、が形成される。
島状シリコン層１０５の周囲を取り囲む第１のゲート絶縁膜１２４と、
第１のゲート絶縁膜１２４の周囲を取り囲むゲート電極１２５と、
島状シリコン層１０５の上部に配置された第１のｐ＋型シリコン層１２１と、
島状シリコン層１０５の下部に配置された第２のｐ＋型シリコン層１２０と、
でｐＭＯＳ ＳＧＴ１４８が形成される
ゲート電極１２５と、
ゲート電極１２５の周囲の一部を取り囲む第２のゲート絶縁膜１２４と、
第２のゲート絶縁膜１２４の周囲の一部に接する第２のシリコン層１０３と、
第２のシリコン層１０３の上部に配置された第１のｎ＋型シリコン層１１７と、
第２のシリコン層１０３の下部に配置された第２のｎ＋型シリコン層１１８と、
でｎＭＯＳトランジスタ１４９が形成される。
ゲート電極１２５に接続するようコンタクト１４２が形成され、コンタクト１４２に接続するよう入力端子線１４４が形成される。
第１のシリコンと金属の化合物層１３３に接続するようコンタクト１４３が形成され、コンタクト１４３に接続するよう出力端子線１４５が形成される。
第２のシリコンと金属の化合物層１３２に接続するようコンタクト１４１が形成され、コンタクト１４１に接続するようＶＳＳ電源線１４７が形成される。
第３のシリコンと金属の化合物層１３１に接続するようコンタクト１４０が形成され、コンタクト１４０に接続するようＶＤＤ電源線１４６が形成される。
酸化膜といった層間膜１３５が形成される。
第２のシリコン層１０３の第２のゲート絶縁膜１２４の周囲の一部に接する弧の長さをＷｎとし、島状シリコン層１０５の外周長をＷｐとしたとき、
Ｗｐ≒２Ｗｎとすることにより、ｐＭＯＳトランジスタのゲート幅をｎＭＯＳトランジスタのゲート幅の二倍とすることができる。
また、このとき、第２のシリコン層のチャネル長をＬｎとし、島状シリコン層のチャネル長をＬｐとしたとき、Ｌｐ≒Ｌｎであることが好ましい。
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図２〜図６１を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図２〜図６１は、この発明に係る半導体装置の製造例を示している。（ａ）は平面図、（ｂ）はＸ−Ｘ’断面図、（ｃ）はＹ−Ｙ’断面図を示している。
図２を参照して、酸化膜１０１上に形成されたｐ型もしくはノンドープのシリコン層１０３に、ボロンを注入し、第３のｐ＋型シリコン層１０２を形成する。
図３を参照して、ｎ型のシリコン層を形成するためのレジスト１０４を形成する。ノンドープを用いる場合、この工程は不要である。
図４を参照して、リンを注入し、ｎ型もしくはノンドープのシリコン層１０５を形成する。ノンドープを用いる場合、この工程は不要である。
図５を参照して、レジスト１０４を剥離し、熱処理を行う。ノンドープを用いる場合、この工程は不要である。
図６を参照して、酸化膜１０６を堆積し、窒化膜１０７を堆積する。
図７を参照して、島状シリコン層形成のためのレジスト１０８を形成する。
図８を参照して、窒化膜１０７、酸化膜１０６をエッチングする。
図９を参照して、レジスト１０８を剥離する。
図１０を参照して、酸化膜１０９を堆積する。
図１１を参照して、酸化膜１０９をエッチングし、酸化膜サイドウォールを形成する。
図１２を参照して、窒化膜１１０を堆積する。
図１３を参照して、窒化膜１１０をエッチングし、窒化膜サイドウォール１１０を形成する。
図１４を参照して、第２のシリコン層を形成のためのレジスト１１１を形成する。
図１５を参照して、窒化膜サイドウォール１１０をエッチングし、第２のシリコン層を形成するための窒化膜ハードマスク１１０を形成する。
図１６を参照して、酸化膜１０９をエッチングする。
図１７を参照して、レジスト１１１を剥離する。
図１８を参照して、出力端子のためのレジスト１１２を形成する。
図１９を参照して、シリコンをエッチングし、出力端子部を形成する。
図２０を参照して、レジスト１１２を剥離する。
図２１を参照して、酸化膜１０９をエッチングする。
図２２を参照して、シリコンをエッチングし、島状シリコン層１０５、第２のシリコン層１０３を形成する。
図２３を参照して、窒化膜１０７、酸化膜１０６を剥離する。
図２４を参照して、窒化膜１１３を堆積する。
図２５を参照して、窒化膜をエッチングし、後のイオン注入時にチャネルを保護するための窒化膜サイドウォール１１４、１１５を形成する。
図２６を参照して、ｎ＋型シリコン層形成のためのレジスト１１６を形成する。
図２７を参照して、砒素を注入し、第１のｎ＋型シリコン層１１７と、第２のｎ＋型シリコン層１１８と、を形成する。
図２８を参照して、レジスト１１６を剥離する。
図２９を参照して、ｐ＋型シリコン層形成のためのレジスト１１９を形成する。
図３０を参照して、ボロンを注入し、第１のｐ＋型シリコン層１２１と、第２のｐ＋型シリコン層１２０と、を形成する。
図３１を参照して、レジスト１１９を剥離し、熱処理を行う。
図３２を参照して、酸化膜１２２を堆積し、平坦化し、エッチバックを行い、第１のｎ＋型シリコン層１１７と第１のｐ＋型シリコン層１２１を露出する。
図３３を参照して、ゲート部を形成するためのレジスト１２３を形成する。
図３４を参照して、ゲート部の酸化膜をエッチングする。
図３５を参照して、レジスト１２３を剥離する。
図３６を参照して、窒化膜１１４、１１５をエッチングする。
図３７を参照して、第１のゲート絶縁膜であり第２のゲート絶縁膜であるシリコン酸窒化膜、シリコン窒化膜、酸化ハフニウム、酸窒化ハフニウム、酸化ランタンのいずれか一つの物質を少なくとも含むｈｉｇｈ−Ｋ膜１２４を堆積し、チタン、窒化チタン、タンタル、窒化タンタル、タングステンのいずれか一つの物質を少なくとも含む金属１２５を堆積する。
図３８を参照して、窒化膜１２６を堆積する。
図３９を参照して、ゲートパットのためのレジスト１２７を形成する。
図４０を参照して、窒化膜１２６をエッチングする。
図４１を参照して、レジスト１２７を剥離する。
図４２を参照して、金属１２５をエッチングし、ゲート電極１２５を形成する。
図４３を参照して、窒化膜１２８を堆積する。
図４４を参照して、窒化膜１２８をエッチングし、窒化膜サイドウォール１２８を形成する。
図４５を参照して、ｈｉｇｈ−Ｋ膜をエッチングする。
図４６を参照して、酸化膜をエッチングするためのレジスト１２９を形成する。
図４７を参照して、酸化膜１２２をドライエッチングする。
図４８を参照して、レジスト１２９を剥離する。
図４９を参照して、酸化膜１２２をウエットエッチングする。
図５０を参照して、窒化膜１３０を堆積する。
図５１を参照して、窒化膜１３０をエッチングし、窒化膜サイドウォール１３０を形成する。
図５２を参照して、酸化膜１２２をドライエッチングする。
図５３を参照して、酸化膜１２２をウエットエッチングし、窒化膜１１４を露出する。
図５４を参照して、窒化膜１３０をエッチングし、窒化膜１１４の一部をエッチングし、第２のｎ＋型シリコン層１１８及び第３のｐ＋型シリコン層１０２の側壁の一部を露出する。
図５５を参照して、ニッケルやコバルトといった金属を堆積し、熱処理を行い、未反応の金属膜を除去することにより、第２のｎ＋型シリコン層１１８と第３のｐ＋型シリコン層１０２の側壁の一部に形成された第１のシリコンと金属の化合物層１３３と、第４のシリコンと金属の化合物層１３４と、第１のｎ＋型シリコン層１１７の上部に形成された第２のシリコンと金属の化合物層１３２と、第１のｐ＋型シリコン層の上部に形成された第３のシリコンと金属の化合物層１３１と、が形成される。
図５６を参照して、酸化膜といった層間膜１３５を形成する。
図５７を参照して、第３のシリコンと金属の化合物層１３１上にコンタクト孔１３６を形成する。
図５８を参照して、第２のシリコンと金属の化合物層１３２上にコンタクト孔１３７を、ゲート電極１２５上にコンタクト孔１３８を形成する。
図５９を参照して、第１のシリコンと金属の化合物層１３３が露出するよう、コンタクト孔１３９を形成する。
図６０を参照して、タングステンといった金属を堆積し、コンタクト１４０、１４１、１４２、１４３を形成する。
図６１を参照して、入力端子線１４４、出力端子線１４５、ＶＤＤ電源線１４６、ＶＳＳ電源線１４７が形成される。
この発明に係る半導体装置の他の実施例を示す平面図と断面構造をそれぞれ図６２（ａ）、（ｂ）、（ｃ）に示す。図６２（ａ）は平面図であり、図６２（ｂ）はＸ−Ｘ’断面図、図６２（ｃ）はＹ−Ｙ’断面図である。
この実施例では、
島状シリコン層２０５の上に少なくとも一部に接する第１のゲート絶縁膜２７０と、
第１のゲート絶縁膜２７０に一面が接するゲート電極２２５と、
ゲート電極２２５の他面に接する第２のゲート絶縁膜２７１と、
第２のゲート絶縁膜２７１に接する第２のシリコン層２０３と、
島状シリコン層２０５の上部に配置された第１のｐ＋型シリコン層２２１と、
島状シリコン層２０５の下部に配置された第２のｐ＋型シリコン層２２０と、
第２のシリコン層２０３の上部に配置された第１のｎ＋型シリコン層２１７と、
第２のシリコン層２０３の下部に配置された第２のｎ＋型シリコン層２１８と、
第２のｎ＋型シリコン層２１８と第２のｐ＋型シリコン層２２０の下部に配置された第３のｐ＋型シリコン層２０２と、
第２のｎ＋型シリコン層２１８と第３のｐ＋型シリコン層２０２の側壁の一部に形成された第１のシリコンと金属の化合物層２３３と、第４のシリコンと金属の化合物層２３４と、
第１のｎ＋型シリコン層２１７の上部に形成された第２のシリコンと金属の化合物層２３２と、
第１のｐ＋型シリコン層２２１の上部に形成された第３のシリコンと金属の化合物層２３１と、
が形成される。
ゲート電極２２５に接続するようコンタクト２４２が形成され、コンタクト２４２に接続するよう入力端子線２４４が形成される。
第１のシリコンと金属の化合物層２３３に接続するようコンタクト２４３が形成され、コンタクト２４３に接続するよう出力端子線２４５が形成される。
第２のシリコンと金属の化合物層２３２に接続するようコンタクト２４１が形成され、コンタクト２４１に接続するようＶＳＳ電源線２４７が形成される。
第３のシリコンと金属の化合物層２３１に接続するようコンタクト２４０が形成され、コンタクト２４０に接続するようＶＤＤ電源線２４６が形成される。
この発明に係る半導体装置の更なる別の実施例を図６３から図６６示す。図６３から図６６の各図おいて、平面図と断面構造をそれぞれ（ａ）、（ｂ）、（ｃ）に示す。各図の（ａ）は平面図であり、（ｂ）はＸ−Ｘ’断面図、（ｃ）はＹ−Ｙ’断面図である。
図６３の実施例は、図１に示した実施例の変形例である。図６３（ａ）に示されているように、第２のゲート絶縁膜１２４は、断面形状が円弧形状のｎＭＯＳトランジスタ１４９がゲート電極１２５を取り囲む範囲においてｎＭＯＳトランジスタ１４９とゲート電極１２５との間に配置されており、図６３の実施例は、この点で図１の実施例と異なっている。このように、ゲート絶縁膜は、ｎＭＯＳトランジスタがゲート電極に接しないようにする最小限の範囲のみに配置してもよい。
図６４の実施例も同様に、図１に示した実施例の変形例である。図６４の実施例では、図６４（ａ）に示されているように、ｎＭＯＳトランジスタ１４９の断面形状が矩形であり、また、第２のゲート絶縁膜１２４は、ｎＭＯＳトランジスタ１４９がゲート電極１２５を取り囲む範囲においてｎＭＯＳトランジスタ１４９とゲート電極１２５との間に配置されている。これらの点で図６４の実施例は図１の実施例と異なっている。
図６５の実施例も同様に、図１に示した実施例の変形例である。図６５の実施例では、図６５（ａ）に示されているように、ｐＭＯＳトランジスタ１４８及びゲート電極１２５の断面形状が円形状ではなく方形状に形成されており、また、第２のゲート絶縁膜１２４は、ｎＭＯＳトランジスタ１４９の形状がゲート電極１２５を取り囲む範囲においてｎＭＯＳトランジスタ１４９とゲート電極１２５との間に配置されている。これらの点で図６５の実施例は図１の実施例と異なっている。なお、ｐＭＯＳトランジスタ１４８及びゲート電極１２５の断面形状は、上述の方形状の他、多角形状であってもよい。
図６６の実施例も同様に、図１に示した実施例の変形例である。図６６の実施例では、図６６（ａ）に示されているように、ｎＭＯＳトランジスタ１４９の断面形状が円形状であり、また、第２のゲート絶縁膜１２４は、ｎＭＯＳトランジスタ１４９の形状がゲート電極１２５を取り囲む範囲においてｎＭＯＳトランジスタ１４９とゲート電極１２５との間に配置されている。これらの点で図６６の実施例は図１の実施例と異なっている。
１０１．酸化膜
１０２．第３のｐ＋型シリコン層
１０３．第２のシリコン層、ｐ型もしくはノンドープのシリコン層
１０４．レジスト
１０５．島状シリコン層、ｎ型もしくはノンドープのシリコン層
１０６．酸化膜
１０７．窒化膜
１０８．レジスト
１０９．酸化膜
１１０．窒化膜、窒化膜サイドウォール
１１１．レジスト
１１２．レジスト
１１３．窒化膜
１１４．窒化膜サイドウォール
１１５．窒化膜サイドウォール
１１６．レジスト
１１７．第１のｎ＋型シリコン層
１１８．第２のｎ＋型シリコン層
１１９．レジスト
１２０．第２のｐ＋型シリコン層
１２１．第１のｐ＋型シリコン層
１２２．酸化膜
１２３．レジスト
１２４．第１のゲート絶縁膜、第２のゲート絶縁膜、ｈｉｇｈ−Ｋ膜
１２５．ゲート電極、金属
１２６．窒化膜
１２７．レジスト
１２８．窒化膜、窒化膜サイドウォール
１２９．レジスト
１３０．窒化膜、窒化膜サイドウォール
１３１．第３のシリコンと金属の化合物層
１３２．第２のシリコンと金属の化合物層
１３３．第１のシリコンと金属の化合物層
１３４．第４のシリコンと金属の化合物層
１３５．層間膜
１３６．コンタクト孔
１３７．コンタクト孔
１３８．コンタクト孔
１３９．コンタクト孔
１４０．コンタクト
１４１．コンタクト
１４２．コンタクト
１４３．コンタクト
１４４．入力端子線
１４５．出力端子線
１４６．ＶＤＤ電源線
１４７．ＶＳＳ電源線
１４８．ｐＭＯＳ ＳＧＴ
１４９．ｎＭＯＳトランジスタ
２０２．第３のｐ＋型シリコン層
２０３．第２のシリコン層
２０５．島状シリコン層
２１７．第１のｎ＋型シリコン層
２１８．第２のｎ＋型シリコン層
２２０．第２のｐ＋型シリコン層
２２１．第１のｐ＋型シリコン層
２２５．ゲート電極
２３１．第３のシリコンと金属の化合物層
２３２．第２のシリコンと金属の化合物層
２３３．第１のシリコンと金属の化合物層
２３４．第４のシリコンと金属の化合物層
２４０．コンタクト
２４１．コンタクト
２４２．コンタクト
２４３．コンタクト
２４４．入力端子線
２４５．出力端子線
２４６．ＶＤＤ電源線
２４７．ＶＳＳ電源線
２７０．第１のゲート絶縁膜
２７１．第２のゲート絶縁膜

Claims (25)

  1. インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
    前記第１のトランジスタは、
    島状半導体層と、
    島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
    前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
    前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
    前記第２のトランジスタは、
    前記ゲート電極と、
    前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
    前記第２の半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
    前記第２の半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されることを特徴とする半導体装置。
  2. 前記第２の半導体層は、円弧柱状の半導体層である請求項１に記載の半導体装置。
  3. 前記第２の半導体層は、矩形柱状の半導体層である請求項１に記載の半導体装置。
  4. 前記島状半導体層は、角柱形状である請求項１に記載の半導体装置。
  5. 前記第２の半導体層は、円柱状の半導体層である請求項１に記載の半導体装置。
  6. さらに、
    前記第２の第１導電型高濃度半導体層と前記第２の第２導電型高濃度半導体層の下部に配置された第３の第１導電型高濃度半導体層と、
    前記第２の第２導電型高濃度半導体層と前記第３の第１導電型高濃度半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、
    前記第１の第１導電型高濃度半導体層の上部に形成された第２の半導体と金属の化合物層と、
    前記第１の第２導電型高濃度半導体層の上部に形成された第３の半導体と金属の化合物層とを備えたことを特徴とする請求項１に記載の半導体装置。
  7. インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
    前記第１のトランジスタは、
    島状半導体層と、
    島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
    前記島状半導体層の上部に配置された第１のｐ＋半導体層と、
    前記島状半導体層の下部に配置された第２のｐ＋半導体層とから構成されており、
    前記第２のトランジスタは、
    前記ゲート電極と、
    前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
    前記第２の半導体層の上部に配置された第１のｎ＋半導体層と、
    前記第２の半導体層の下部に配置された第２のｎ＋半導体層とから構成されていることを特徴とする半導体装置。
  8. さらに、
    前記第２のｎ＋型半導体層と前記第２のｐ＋型半導体層の下部に配置された第３のｐ＋型半導体層と、
    前記第２のｎ＋型半導体層と前記第３のｐ＋型半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、
    前記第１のｎ＋型半導体層の上部に形成された第２の半導体と金属の化合物層と、
    前記第１のｐ＋型半導体層の上部に形成された第３の半導体と金属の化合物層とを備えたことを特徴とする請求項７に記載の半導体装置。
  9. 前記第２の半導体層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎとし、前記島状半導体層の外周長をＷｐとしたとき、
    Ｗｐ≒２Ｗｎであることを特徴とする請求項７又は８のうちいずれか一項に記載の半導体装置。
  10. 前記第２の半導体層のチャネル長をＬｎとし、前記島状半導体層のチャネル長をＬｐとしたとき、
    Ｌｎ≒Ｌｐであることを特徴とする請求項７又は８のうちいずれか一項に記載の半導体装置。
  11. 第１のゲート絶縁膜は、
    島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
    前記島状半導体層の上部に配置された第１のｐ＋型半導体層と、
    前記島状半導体層の下部に配置された第２のｐ＋型半導体層と、
    で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
    第２のゲート絶縁膜は、
    前記ゲート電極と、
    前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
    前記第２の半導体層の上部に配置された第１のｎ＋型半導体層と、
    前記第２の半導体層の下部に配置された第２のｎ＋型半導体層と、
    で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
    前記ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする請求項７乃至１０のうちいずれか一項に記載の半導体装置。
  12. 前記半導体と金属の化合物層は、シリコンと金属の化合物層である請求項８に記載の半導体装置。
  13. 前記島状半導体層は島状シリコン層であり、
    前記第２の半導体層は第２のシリコン層であり、
    前記ｎ＋型半導体層は、ｎ＋型シリコン層であり、
    前記ｐ＋型半導体層は、ｐ＋型シリコン層であることを特徴とする請求項７乃至１２のうちいずれか一項に記載の半導体装置。
  14. 前記島状シリコン層は、ｎ型もしくはノンドープの島状シリコン層であり、
    前記第２のシリコン層は、ｐ型もしくはノンドープのシリコン層であることを特徴とする請求項１３に記載の半導体装置。
  15. 前記ゲート電極は、チタン、窒化チタン、タンタル、窒化タンタル、タングステンのいずれか一つの物質を少なくとも含むことを特徴とする請求項１１に記載の半導体装置。
  16. 前記第１のゲート絶縁膜は、シリコン酸窒化膜、シリコン窒化膜、酸化ハフニウム、酸窒化ハフニウム、酸化ランタンのいずれか一つの物質を少なくとも含むことを特徴とする請求項１１に記載の半導体装置。
  17. 前記第２のゲート絶縁膜は、シリコン酸窒化膜、シリコン窒化膜、酸化ハフニウム、酸窒化ハフニウム、酸化ランタンのいずれか一つの物質を少なくとも含むことを特徴とする請求項１１に記載の半導体装置。
  18. 前記島状半導体層は島状シリコン層であり、
    前記第２の半導体層は第２のシリコン層であり、
    前記ｎ＋型半導体層は、ｎ＋型シリコン層であり、
    前記ｐ＋型半導体層は、ｐ＋型シリコン層であることを特徴とし、
    前記島状シリコン層は、ｎ型もしくはノンドープの島状シリコン層であり、
    前記第２のシリコン層は、ｐ型もしくはノンドープのシリコン層であることを特徴とし、
    酸化膜上に形成されたｐ型もしくはノンドープのシリコン層の状態に、ボロンを注入し、平面状の状態に第３のｐ＋型シリコン層を形成することを含む請求項８に記載の半導体装置の製造方法。
  19. 酸化膜上に形成されたｐ型もしくはノンドープのシリコン層の状態に、ボロンを注入し、第３のｐ＋型シリコン層が形成された状態に、
    ｎ型のシリコン層を形成するためのレジストを形成し、リンを注入し、ｎ型のシリコン層を形成し、レジストを剥離し、熱処理を行い、円柱状のｎ型のシリコン層の状態にすることを含む請求項１８記載の半導体装置の製造方法。
  20. 酸化膜上に形成されたシリコン層の状態に、
    酸化膜を堆積し窒化膜を堆積し、島状シリコン層形成のためのレジストを形成し、窒化膜酸化膜をエッチングし、窒化膜と酸化膜を島状の状態にし、レジストを剥離し、酸化膜を堆積し酸化膜をエッチングし酸化膜サイドウォールを形成し、窒化膜を堆積し窒化膜をエッチングし窒化膜サイドウォールを形成し、第２のシリコン層を形成のためのレジストを形成し、窒化膜サイドウォールをエッチングし、第２のシリコン層を形成するための窒化膜ハードマスクを形成し、酸化膜をエッチングし、第２のｐ＋半導体層と第２のｎ＋半導体層と第３のｐ＋型半導体層が形成される領域を形成するためのハードマスクが形成された状態にし、
    レジストを剥離する工程を含む請求項１８又は１９のうちいずれか一項に記載の半導体装置の製造方法。
  21. 請求項２０の工程の後の状態に、出力端子のためのレジストを形成し、島状の窒化膜と窒化膜サイドウォールとエッチングされた酸化膜と、レジストを用いてシリコンをエッチングし、出力端子部が形成された状態にし、レジストを剥離し、酸化膜をエッチングし、島状の窒化膜と窒化膜サイドウォールの状態にし、シリコンをエッチングし、島状シリコン層、第２のシリコン層を形成する工程を含む請求項２０に記載の半導体装置の製造方法。
  22. 請求項２１の工程の後の状態に、窒化膜、酸化膜を剥離し、窒化膜を堆積し窒化膜をエッチングし、島状シリコン層と第２のシリコン層の側壁に後のイオン注入時にチャネルを保護するための窒化膜サイドウォールを形成し、ｎ＋型シリコン層形成のためのレジストを形成し、砒素を注入し、第１のｎ＋型シリコン層と、第２のｎ＋型シリコン層と、を形成し、レジスト剥離し、ｐ＋型シリコン層形成のためのレジストを形成し、ボロンを注入し、第１のｐ＋型シリコン層と、第２のｐ＋型シリコン層と、を形成し、レジストを剥離し、熱処理を行う工程を含む請求項２１に記載の半導体装置の製造方法。
  23. 請求項２２の工程の後の状態に、酸化膜を堆積し、平坦化し、エッチバックを行い、第１のｎ＋型シリコン層と第１のｐ＋型シリコン層を露出し、ゲート部を形成するためのレジストを形成し、ゲート部の酸化膜をエッチングし、レジストを剥離し、窒化膜サイドウォールをエッチングし、第１のゲート絶縁膜であり第２のゲート絶縁膜であるｈｉｇｈ−Ｋ膜を堆積し、金属を堆積し、島状シリコン層と第２のシリコン層の側壁にｈｉｇｈ−Ｋ膜と金属とが成膜した状態とし、窒化膜を堆積し、ゲートパットのためのレジストを形成し、窒化膜１２６をエッチングし、ゲートパットとなる部分に窒化膜が残存する状態にし、レジストを剥離し、金属をエッチングし、島状シリコン層と第２のシリコン層の側壁に金属が残存し、ゲートパッドとなる部分に金属が残存した状態とし、ゲート電極を形成する工程を含む請求項２２に記載の半導体装置の製造方法。
  24. 請求項２３の工程の後の状態に、窒化膜を堆積し、窒化膜をエッチングし、窒化膜サイドウォールを形成し、ｈｉｇｈ−Ｋ膜を露出した状態とし、露出しているｈｉｇｈ−Ｋ膜をエッチングし、酸化膜をエッチングするためのレジストを形成し、酸化膜をドライエッチングし、レジストを剥離し、第２のシリコン層の側壁の窒化膜サイドウォールを露出した状態とし、酸化膜をウエットエッチングし、ゲート電極側壁のｈｉｇｈ−Ｋ膜を露出した状態とし、窒化膜を堆積し、窒化膜をエッチングし、窒化膜サイドウォールを形成し、第２のシリコン層の側壁の窒化膜サイドウォールとゲート電極側壁のｈｉｇｈ−Ｋ膜の側壁に窒化膜サイドウォールが形成された状態とし、酸化膜をドライエッチングし、酸化膜をウエットエッチングし、第２のｎ＋半導体層と第３のｐ＋型半導体層の側壁の窒化膜を露出した状態とし、露出した窒化膜をエッチングし、窒化膜の一部をエッチングし、第２のｎ＋型シリコン層及び第３のｐ＋型シリコン層の側壁の一部を露出した状態とし、ニッケル又はコバルトを堆積し、熱処理を行い、未反応の金属膜を除去することにより、第２のｎ＋型シリコン層と第３のｐ＋型シリコン層の側壁の一部に形成された第１のシリコンと金属の化合物層と、第４のシリコンと金属の化合物層と、第１のｎ＋型シリコン層の上部に形成された第２のシリコンと金属の化合物層と、第１のｐ＋型シリコン層の上部に形成された第３のシリコンと金属の化合物層と、が形成される工程を含む請求項２３に記載の半導体装置の製造方法。
  25. 請求項２４の工程の後の状態に、層間膜として酸化膜を形成し、第３のシリコンと金属の化合物層上にコンタクト孔を形成し、第２のシリコンと金属の化合物層上にコンタクト孔を、ゲート電極上にコンタクト孔を形成し、第１のシリコンと金属の化合物層が露出するよう、コンタクト孔を形成し、タングステンを堆積し、コンタクトを形成し、入力端子線、出力端子線、ＶＤＤ電源線、ＶＳＳ電源線が形成される工程を含む請求項２４に記載の半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012243976A (ja) * 2011-05-20 2012-12-10 Elpida Memory Inc 半導体装置及びその製造方法
TWI567950B (zh) * 2015-01-08 2017-01-21 群創光電股份有限公司 顯示面板
JP6086934B2 (ja) 2015-01-14 2017-03-01 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US10693056B2 (en) 2017-12-28 2020-06-23 Spin Memory, Inc. Three-dimensional (3D) magnetic memory device comprising a magnetic tunnel junction (MTJ) having a metallic buffer layer
US10803916B2 (en) 2017-12-29 2020-10-13 Spin Memory, Inc. Methods and systems for writing to magnetic memory devices utilizing alternating current
US10347308B1 (en) 2017-12-29 2019-07-09 Spin Memory, Inc. Systems and methods utilizing parallel configurations of magnetic memory devices
US10770510B2 (en) 2018-01-08 2020-09-08 Spin Memory, Inc. Dual threshold voltage devices having a first transistor and a second transistor
US10319424B1 (en) 2018-01-08 2019-06-11 Spin Memory, Inc. Adjustable current selectors
US10192789B1 (en) * 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices
JP7042135B2 (ja) * 2018-03-29 2022-03-25 ローム株式会社 半導体装置、半導体装置の製造方法および半導体パッケージ
US10878870B2 (en) 2018-09-28 2020-12-29 Spin Memory, Inc. Defect propagation structure and mechanism for magnetic memory
US10692556B2 (en) 2018-09-28 2020-06-23 Spin Memory, Inc. Defect injection structure and mechanism for magnetic memory
WO2023079398A1 (ja) * 2021-11-05 2023-05-11 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
CN114792715A (zh) * 2022-04-08 2022-07-26 武汉华星光电技术有限公司 显示面板

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2052853A (en) 1979-06-29 1981-01-28 Ibm Vertical fet on an insulating substrate
JPS6070757A (ja) * 1983-09-28 1985-04-22 Hitachi Ltd 半導体集積回路
JPS60128654A (ja) * 1983-12-16 1985-07-09 Hitachi Ltd 半導体集積回路
JPS6245058A (ja) * 1985-08-22 1987-02-27 Nec Corp 半導体装置およびその製造方法
US4890144A (en) 1987-09-14 1989-12-26 Motorola, Inc. Integrated circuit trench cell
JPH0266969A (ja) * 1988-08-31 1990-03-07 Nec Corp 半導体集積回路装置
JP2703970B2 (ja) * 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JPH03225873A (ja) * 1990-01-30 1991-10-04 Mitsubishi Electric Corp 半導体装置
US5244824A (en) * 1990-09-05 1993-09-14 Motorola, Inc. Trench capacitor and transistor structure and method for making the same
KR960001611B1 (ko) * 1991-03-06 1996-02-02 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
US5466961A (en) * 1991-04-23 1995-11-14 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US5427962A (en) * 1991-11-15 1995-06-27 Casio Computer Co., Ltd. Method of making a thin film transistor
JPH05291518A (ja) 1992-04-09 1993-11-05 Toshiba Corp 半導体装置及びその製造方法
EP0575280A3 (en) * 1992-06-18 1995-10-04 Ibm Cmos transistor with two-layer inverse-t tungsten gate structure
JP2748072B2 (ja) * 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP3403231B2 (ja) * 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
US5550084A (en) * 1994-01-19 1996-08-27 Advanced Micro Devices, Inc. Integrated circuit fabrication using a metal silicide having a sputterdeposited metal nitride layer
JPH0851203A (ja) 1994-08-08 1996-02-20 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100193102B1 (ko) * 1994-08-25 1999-06-15 무명씨 반도체 장치 및 그 제조방법
US5581101A (en) 1995-01-03 1996-12-03 International Business Machines Corporation FET and/or bipolar devices formed in thin vertical silicon on insulator (SOI) structures
JPH098290A (ja) * 1995-06-20 1997-01-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5773329A (en) * 1996-07-24 1998-06-30 International Business Machines Corporation Polysilicon grown by pulsed rapid thermal annealing
US6297531B2 (en) * 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
US6235568B1 (en) * 1999-01-22 2001-05-22 Intel Corporation Semiconductor device having deposited silicon regions and a method of fabrication
DE60001601T2 (de) * 1999-06-18 2003-12-18 Lucent Technologies Inc Fertigungsverfahren zur Herstellung eines CMOS integrieten Schaltkreises mit vertikalen Transistoren
US6472708B1 (en) 2000-08-31 2002-10-29 General Semiconductor, Inc. Trench MOSFET with structure having low gate charge
JP4811895B2 (ja) * 2001-05-02 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6461900B1 (en) * 2001-10-18 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form a self-aligned CMOS inverter using vertical device integration
US6867084B1 (en) * 2002-10-03 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure and method of forming the gate dielectric with mini-spacer
JP2004319808A (ja) * 2003-04-17 2004-11-11 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
JP2005064031A (ja) * 2003-08-12 2005-03-10 Fujio Masuoka 半導体装置
US8097924B2 (en) 2003-10-31 2012-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-shallow junction MOSFET having a high-k gate dielectric and in-situ doped selective epitaxy source/drain extensions and a method of making same
US7309900B2 (en) * 2004-03-23 2007-12-18 Advanced Lcd Technologies Development Center Co., Ltd. Thin-film transistor formed on insulating substrate
JP5149617B2 (ja) * 2004-04-01 2013-02-20 エーアールエム リミテッド 改良されたレイアウトのｓｒａｍメモリセル
JP2005310921A (ja) 2004-04-19 2005-11-04 Okayama Prefecture Ｍｏｓ型半導体装置及びその製造方法
US20060261406A1 (en) * 2005-05-18 2006-11-23 Yijian Chen Vertical integrated-gate CMOS device and its fabrication process
JP2007250652A (ja) * 2006-03-14 2007-09-27 Sharp Corp 半導体装置
JP2008066562A (ja) 2006-09-08 2008-03-21 Toshiba Corp 半導体装置およびその製造方法
JP5005302B2 (ja) * 2006-09-19 2012-08-22 株式会社ジャパンディスプレイイースト 表示装置の製造方法
JP5114968B2 (ja) 2007-02-20 2013-01-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5130596B2 (ja) * 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
JP5122212B2 (ja) 2007-08-02 2013-01-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5204121B2 (ja) * 2007-10-29 2013-06-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体構造及び当該半導体構造の製造方法
JP5503971B2 (ja) 2007-11-07 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置
US20090146194A1 (en) * 2007-12-05 2009-06-11 Ecole Polytechnique Federale De Lausanne (Epfl) Semiconductor device and method of manufacturing a semiconductor device
JP2009141110A (ja) * 2007-12-06 2009-06-25 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP5121475B2 (ja) * 2008-01-28 2013-01-16 株式会社東芝 半導体記憶装置
WO2009095997A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
WO2009096002A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法
US8053842B2 (en) * 2008-01-29 2011-11-08 Unisantis Electronics (Japan) Ltd. Semiconductor storage device
US8212298B2 (en) * 2008-01-29 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device and methods of producing it
SG165252A1 (en) 2009-03-25 2010-10-28 Unisantis Electronics Jp Ltd Semiconductor device and production method therefor
JP4487221B1 (ja) * 2009-04-17 2010-06-23 日本ユニサンティスエレクトロニクス株式会社 半導体装置
JP5032532B2 (ja) 2009-06-05 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP5006379B2 (ja) * 2009-09-16 2012-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置

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