JPH05259289A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05259289A JPH05259289A JP4054970A JP5497092A JPH05259289A JP H05259289 A JPH05259289 A JP H05259289A JP 4054970 A JP4054970 A JP 4054970A JP 5497092 A JP5497092 A JP 5497092A JP H05259289 A JPH05259289 A JP H05259289A
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Abstract
(57)【要約】
【目的】本発明は、MOSトランジスタを有する半導体
装置に関し、電源電圧の変化にも対応でき、設計・プロ
セスの作業を軽減することを目的とする。 【構成】入力端子又は出力端子に、印加電圧が異なるワ
イヤボンディングパッド2,3,5,6,7,8 が複数並列に接続
され、前記入力端子側の前記ワイヤボンディングパッド
2,3,5 の各々の少なくとも一部と内部回路1との間には
降圧能力の異なる降圧回路9,10が形成されるとともに、
前記出力端子側の前記ワイヤボンディングパッド6,7,8
の各々の少なくとも一部と内部回路1との間には昇圧能
力の異なる昇圧回路11,12 が設けられていることを含み
構成する。
装置に関し、電源電圧の変化にも対応でき、設計・プロ
セスの作業を軽減することを目的とする。 【構成】入力端子又は出力端子に、印加電圧が異なるワ
イヤボンディングパッド2,3,5,6,7,8 が複数並列に接続
され、前記入力端子側の前記ワイヤボンディングパッド
2,3,5 の各々の少なくとも一部と内部回路1との間には
降圧能力の異なる降圧回路9,10が形成されるとともに、
前記出力端子側の前記ワイヤボンディングパッド6,7,8
の各々の少なくとも一部と内部回路1との間には昇圧能
力の異なる昇圧回路11,12 が設けられていることを含み
構成する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、MOSトランジスタを有する半導体装置に
関する。
り詳しくは、MOSトランジスタを有する半導体装置に
関する。
【0002】
【従来の技術】半導体装置は、市場からの大容量・高速
化・低消費電力等が要求されている。テクノロジードラ
イバーとなっているDRAMを例にとると、16Mbit
から64Mbit という大容量へ開発が進行中である。こ
の64Mbit における技術動向は、電源電圧が3.3V
になるという見方が一般的であり、この電源電圧3.3
Vは5Vと比較して高速化・低消費電力化等に有利であ
る。
化・低消費電力等が要求されている。テクノロジードラ
イバーとなっているDRAMを例にとると、16Mbit
から64Mbit という大容量へ開発が進行中である。こ
の64Mbit における技術動向は、電源電圧が3.3V
になるという見方が一般的であり、この電源電圧3.3
Vは5Vと比較して高速化・低消費電力化等に有利であ
る。
【0003】ところが、電源電圧の切換えの時期は明確
でないのが現状で、開発側としてはその流れに注意を払
わなければならない。これは5Vから3.3Vへの変化
というだけではなく、今後もその大きさを変えることは
起こりうることである。
でないのが現状で、開発側としてはその流れに注意を払
わなければならない。これは5Vから3.3Vへの変化
というだけではなく、今後もその大きさを変えることは
起こりうることである。
【0004】例えばDRAMにおいては転送トランジス
タに電源電圧が印加されるために、その電圧に耐えられ
るゲート絶縁膜の厚さが必要となる。つまり、電源電圧
が大きくなるほどゲート絶縁膜を厚くしなければならな
い。
タに電源電圧が印加されるために、その電圧に耐えられ
るゲート絶縁膜の厚さが必要となる。つまり、電源電圧
が大きくなるほどゲート絶縁膜を厚くしなければならな
い。
【0005】また、トランジスタにかかる電圧が違って
くると、それに合わせてトランジスタのディメンジョン
ひいては設計ルールを決定する必要があり、これは当然
チップサイズにも影響がでてくる。
くると、それに合わせてトランジスタのディメンジョン
ひいては設計ルールを決定する必要があり、これは当然
チップサイズにも影響がでてくる。
【0006】
【発明が解決しようとする課題】しかし、開発時に5V
と3.3Vの両電源に対応させるためには、例えば図6
(a) (b) に示すような2通りのデバイスD1,D2 の開発
を並行に進めなければならない、といった膨大に手間の
かかる設計作業・プロセス作業を強いられるといった問
題が生じる。
と3.3Vの両電源に対応させるためには、例えば図6
(a) (b) に示すような2通りのデバイスD1,D2 の開発
を並行に進めなければならない、といった膨大に手間の
かかる設計作業・プロセス作業を強いられるといった問
題が生じる。
【0007】本発明はこのような問題に鑑みてなされた
ものであって、電源電圧の変化にも対応でき、しかも、
設計・プロセスの作業を軽減できる半導体装置を提供す
ることを目的とする。
ものであって、電源電圧の変化にも対応でき、しかも、
設計・プロセスの作業を軽減できる半導体装置を提供す
ることを目的とする。
【0008】
【課題を解決するための手段】上記した課題は、図1に
例示するように、入力端子又は出力端子に、印加電圧が
異なるワイヤボンディングパッド2,3,5,6,7,8 が複数並
列に接続され、前記入力端子側の前記ワイヤボンディン
グパッド2,3,5 の各々の少なくとも一部と内部回路1と
の間には降圧能力の異なる降圧回路9,10が形成されると
ともに、前記出力端子側の前記ワイヤボンディングパッ
ド6,7,8 の各々の少なくとも一部と内部回路1との間に
は昇圧能力の異なる昇圧回路11,12 が設けられているこ
とを特徴とする半導体装置によって達成する。
例示するように、入力端子又は出力端子に、印加電圧が
異なるワイヤボンディングパッド2,3,5,6,7,8 が複数並
列に接続され、前記入力端子側の前記ワイヤボンディン
グパッド2,3,5 の各々の少なくとも一部と内部回路1と
の間には降圧能力の異なる降圧回路9,10が形成されると
ともに、前記出力端子側の前記ワイヤボンディングパッ
ド6,7,8 の各々の少なくとも一部と内部回路1との間に
は昇圧能力の異なる昇圧回路11,12 が設けられているこ
とを特徴とする半導体装置によって達成する。
【0009】または、図4,5に例示するように、前記
降圧回路9,10又は前記昇圧回路11,12 がMOSトランジ
スタにより形成されるとともに、該MOSトランジスタ
のゲート絶縁膜は、前記内部回路1におけるMOSトラ
ンジスタのゲート絶縁膜よりも厚く形成されていること
を特徴とする半導体装置により達成する。
降圧回路9,10又は前記昇圧回路11,12 がMOSトランジ
スタにより形成されるとともに、該MOSトランジスタ
のゲート絶縁膜は、前記内部回路1におけるMOSトラ
ンジスタのゲート絶縁膜よりも厚く形成されていること
を特徴とする半導体装置により達成する。
【0010】
【作 用】本発明によれば、印加電圧の異なる入力パッ
ド2,3,5 と出力パッド6,7,8 を複数並列に形成するとと
もに、少なくとも一部の入力バッド3,5 と内部回路1の
間に降圧回路9,10を設けまた、少なくとも一部の出力パ
ッド3,5 と内部回路6,7,8の間に昇圧回路11,12 を形成
するようにしている。
ド2,3,5 と出力パッド6,7,8 を複数並列に形成するとと
もに、少なくとも一部の入力バッド3,5 と内部回路1の
間に降圧回路9,10を設けまた、少なくとも一部の出力パ
ッド3,5 と内部回路6,7,8の間に昇圧回路11,12 を形成
するようにしている。
【0011】このため、外部の電源電圧に応じた入力パ
ッド2,3,5 、出力パッド6,7,8 を選択してワイヤボンデ
ィングを行えば、電源電圧の変化にも対応でき、しか
も、設計・プロセスの作業も軽減される。
ッド2,3,5 、出力パッド6,7,8 を選択してワイヤボンデ
ィングを行えば、電源電圧の変化にも対応でき、しか
も、設計・プロセスの作業も軽減される。
【0012】例えば、図1に示すように、仮に、内部回
路1のトランジスタが1.5Vで動作し、しかも使用電源
電圧のバリエーションが5V、3.3V、1.5Vとなっ
ている場合、5V入出力電源電圧用パッド5, 8には1.
5Vまで降圧及び昇圧できる回路10, 12を形成し、3V
入出力電源電圧用パッド3,7にも1.5Vまで降圧及び
昇圧できる回路11, 12が設けられている。
路1のトランジスタが1.5Vで動作し、しかも使用電源
電圧のバリエーションが5V、3.3V、1.5Vとなっ
ている場合、5V入出力電源電圧用パッド5, 8には1.
5Vまで降圧及び昇圧できる回路10, 12を形成し、3V
入出力電源電圧用パッド3,7にも1.5Vまで降圧及び
昇圧できる回路11, 12が設けられている。
【0013】なお、1.5V入出力電源電圧用パッド2,
6には、降圧及び昇圧回路は設けられていない。内部ト
ランジスタが1.5Vで動作するからである。この構成
によれば、5Vと3V電源で用いる降圧、昇圧回路9〜
12において、各々の電源電圧がかかるMOSトランジス
タのゲート絶縁膜の膜厚は5Vの電源電圧に耐え得るよ
うな膜厚に設定する。
6には、降圧及び昇圧回路は設けられていない。内部ト
ランジスタが1.5Vで動作するからである。この構成
によれば、5Vと3V電源で用いる降圧、昇圧回路9〜
12において、各々の電源電圧がかかるMOSトランジス
タのゲート絶縁膜の膜厚は5Vの電源電圧に耐え得るよ
うな膜厚に設定する。
【0014】このように、半導体装置を作成しておけ
ば、ボンディングオプションにて3種の電源電圧のどれ
にでも対応が可能になる。しかも、使用する電源電圧の
選択肢が2種以上存在する場合、プロセス設計と回路設
計は一番低い電源電圧の使用のみを考えて設計すればよ
く、開発のスループットが向上する。
ば、ボンディングオプションにて3種の電源電圧のどれ
にでも対応が可能になる。しかも、使用する電源電圧の
選択肢が2種以上存在する場合、プロセス設計と回路設
計は一番低い電源電圧の使用のみを考えて設計すればよ
く、開発のスループットが向上する。
【0015】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図1〜5は、本発明の一実施例を示す回
路構成図である。
いて説明する。図1〜5は、本発明の一実施例を示す回
路構成図である。
【0016】図1において符号1は、例えばDRAMを
構成するメイン内部回路で、このメイン内部回路1は、
電圧1.5Vに対応させた構造の素子を有し、例えばDR
AMセルの転送トランジスタのゲート絶縁膜が閾値電圧
1.5Vで動作するような膜厚となっている。そして、メ
イン内部回路1の入力側にある電源配線端や各信号配線
端には、それぞれ1.5V用パッド2と、3.3V用パッ
ド3と、5V用パッド5が分岐して接続され、これらの
パッド2,3,5を介して外部から電源、信号を入力す
るように構成されている。
構成するメイン内部回路で、このメイン内部回路1は、
電圧1.5Vに対応させた構造の素子を有し、例えばDR
AMセルの転送トランジスタのゲート絶縁膜が閾値電圧
1.5Vで動作するような膜厚となっている。そして、メ
イン内部回路1の入力側にある電源配線端や各信号配線
端には、それぞれ1.5V用パッド2と、3.3V用パッ
ド3と、5V用パッド5が分岐して接続され、これらの
パッド2,3,5を介して外部から電源、信号を入力す
るように構成されている。
【0017】一方、メイン内部回路1の出力側の各信号
配線端には、それぞれ1.5V用パッド6と、3.3V用
パッド7と、5 V用パッド8が分岐して接続され、これ
らのパッド6〜8を介して信号を外部に出力するように
構成されている。
配線端には、それぞれ1.5V用パッド6と、3.3V用
パッド7と、5 V用パッド8が分岐して接続され、これ
らのパッド6〜8を介して信号を外部に出力するように
構成されている。
【0018】なお、図においては、1組のパッド2,
3,5を代表して描いているのであって、各配線端にも
同様なパッドが形成される。また、上記した入力側の
3.3V用パッド3とメイン内部回路1の間には3.3
V用内部降圧回路9が形成され、また、5V用パッド5
とメイン内部回路1の間には5V用内部降圧回路10が
設けられている。一方、出力側の3.3V用パッド7と
メイン内部回路1との間には3.3V用内部昇圧回路1
1が形成され、また、5V用パッド8とメイン内部回路
1の間には5V用内部昇圧回路12が設けられている。
3,5を代表して描いているのであって、各配線端にも
同様なパッドが形成される。また、上記した入力側の
3.3V用パッド3とメイン内部回路1の間には3.3
V用内部降圧回路9が形成され、また、5V用パッド5
とメイン内部回路1の間には5V用内部降圧回路10が
設けられている。一方、出力側の3.3V用パッド7と
メイン内部回路1との間には3.3V用内部昇圧回路1
1が形成され、また、5V用パッド8とメイン内部回路
1の間には5V用内部昇圧回路12が設けられている。
【0019】次に、上記した降圧回路の一例を図2に基
づいて説明する。図2(a) において、3.3V用内部降
圧回路9は、例えば閾値電圧1.8VのNMOSトランジ
スタのドレインとゲートを短絡した素子9aからなり、
この素子9aにより電圧を1.8V低下させて、1.5Vの
電源或いは信号をメイン内部回路1に入力させるもので
ある。
づいて説明する。図2(a) において、3.3V用内部降
圧回路9は、例えば閾値電圧1.8VのNMOSトランジ
スタのドレインとゲートを短絡した素子9aからなり、
この素子9aにより電圧を1.8V低下させて、1.5Vの
電源或いは信号をメイン内部回路1に入力させるもので
ある。
【0020】また、5V用内部降圧回路10は、例えば
閾値電圧1.75VのNMOSトランジスタのドレインと
ゲートを短絡した素子10a,10bを2個直列に接続
し、各素子10a,10bにより電圧を1 . 75Vずつ
低下させ、これらにより1.5Vの電源或いは信号をメイ
ン内部回路1に入力するものである。
閾値電圧1.75VのNMOSトランジスタのドレインと
ゲートを短絡した素子10a,10bを2個直列に接続
し、各素子10a,10bにより電圧を1 . 75Vずつ
低下させ、これらにより1.5Vの電源或いは信号をメイ
ン内部回路1に入力するものである。
【0021】ところで、降圧回路9,10をシリコン基
板に形成した場合の平面は例えば図2(b) に示すように
なり、シリコン基板20では表面が絶縁膜21に囲まれ
た複数の活性領域X1,X2,X3にはゲート電極g1,g2,g3が形
成され、それらの両側にはソース層s1,s2,s3、ドレイン
層d1,d2,d3が形成され、これらによりMOSトランジス
タT1,T2,T3が構成される。
板に形成した場合の平面は例えば図2(b) に示すように
なり、シリコン基板20では表面が絶縁膜21に囲まれ
た複数の活性領域X1,X2,X3にはゲート電極g1,g2,g3が形
成され、それらの両側にはソース層s1,s2,s3、ドレイン
層d1,d2,d3が形成され、これらによりMOSトランジス
タT1,T2,T3が構成される。
【0022】そして、ゲート電極g1,g2,g3とこれに隣接
する各ソース層s1,s2,s3は、MOSトランジスタを覆う
層間絶縁膜(不図示)に形成されたコンタクトホールCH
1 〜CH9 を通して配線L11,L12,L21 により短絡され、こ
れにより素子9a,10a,10bが構成される。
する各ソース層s1,s2,s3は、MOSトランジスタを覆う
層間絶縁膜(不図示)に形成されたコンタクトホールCH
1 〜CH9 を通して配線L11,L12,L21 により短絡され、こ
れにより素子9a,10a,10bが構成される。
【0023】また、5V用内部降圧回路10では、配線
L12 を介して2個の素子10a,10bが接続され、し
かも、配線L10,L11 を介してメイン内部回路1と5V用
パッド5に接続されている。さらに、3.3V用内部降
圧回路9を構成する素子9aは、配線L20,L21 により
3.3V用パッド3とメイン内部回路1に接続されてい
る。
L12 を介して2個の素子10a,10bが接続され、し
かも、配線L10,L11 を介してメイン内部回路1と5V用
パッド5に接続されている。さらに、3.3V用内部降
圧回路9を構成する素子9aは、配線L20,L21 により
3.3V用パッド3とメイン内部回路1に接続されてい
る。
【0024】なお、1.5V用パッド2とメイン内部回路
1の間には降圧回路は存在せず、1.5V用パッド2とメ
イン内部回路1は配線L0により直に接続されている。次
に、降圧回路11,12の一例を図3に基づいて説明す
る。
1の間には降圧回路は存在せず、1.5V用パッド2とメ
イン内部回路1は配線L0により直に接続されている。次
に、降圧回路11,12の一例を図3に基づいて説明す
る。
【0025】昇圧回路は、図3(a) に例示するように、
デプレッション型の負荷NMOSトランジスタt11,t
12(t13,t14)のゲートとソースとを短絡し、そのソース
にエンハンスメント型の駆動NMOSトランジスタt21,
t22(t23,t24)のドレインを接続してなるバッファ31a,31
b(32a,32b)を2段接続して構成されている。この場合、
駆動NMOSトランジスタt21,t22(t23,t24)のゲートを
入力端、そのドレインを出力端とする。
デプレッション型の負荷NMOSトランジスタt11,t
12(t13,t14)のゲートとソースとを短絡し、そのソース
にエンハンスメント型の駆動NMOSトランジスタt21,
t22(t23,t24)のドレインを接続してなるバッファ31a,31
b(32a,32b)を2段接続して構成されている。この場合、
駆動NMOSトランジスタt21,t22(t23,t24)のゲートを
入力端、そのドレインを出力端とする。
【0026】そして、負荷NMOSトランジスタt11,t
12(t13,t14)のソースには入力側に接続される電源電圧
(3.3V或いは5V)が印加され、また、駆動NMO
Sトランジスタt21,t22(t23,t24)のソースにはそれより
も低い接地電圧が印加される。
12(t13,t14)のソースには入力側に接続される電源電圧
(3.3V或いは5V)が印加され、また、駆動NMO
Sトランジスタt21,t22(t23,t24)のソースにはそれより
も低い接地電圧が印加される。
【0027】上記した3.3V用内部昇圧回路11にお
いては、前段のバッファ31a の駆動NMOSトランジス
タt21 の閾値電圧が1.5Vであって、その入力端がメイ
ン内部回路1に接続され、また、後段バッファ31b の駆
動NMOSトランジスタt22の閾値電圧が3Vであっ
て、その出力端は3.3V用パッド7に接続される。
いては、前段のバッファ31a の駆動NMOSトランジス
タt21 の閾値電圧が1.5Vであって、その入力端がメイ
ン内部回路1に接続され、また、後段バッファ31b の駆
動NMOSトランジスタt22の閾値電圧が3Vであっ
て、その出力端は3.3V用パッド7に接続される。
【0028】これによれば、前段のバッファ31a に電圧
1.5Vが入力すると、後段のバッファ31b のNMOSト
ランジスタt22 がOFFしてその出力の高レベル電圧は
3.3Vとなり、3.3V用出力パッド7に出力される
ことになる。
1.5Vが入力すると、後段のバッファ31b のNMOSト
ランジスタt22 がOFFしてその出力の高レベル電圧は
3.3Vとなり、3.3V用出力パッド7に出力される
ことになる。
【0029】他方、5V用内部昇圧回路12は、3.3
V用内部昇圧回路11と同様にバッファ32a, 32bを2段
接続して構成されるもので、各バッファ32a, 32bの負荷
NMOSトランジスタt13, t14のドレインに5Vの電圧
を印加して、後段バッファ32b の出力の高レベル電圧が
5Vとなるように構成されている。
V用内部昇圧回路11と同様にバッファ32a, 32bを2段
接続して構成されるもので、各バッファ32a, 32bの負荷
NMOSトランジスタt13, t14のドレインに5Vの電圧
を印加して、後段バッファ32b の出力の高レベル電圧が
5Vとなるように構成されている。
【0030】次に、上記した実施例の作用について説明
する。上記した実施例において、メイン内部回路1の入
出力端には、印加電圧の異なる複数のパッド2〜8を並
列に接続しているが、アセンブリ工程におけるワイヤボ
ンディングの際には、入力電圧、出力電圧に対応したパ
ッド2〜8にボンディングを行えばよい。
する。上記した実施例において、メイン内部回路1の入
出力端には、印加電圧の異なる複数のパッド2〜8を並
列に接続しているが、アセンブリ工程におけるワイヤボ
ンディングの際には、入力電圧、出力電圧に対応したパ
ッド2〜8にボンディングを行えばよい。
【0031】この場合、1.5V以外の入出力側のパッ
ド3,5、7,8とメイン内部回路1の間には降圧回路
9,10、昇圧回路11,12を介在させているので、
電源電圧が変更される毎にメイン内部回路1を変える必
要はなくなり、設計変更が不要となる。
ド3,5、7,8とメイン内部回路1の間には降圧回路
9,10、昇圧回路11,12を介在させているので、
電源電圧が変更される毎にメイン内部回路1を変える必
要はなくなり、設計変更が不要となる。
【0032】ところで、降圧回路9,10、昇圧回路1
1,12の中のMOSトランジスタの閾値は、メイン内
部回路内のMOSトランジスタの閾値と相違するものが
多く、ゲート絶縁膜を厚くしたり薄くしたりする必要が
生じる。例えば、5V用内部降圧回路10や5V用内部
昇圧回路12では、5V動作に対応したゲート絶縁膜の
膜厚とする。
1,12の中のMOSトランジスタの閾値は、メイン内
部回路内のMOSトランジスタの閾値と相違するものが
多く、ゲート絶縁膜を厚くしたり薄くしたりする必要が
生じる。例えば、5V用内部降圧回路10や5V用内部
昇圧回路12では、5V動作に対応したゲート絶縁膜の
膜厚とする。
【0033】そこで次に、ゲート絶縁膜の膜厚が異なる
複数のMOSトランジスタの形成工程を説明する。ま
ず、図4(a) に示すように、p型シリコン基板20の表
面を選択酸化法により酸化してSiO2よりなる絶縁膜21
を約5000Åの厚さに形成し、これにより複数の活性
領域X1、Xnを囲む。ここで、第1の活性領域X1には上記
した5V用内部昇圧回路10のNMOSトランジスタT1
を形成し、その閾値を1.75Vとする一方、メイン内部
回路1のNMOSトランジスタ(不図示)の閾値を1.5
Vとしてこれを第2の活性領域Xnに形成する。
複数のMOSトランジスタの形成工程を説明する。ま
ず、図4(a) に示すように、p型シリコン基板20の表
面を選択酸化法により酸化してSiO2よりなる絶縁膜21
を約5000Åの厚さに形成し、これにより複数の活性
領域X1、Xnを囲む。ここで、第1の活性領域X1には上記
した5V用内部昇圧回路10のNMOSトランジスタT1
を形成し、その閾値を1.75Vとする一方、メイン内部
回路1のNMOSトランジスタ(不図示)の閾値を1.5
Vとしてこれを第2の活性領域Xnに形成する。
【0034】次に、図4(b) に示すように、シリコン基
板20の活性領域X1、Xnを熱酸化してその表面に膜厚5
0Å程度のSiO2膜22を形成した後に、硼素をイオン注
入し、閾値電圧調整を行う。
板20の活性領域X1、Xnを熱酸化してその表面に膜厚5
0Å程度のSiO2膜22を形成した後に、硼素をイオン注
入し、閾値電圧調整を行う。
【0035】この後に、図4(c) に示すように、少なく
とも第1の活性領域X1をレジストマスク23によって覆
い、第2の活性領域Xnの表面のSiO2膜22を弗酸により
除去する。
とも第1の活性領域X1をレジストマスク23によって覆
い、第2の活性領域Xnの表面のSiO2膜22を弗酸により
除去する。
【0036】ついで、レジストマスク23を除去した後
に、再び活性領域X1、Xnを熱酸化することにより、図4
(d) に示すように、レジストマスク23により覆われて
いた第1の活性領域X1の表面のSiO2膜22を150Åの
厚さに増加するとともに、第2の活性領域Xnの表面に膜
厚100ÅのSiO2膜24を形成する。
に、再び活性領域X1、Xnを熱酸化することにより、図4
(d) に示すように、レジストマスク23により覆われて
いた第1の活性領域X1の表面のSiO2膜22を150Åの
厚さに増加するとともに、第2の活性領域Xnの表面に膜
厚100ÅのSiO2膜24を形成する。
【0037】次に、全体に膜厚1000Å程度の多結晶
シリコン膜を形成し、これをフォトリソグラフィー法に
よりパターニングし、活性領域X1、Xnの中央を通るゲー
ト電極g1,gn を形成した後に、ゲート電極g1,gn をマス
クにしてシリコン基板20にドーズ量1×1015atom/
cm2 の条件で砒素をイオン注入してその両側にn型のソ
ース層s1,sn とドレイン層d1,dn を形成する(図4
(e))。
シリコン膜を形成し、これをフォトリソグラフィー法に
よりパターニングし、活性領域X1、Xnの中央を通るゲー
ト電極g1,gn を形成した後に、ゲート電極g1,gn をマス
クにしてシリコン基板20にドーズ量1×1015atom/
cm2 の条件で砒素をイオン注入してその両側にn型のソ
ース層s1,sn とドレイン層d1,dn を形成する(図4
(e))。
【0038】つづいて、全体にPSG,SiO2等の層間絶縁膜
25をCVD法により形成した後に(図5(f))、、第1
の活性領域X1のゲート電極g1、ソース層s1、ドレイン層
d1の上にコンタクトホールCH1 〜CH3 を形成するとも
に、第二の活性領域Xnのドレイン層dnの上にコンタクト
ホールCHn を形成する。
25をCVD法により形成した後に(図5(f))、、第1
の活性領域X1のゲート電極g1、ソース層s1、ドレイン層
d1の上にコンタクトホールCH1 〜CH3 を形成するとも
に、第二の活性領域Xnのドレイン層dnの上にコンタクト
ホールCHn を形成する。
【0039】次に、アルミニウム膜を形成し、これをフ
ォトリソグラフィー法によりパターニングして配線を形
成し、図2(b) に示すような配線L11, L12を形成し、
これにより降圧回路10を形成するとともに、メイン内
部回路1内の配線を行い(図5(g))、その上をPSG/SiN
よりなるカバー膜26で覆う(図5(h))。
ォトリソグラフィー法によりパターニングして配線を形
成し、図2(b) に示すような配線L11, L12を形成し、
これにより降圧回路10を形成するとともに、メイン内
部回路1内の配線を行い(図5(g))、その上をPSG/SiN
よりなるカバー膜26で覆う(図5(h))。
【0040】この後に、アセンプリ工程に進むが、この
工程では、電源電圧に対応したパッド2〜8にワイヤを
ボンディングすればよい。なお、上記した実施例では、
メイン内部回路1内のMOSトランジスタの閾値電圧を
1.5Vとして説明したが、それ以下であってもよく、
少なくとも使用電源電圧の種類の中で最も低い電圧にし
てもゲート絶縁膜の耐圧が保証される以上の膜厚として
もよい。
工程では、電源電圧に対応したパッド2〜8にワイヤを
ボンディングすればよい。なお、上記した実施例では、
メイン内部回路1内のMOSトランジスタの閾値電圧を
1.5Vとして説明したが、それ以下であってもよく、
少なくとも使用電源電圧の種類の中で最も低い電圧にし
てもゲート絶縁膜の耐圧が保証される以上の膜厚として
もよい。
【0041】この場合には、降圧後の電圧をその最も低
い電圧となり、また、昇圧回路の降圧前の電圧をその電
圧とすることになる。
い電圧となり、また、昇圧回路の降圧前の電圧をその電
圧とすることになる。
【0042】
【発明の効果】以上述べたように本発明によれば、印加
電圧の異なる入力パッドと出力パッドを複数並列に形成
するとともに、少なくとも一部の入力バッドと内部回路
の間に降圧回路を設けまた、少なくとも一部の出力パッ
ドと内部回路の間に昇圧回路を形成するようにしたの
で、外部の電源電圧に応じた入力パッド、出力パッドを
選択してワイヤボンディングを行えば、電源電圧の変化
にも対応でき、しかも、設計・プロセスの作業を軽減す
ることができる。
電圧の異なる入力パッドと出力パッドを複数並列に形成
するとともに、少なくとも一部の入力バッドと内部回路
の間に降圧回路を設けまた、少なくとも一部の出力パッ
ドと内部回路の間に昇圧回路を形成するようにしたの
で、外部の電源電圧に応じた入力パッド、出力パッドを
選択してワイヤボンディングを行えば、電源電圧の変化
にも対応でき、しかも、設計・プロセスの作業を軽減す
ることができる。
【図1】本発明の一実施例を示す回路構成図である。
【図2】本発明の一実施例装置における昇圧回路の一例
を示す回路図、平面図である。
を示す回路図、平面図である。
【図3】本発明の一実施例装置における降圧回路の一例
を示す回路図である。
を示す回路図である。
【図4】本発明の一実施例装置におけるMOSFETの
形成工程を示す断面図(その1)である。
形成工程を示す断面図(その1)である。
【図5】本発明の一実施例装置におけるMOSFETの
形成工程を示す断面図(その2)である。
形成工程を示す断面図(その2)である。
【図6】従来装置の一例を示す構成図である。
1 メイン内部回路 2 1.5用パッド 3 3V用パッド 5 5V用パッド 6 1.5用パッド 7 3V用パッド 8 5V用パッド 9 3.3V用内部降圧回路 10 5V用内部降圧回路 11 3.3V用内部昇圧回路 12 5V用内部昇圧回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/04 G 8427−4M 27/108 H02M 3/07 8726−5H 6628−5L G11C 11/34 371 K 8728−4M H01L 27/10 325 V
Claims (2)
- 【請求項1】入力端子又は出力端子に、印加電圧が異な
るワイヤボンディングパッド(2,3,5,6,7,8)が複数並列
に接続され、 前記入力端子側の前記ワイヤボンディングパッド(2,3,
5) の各々の少なくとも一部と内部回路(1)との間に
は降圧能力の異なる降圧回路(9,10)が形成されるととも
に、 前記出力端子側の前記ワイヤボンディングパッド(6,7,
8) の各々の少なくとも一部と内部回路(1)との間に
は昇圧能力の異なる昇圧回路(11,12)が設けられている
ことを特徴とする半導体装置。 - 【請求項2】前記降圧回路(9,10)又は前記昇圧回路(1
1,12)がMOSトランジスタにより形成されるととも
に、該MOSトランジスタのゲート絶縁膜は、前記内部
回路(1)におけるMOSトランジスタのゲート絶縁膜
よりも厚く形成されていることを特徴とする請求項1記
載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4054970A JP2966183B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4054970A JP2966183B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05259289A true JPH05259289A (ja) | 1993-10-08 |
JP2966183B2 JP2966183B2 (ja) | 1999-10-25 |
Family
ID=12985519
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4054970A Expired - Fee Related JP2966183B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2966183B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999026290A1 (fr) * | 1997-11-13 | 1999-05-27 | Seiko Epson Corporation | Semiconducteur integre, detecteur d'etat de fonctionnement, et materiel electronique |
WO1999054937A1 (fr) * | 1998-04-23 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Procede de conception d'un circuit d'alimentation et d'une microplaquette de semi-conducteur |
JP2003115540A (ja) * | 2001-10-04 | 2003-04-18 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の製造方法 |
US6972446B1 (en) | 1997-02-26 | 2005-12-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and flash EEPROM |
JP2008243281A (ja) * | 2007-03-27 | 2008-10-09 | Elpida Memory Inc | 電源電圧発生回路 |
JP2009224817A (ja) * | 2009-07-08 | 2009-10-01 | Renesas Technology Corp | 半導体回路デバイス |
-
1992
- 1992-03-13 JP JP4054970A patent/JP2966183B2/ja not_active Expired - Fee Related
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
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US6388509B2 (en) | 1997-11-13 | 2002-05-14 | Seiko Epson Corporation | Semiconductor integrated circuit, operating state detector, and electronic equipment |
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EP0997945A4 (en) * | 1998-04-23 | 2007-08-01 | Matsushita Electric Ind Co Ltd | METHOD FOR DESIGNING A CIRCUIT FOR VOLTAGE SUPPLY AND SEMICONDUCTOR CHIP |
US6460168B1 (en) | 1998-04-23 | 2002-10-01 | Matsushita Electric Industrial Co., Ltd. | Method of designing power supply circuit and semiconductor chip |
US6684378B2 (en) | 1998-04-23 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Method for designing power supply circuit and semiconductor chip |
EP0997945A1 (en) * | 1998-04-23 | 2000-05-03 | Matsushita Electric Industrial Co., Ltd. | Method of designing power supply circuit and semiconductor chip |
WO1999054937A1 (fr) * | 1998-04-23 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Procede de conception d'un circuit d'alimentation et d'une microplaquette de semi-conducteur |
JP2003115540A (ja) * | 2001-10-04 | 2003-04-18 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の製造方法 |
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US8493132B2 (en) | 2007-03-27 | 2013-07-23 | Elpida Memory, Inc. | Supply voltage generating circuit |
US8860499B2 (en) | 2007-03-27 | 2014-10-14 | Ps4 Luxco S.A.R.L. | Supply voltage generating circuit |
JP2009224817A (ja) * | 2009-07-08 | 2009-10-01 | Renesas Technology Corp | 半導体回路デバイス |
Also Published As
Publication number | Publication date |
---|---|
JP2966183B2 (ja) | 1999-10-25 |
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