KR0147776B1 - 씨모드 인버터의 결선방법 - Google Patents

Abstract

본 발명은 통상적인 CMOS 인버터를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터 구조를 갖는 기판상에 금속배선을 형성하는 방법에 있어서; 상기 PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 소오스영역 상에 제1 전도막을 콘택시키고 패터닝 하는 단계; 전체구조 상부에 제1 절연막을 형성하는 단계; 상기 PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 드레인 영역 및 제1 전도막 상에 제2 전도막을 콘택하고 패터닝 하는 단계; 상기 제2 전도막 상에 제3 전도막을 콘택하고 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 인버터 금속배선 형성 방법에 관한 것으로, 주변회로의 인버터 형성시 PMOS의 소오스와 NMOS의 소오스를 이중금속배선에 사용되는 제1 금속을 사용하는 것이 아니라 적층금속 또는 실리사이드를 사용한후, 제1금속이 그 위를 지나가게 함으로써 제1금속의 레이아웃 자유도가 증가하여 설계하기가 용이하고, 자유도가 증가함에 따라 주변회로가 차지하는 면적을 감소시키는 효과가 있다.

Description

씨모스 인버터의 결선 방법

제1도는 통상적인 CMOS 인버터 회로도.

제2a도 내지 제2c도는 본 발명의 일실시예에 따른 CMOS 인버터의 결선 공정도.

제3a도 및 제3c도는 본 발명의 다른 실시예에 따른 CMOS 인버터의 결선 공정도.

* 도면의 주요부분에 대한 부호의 설명

201 : N-웰 202 : P-웰

203 : 필드 산화막 204 : 게이트 산화막

205 : 게이트 전극 206 : 절연막

207 : 스페이서 절연막 208, 209 : 드레인

208', 209' : 소오스 210 : 실리사이드막

211 : 층간 절연막 212 : 금속배선

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치 제조시 주변회로 영역에 형성되는 CMOS(Complementary Metal-Oxide-Semiconductor) 인버터(inveter)의 결선 방법에 관한 것이다.

일반적으로, 주변회로를 이루는 소자간의 결선을 위해 하부 금속배선과 상부 금속배선을 사용하는 이층 금속배선(Double Layer Metallization, DLM) 공정이 사용되고 있다.

따라서, 종래에는 주변회로를 구성하는 소자 중 하나인 인버터(inverter)의 PMOS 트랜지스터(P-type Metal-Oxide-Semiconductor transistor, 이하 PMOS라 칭함)의 소오스와 NMOS 트랜지스터(N-type Metal-Oxide-Semiconductor transistor, 이하 NMOS라 칭함)의 소오스의 상호 접속을 셀 영역의 하부 금속배선 공정시에 이루었으나, 반도체 장치가 고집적화됨에 따라 주변회로 영역의 복잡성이 증가함으로써 인버터를 포함한 다른 주변회로 소자의 하부 금속배선 형성시 공정 마진(자유도)이 감소하여 레이아웃을 설계하는데 어려움이 따르게 되고, 주변회로가 칩 면적에서 차지하는 면적이 증가함에 따라 칩 사이즈가 커지는 단점이 있었다.

본 발명은 칩 면적 증가를 방지하면서, 주변회로 영역에서의 이층 금속배선의 하부 금속배선 공정 마진을 확보하는 CMOS 인버터의 결선 방법을 제공하는데 그 목적이 있다.

본 발명으로부터 제공되는 특징적인 CMOS 인버터의 결선 방법은 웨이퍼 상에 형성되는 씨모스 인버터의 결선 방법에 있어서, 각각의 게이트 전극 상부 및 그 측벽이 절연된 피모스 트랜지스터 및 엔모스 트랜지스터가 형성된 상기 웨이퍼의 전체구조 상부에 전도막을 형성하는 제1 단계; 상기 전도막을 선택 식각하여 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터의 소오스 영역을 상호 접속하도록 전도막 패턴을 형성하는 제2 단계; 전체구조 상부에 층간 절연막을 형성하는 제3 단계; 및 상기 층간 절연막을 관통하여 상기 전도막 패턴과 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터의 드레인에 접속되는 금속배선을 형성하는 제4 단계를 포함하여 이루어진다.

본 발명으로부터 제공되는 특징적인 CMOS 인버터의 결선 방법은 또한, 웨이퍼상에 형성되는 씨모스 인버터의 결선 방법에 있어서, 피모스 트랜지스터 및 엔모스 트랜지스터가 형성된 상기 웨이퍼의 전체구조 상부에 제1 층간 절연막을 형성하는 제1 단계; 상기 제1 층간 절연막을 관통하여 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터의 소오스 영역을 상호 접속하도록 전도막 패턴을 형성하는 제2 단계; 상기 제2 단계 수행후, 그 전체구조 상부에 제2 층간 절연막을 형성하는 제3 단계; 및 상기 제2 층간 절연막을 관통하여 상기 전도막 패턴에 접속되며, 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 관통하여 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터의 드레인에 접속되는 금속배선을 형성하는 제4 단계를 포함하여 이루어진다.

즉, 본 발명은 주변회로 영역의 CMOS 인버터의 PMOS의 소오스와 NMOS의 소오스를 이층 금속배선 공정시의 하부 금속배선을 사용하여 결선하지 않고, 비트 라인 형성시의 실리사이드막 또는 별도의 적층금속 등을 사용하여 연결한 다음, 하부 금속배선 및 상부 금속배선 공정을 진행하여 하부 금속배선 공정시의 공정 마진을 확보하는 기술이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 소개한다.

먼저, 제1 도는 통상의 CMOS 인버터 회로를 도시한 것으로, 인버터는 웨이퍼의 셀 영역 주변 즉, 주변회로 영역에 형성된다.

도면에 도시된 바와 같이 CMOS 인버터는 공급전원(Vcc) 라인 및 접지전원(Vss) 라인 사이에 PMOS와 NMOS의 소오스가 상호 연결되어 공통으로 출력(VOUT) 라인이 접속되며, 각 트랜지스터의 게이트가 상호 연결되어 공통으로 입력(VIN) 라인에 접속된다.

첨부된 도면 제2a 도 내지 제2c 도는 본 발명의 일실시예에 따른 CMOS 인번터의 결선 공정을 도시한 것이다.

우선, 제2a 도에 도시된 바와 같이 통상적인 공정을 진행하여 웨이퍼에 N-웰(201) 및 P-웰(202)을 형성하고, 필드 산화막(203) 및 게이트 산화막(204)을 차례로 형성한 상태에서 게이트 전극(205) 및 LDD(lightly doped drain) 구조의 소오스/드레인 영역(208, 208', 209, 209')을 형성한다. 이때, 게이트 전극(205)은 그 상부 및 측벽이 각각 절연막(206) 및 스페이서 절연막(207)으로 덮혀지도록 한다.

다음으로, 제2b 도에 도시된 바와 같이 웨이퍼 전체구조 상부에 실리사이드막(210)을 증착하고 이를 패터닝하여 N-웰(201)에 형성된 PMOS의 소오스(208')와 P-웰(202)에 형성된 NMOS의 소오스(209')가 접속되도록 한다. 이때, 셀 영역에서는 통상적인 실리사이드 비트 라인 형성 공정이 실시된다. 즉, 도시된 주변회로 영역에서도 층간 절연막이 형성되었으나, 셀 영역의 콘택홀 형성을 위한 사진 및 식각 공정시 제거되어 도시되지 않은 것이다.

이어서, 제2c 도에 도시된 바와 같이 전체구조 상부에 층간 절연막(211)을 형성하고 이를 선택 식각하여 PMOS의 드레인(208) 및 NMOS의 드레인(209) 영역과, 실리사이드막(210)의 소정 부위를 노출시키는 금속배선 콘택홀을 형성한 다음, 전체 구조 상부에 금속막을 증착하고 이를 패터닝하여 금속배선(212)을 형성한다. 이때, 셀 지역에서는 이층 금속배선 중 하부 금속배선이 형성되며, 이로써 CMOS 인버터의 결선 공정이 완료된다.

이후, 후속 공정을 진행한다.

첨부된 도면 제3a 도 내지 제3c 도는 본 발명의 다른 실시예에 따른 CMOS 인버터의 결선 공정을 도시한 것이다.

먼저, 제3a 도에 도시된 바와 같이 통상적인 공정을 진행하여 N-웰(301) 및 P-웰(302)을 형성하고, 그리고 필드 산화막(303) 및 게이트 산화막(304)을 차례로 형성한 상태에서 게이트 전극(305)을 형성한다. 계속하여, 게이트 전극(305) 측벽에 스페이서 절연막(307)을 형성하고, 전체구조 상부에 층간 절연막(310)을 형성한다. 미설명 도면 부호 308, 308', 309, 309'는 LDD 구조의 소오스/드레인 영역을 나타낸 것이다.

다음으로, 제3b 도에 도시된 바와 같이 층간 절연막(310)을 선택 식각하여 PMOS의 소오스(308')와 NMOS의 소오스(309')를 노출시키는 콘택홀을 형성하고, 전체구조 상부에 Ti/TiN/W 적층금속(311)을 증착하고 패터닝한 다음, 전체구조 상부에 다시 층간 절연막(312)을 형성한다.

이어서, 제3c 도에 도시된 바와 같이 층간 절연막(312)을 선택 식각하여 PMOS의 드레인(308) 및 NMOS의 드레인(309) 영역과, 패터닝된 Ti/TiN/W 적층금속(311)의 소정 부분을 노출시키는 콘택홀을 형성한 다음, 전체구조 상부에 금속막을 증착하고 이를 패터닝하여 금속배선(313)을 형성한 다음, 다시 층간 절연막(314)을 형성하고 금속배선(313)에 콘택되는 또 하나의 금속배선(315)을 형성한다. 이때, 셀 지역에서는 이층 금속배선 공정이 진행된다. 즉, 금속배선(313)은 하부 금속배선에 해당하고, 금속배선(315)은 상부 금속배선에 해당한다.

이후, 후속 공정을 진행한다.

상술한 본 발명의 실시예에서는 PMOS와 NMOS의 소오스의 상호 결선을 위한 전도막으로 실리사이드막 또는 Ti/TiN/W 적층금속 등으로 한정하여 설명하였으나, 이는 본 발명을 한정하고자 하는 것이 아니며, 본 발명의 기술적 사상에 부합되는 전도막이면 그 종류에 구애받지 않는다.

상기한 바와 같이 본 발명은 주변회로의 CMOS 인버터 형성시 PMOS의 소오스와 NMOS의 소오스를 이층 금속배선 공정시의 하부 금속배선을 사용하여 겸선하지 않고 하부 금속배선 공정 전에 별도의 전도막을 사용하여 접속시킴으로써, 하부 금속배선 형성시 주변회로 영역에서의 공정 마진을 증가시키는 효과가 있으며, 이로 인하여 반도체 장치의 고집적화에 기여하는 효과를 기대할 수 있다.

Claims (5)

1. 웨이퍼 상에 형성되는 씨모스 인버터의 결선 방법에 있어서, 각각의 게이트 전극 상부 및 그 측벽이 절연된 피모스 트랜지스터 및 엔모스 트랜지스터가 형성된 상기 웨이퍼의 전체구조 상부에 전도막을 형성하는 제1 단계; 상기 전도막을 선택 식각하여 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터의 소오스 영역을 상호 접속하도록 전도막 패턴을 형성하는 제2 단계; 전체구조 상부에 층간 절연막을 형성하는 제3 단계; 및 상기 층간 절연막을 관통하여 상기 전도막 패턴과 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터의 드레인에 접속되는 금속배선을 형성하는 제4 단계를 포함하여 이루어진 씨모스 인버터의 결선 방법.
2. 제1항에 있어서, 상기 제2 단계에서, 상기 웨이퍼 상의 셀 영역에 비트 라인이 형성되는 것을 특징으로하는 씨모스 인버터의 결선 방법.
3. 제1항또는 제2항에 있어서, 상기 전도막이 실리사이드막인 것을 특징으로하는 씨모스 인버터의 결선 방법.
4. 웨이퍼 상에 형성되는 씨모스 인버터의 결선 방법에 있어서, 피모스 트랜지스터 및 엔모스 트랜지스터가 형성된 상기 웨이퍼의 전체구조 상부에 제1 층간 절연막을 형성하는 제1 단계; 상기 제1 층간 절연막을 관통하여 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터의 소오스 영역을 상호 접속하도록 전도막 패턴을 형성하는 제2 단계; 상기 제2 단계 수행후, 그 전체구조 상부에 제2 층간 절연막을 형성하는 제3 단계; 및 상기 제2 층간 절연막을 관통하여 상기 전도막 패턴에 접속되며, 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 관통하여 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터의 드레인에 접속되는 금속배선을 형성하는 제4 단계를 포함하여 이루어진 씨모스 인버터의 결선 방법.
5. 제4항에 있어서, 상기 전도막 패턴이 차례로 적층된 티타늄막/질화티타늄막/텅스텐막으로 이루어진 것을 특징으로하는 씨모스 인버터의 결선 방법.