JPH05259175A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05259175A JPH05259175A JP5330992A JP5330992A JPH05259175A JP H05259175 A JPH05259175 A JP H05259175A JP 5330992 A JP5330992 A JP 5330992A JP 5330992 A JP5330992 A JP 5330992A JP H05259175 A JPH05259175 A JP H05259175A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法、特に、高速バイポー
ラトランジスタの製造方法に関し、ベース押し出し効果
を抑制するためのペデスタル領域の面積をセルフアライ
ンでさらに小さく形成し、ベース〜コレクタ間の寄生容
量を小さくして一層の高速化を実現するバイポーラトラ
ンジスタの製造方法を提供することを目的とする。 【構成】 一導電型半導体層１上に、エミッタ形成領域
に開口５を有するベース引き出し電極用の第１の導電層
３と絶縁層４とを積層形成し、開口５を介して反対導電
型不純物を導入して一導電型半導体層１に内部ベース領
域６を形成し、開口５の側壁に側壁絶縁層７を形成し、
側壁絶縁層７の形成された開口５内にエミッタ電極の一
部をなす第２の導電層８を形成し、第２の導電層８を貫
通して一導電型の不純物を導入してエミッタ形成領域直
下の内部ベース領域６下部に一導電型のペデスタル領域
９を形成するように構成する。
ラトランジスタの製造方法に関し、ベース押し出し効果
を抑制するためのペデスタル領域の面積をセルフアライ
ンでさらに小さく形成し、ベース〜コレクタ間の寄生容
量を小さくして一層の高速化を実現するバイポーラトラ
ンジスタの製造方法を提供することを目的とする。 【構成】 一導電型半導体層１上に、エミッタ形成領域
に開口５を有するベース引き出し電極用の第１の導電層
３と絶縁層４とを積層形成し、開口５を介して反対導電
型不純物を導入して一導電型半導体層１に内部ベース領
域６を形成し、開口５の側壁に側壁絶縁層７を形成し、
側壁絶縁層７の形成された開口５内にエミッタ電極の一
部をなす第２の導電層８を形成し、第２の導電層８を貫
通して一導電型の不純物を導入してエミッタ形成領域直
下の内部ベース領域６下部に一導電型のペデスタル領域
９を形成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に、高速バイポーラトランジスタの製造方法に関
する。
法、特に、高速バイポーラトランジスタの製造方法に関
する。
【０００２】より一層の高度情報社会の発展にともな
い、益々コンピュータの高速化が要求されている。この
要求に応えるためには、コンピュータを構成する部品で
ある集積回路素子のより一層の高速化が必要であり、さ
らに、この集積回路素子の構成要素であるトランジスタ
の高速化が必要である。
い、益々コンピュータの高速化が要求されている。この
要求に応えるためには、コンピュータを構成する部品で
ある集積回路素子のより一層の高速化が必要であり、さ
らに、この集積回路素子の構成要素であるトランジスタ
の高速化が必要である。
【０００３】
【従来の技術】従来の方法で形成されたセルフアライン
型バイポーラトランジスタの本発明の要旨に係る主要部
の断面図を図４に示す。図において、１は例えばｎ- 型
のシリコン基板であり、２はフィールド絶縁層であり、
６はｐ型の内部ベース領域であり、12はｐ型の外部ベー
ス領域であり、３はポリシリコンよりなるベース引き出
し電極であり、４は二酸化シリコン層であり、７は開口
５の側壁に形成された二酸化シリコン層であり、９はｎ
型のペデスタル領域である。
型バイポーラトランジスタの本発明の要旨に係る主要部
の断面図を図４に示す。図において、１は例えばｎ- 型
のシリコン基板であり、２はフィールド絶縁層であり、
６はｐ型の内部ベース領域であり、12はｐ型の外部ベー
ス領域であり、３はポリシリコンよりなるベース引き出
し電極であり、４は二酸化シリコン層であり、７は開口
５の側壁に形成された二酸化シリコン層であり、９はｎ
型のペデスタル領域である。
【０００４】ペデスタル領域９は、高電流注入領域にお
けるベース押し出し効果（カーク効果とも云う。）によ
るベース幅の広がりを抑えるために、内部ベース６の下
部に内部ベースと反対導電型の不純物が高濃度に導入さ
れた領域である。ベース幅の広がりを抑えることによっ
てカットオフ周波数の低下を防止し、トランジスタの高
速化を可能にするものである。
けるベース押し出し効果（カーク効果とも云う。）によ
るベース幅の広がりを抑えるために、内部ベース６の下
部に内部ベースと反対導電型の不純物が高濃度に導入さ
れた領域である。ベース幅の広がりを抑えることによっ
てカットオフ周波数の低下を防止し、トランジスタの高
速化を可能にするものである。
【０００５】従来のペデスタルの形成方法としては、図
４（ａ）に示すように、ベース引き出し電極３と二酸化
シリコン層４とに形成されたエミッタ・ベース形成用開
口５を介してｎ- 型不純物をイオン注入するが、図４
（ｂ）に示すように、開口５の側壁に二酸化シリコン層
７を形成した後に開口５を介してｎ- 型不純物をイオン
注入して、エミッタ領域直下の内部ベース６の下部に選
択的にｎ型ペデスタル領域９を形成する方法が知られて
いる。
４（ａ）に示すように、ベース引き出し電極３と二酸化
シリコン層４とに形成されたエミッタ・ベース形成用開
口５を介してｎ- 型不純物をイオン注入するが、図４
（ｂ）に示すように、開口５の側壁に二酸化シリコン層
７を形成した後に開口５を介してｎ- 型不純物をイオン
注入して、エミッタ領域直下の内部ベース６の下部に選
択的にｎ型ペデスタル領域９を形成する方法が知られて
いる。
【０００６】
【発明が解決しようとする課題】従来のバイポーラトラ
ンジスタの製造方法においては、下記の（１）に示す利
点がある反面、（２）に示す欠点がある。 （１）セルフアラインによりエミッタあるいは内部ベー
スの直下にのみペデスタル領域を形成することができ
る。この部分は極めて微細な領域であるにもかゝわら
ず、高い解像度や高い位置合わせ精度を要求されるリソ
グラフィ技術を必要とすることなく形成することが可能
である。 （２）内部ベース直下のペデスタル領域の不純物濃度が
高くなるため、ベース〜コレクタ間の寄生容量が増加
し、バイポーラトランジスタの高速化を妨げる。
ンジスタの製造方法においては、下記の（１）に示す利
点がある反面、（２）に示す欠点がある。 （１）セルフアラインによりエミッタあるいは内部ベー
スの直下にのみペデスタル領域を形成することができ
る。この部分は極めて微細な領域であるにもかゝわら
ず、高い解像度や高い位置合わせ精度を要求されるリソ
グラフィ技術を必要とすることなく形成することが可能
である。 （２）内部ベース直下のペデスタル領域の不純物濃度が
高くなるため、ベース〜コレクタ間の寄生容量が増加
し、バイポーラトランジスタの高速化を妨げる。
【０００７】よって、前記（１）に示す利点を生かした
上で、（２）に示す欠点をさらに小さくすることが高速
化を図る上で必要である。本発明の目的は、ベース押し
出し効果を抑制するためのペデスタル領域の面積をセル
フアラインでさらに小さく形成し、ベース〜コレクタ間
の寄生容量を小さくして一層の高速化を実現するバイポ
ーラトランジスタの製造方法を提供することにある。
上で、（２）に示す欠点をさらに小さくすることが高速
化を図る上で必要である。本発明の目的は、ベース押し
出し効果を抑制するためのペデスタル領域の面積をセル
フアラインでさらに小さく形成し、ベース〜コレクタ間
の寄生容量を小さくして一層の高速化を実現するバイポ
ーラトランジスタの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的は、一導電型
半導体層（１）上に、エミッタ形成領域に開口（５）を
有するベース引き出し電極用の第１の導電層（３）と絶
縁層（４）とを積層形成する工程と、前記の開口（５）
を介して反対導電型不純物を導入して前記の一導電型半
導体層（１）に内部ベース領域（６）を形成する工程
と、前記の開口（５）の側壁に側壁絶縁層（７）を形成
する工程と、この側壁絶縁層（７）の形成された前記の
開口（５）内にエミッタ電極の一部をなす第２の導電層
（８）を形成する工程と、この第２の導電層（８）を貫
通して一導電型の不純物を導入してエミッタ形成領域直
下の前記の内部ベース領域（６）下部に一導電型のペデ
スタル領域（９）を形成する工程とを有する半導体装置
の製造方法によって達成される。
半導体層（１）上に、エミッタ形成領域に開口（５）を
有するベース引き出し電極用の第１の導電層（３）と絶
縁層（４）とを積層形成する工程と、前記の開口（５）
を介して反対導電型不純物を導入して前記の一導電型半
導体層（１）に内部ベース領域（６）を形成する工程
と、前記の開口（５）の側壁に側壁絶縁層（７）を形成
する工程と、この側壁絶縁層（７）の形成された前記の
開口（５）内にエミッタ電極の一部をなす第２の導電層
（８）を形成する工程と、この第２の導電層（８）を貫
通して一導電型の不純物を導入してエミッタ形成領域直
下の前記の内部ベース領域（６）下部に一導電型のペデ
スタル領域（９）を形成する工程とを有する半導体装置
の製造方法によって達成される。
【０００９】
【作用】図１に原理説明図を示す。図４で示したものと
同一の部材は同一の記号で示してある。側壁絶縁層７の
形成された開口５にエミッタ電極の一部となる第２の導
電層８を形成して不純物をイオン注入すると、第２の導
電層８が半導体層１に接する領域のうち図１にＡをもっ
て示す領域においては、不純物は第２の導電層８を貫通
して内部ベース６の下部に導入されるが、第２の導電層
８のサイドウォールが形成されている領域すなわち図１
にＢをもって示す領域においては、第２の導電層８がイ
オン注入方向に厚いので、この部分を貫通して半導体層
１に不純物が導入されることはない。勿論このようにな
るようにイオン注入の加速エネルギーを選択するのであ
る。場合によっては、Ｂをもって示す領域においてもイ
オンが半導体層１に僅かに侵入することがあるが、Ａを
もって示す領域の半導体層１に導入される不純物の量と
比較して桁違いに少なくなるように加速エネルギーを選
択すればそれでも良い。
同一の部材は同一の記号で示してある。側壁絶縁層７の
形成された開口５にエミッタ電極の一部となる第２の導
電層８を形成して不純物をイオン注入すると、第２の導
電層８が半導体層１に接する領域のうち図１にＡをもっ
て示す領域においては、不純物は第２の導電層８を貫通
して内部ベース６の下部に導入されるが、第２の導電層
８のサイドウォールが形成されている領域すなわち図１
にＢをもって示す領域においては、第２の導電層８がイ
オン注入方向に厚いので、この部分を貫通して半導体層
１に不純物が導入されることはない。勿論このようにな
るようにイオン注入の加速エネルギーを選択するのであ
る。場合によっては、Ｂをもって示す領域においてもイ
オンが半導体層１に僅かに侵入することがあるが、Ａを
もって示す領域の半導体層１に導入される不純物の量と
比較して桁違いに少なくなるように加速エネルギーを選
択すればそれでも良い。
【００１０】ペデスタル形成用の不純物がイオン注入さ
れる領域は、図１にＡをもって示す領域に限定されるの
で、図４（ａ）にＣをもって示す領域、あるいは、図４
（ｂ）にＤをもって示す領域に対応して形成される従来
のペデスタルの大きさに比べて小さくなり、ベース〜ペ
デスタル（コレクタ）間の寄生容量が小さくなる。
れる領域は、図１にＡをもって示す領域に限定されるの
で、図４（ａ）にＣをもって示す領域、あるいは、図４
（ｂ）にＤをもって示す領域に対応して形成される従来
のペデスタルの大きさに比べて小さくなり、ベース〜ペ
デスタル（コレクタ）間の寄生容量が小さくなる。
【００１１】なお、ペデスタル形成に使用される第２の
導電層８は本発明の方法を実施するために特に形成する
必要はない。何故ならば、現在の一般的なセルフアライ
ン型のバイポーラトランジスタでは、エミッタの形成は
エミッタ形成領域の開口内に形成されたポリシリコン層
にエミッタ形成用の不純物をイオン注入して熱処理を施
し、ポリシリコン層中の不純物を半導体層中に拡散する
方法が一般的であるので、このポリシリコン層を第２の
導電層としてペデスタル形成用に使用すればよいので、
特に工程を追加することなくペデスタルの面積縮小化が
可能である。
導電層８は本発明の方法を実施するために特に形成する
必要はない。何故ならば、現在の一般的なセルフアライ
ン型のバイポーラトランジスタでは、エミッタの形成は
エミッタ形成領域の開口内に形成されたポリシリコン層
にエミッタ形成用の不純物をイオン注入して熱処理を施
し、ポリシリコン層中の不純物を半導体層中に拡散する
方法が一般的であるので、このポリシリコン層を第２の
導電層としてペデスタル形成用に使用すればよいので、
特に工程を追加することなくペデスタルの面積縮小化が
可能である。
【００１２】
【実施例】以下、図面を参照して、本発明の一実施例に
係るバイポーラトランジスタの製造方法について説明す
る。
係るバイポーラトランジスタの製造方法について説明す
る。
【００１３】図２（ａ）参照 例えば、ｎ- 型シリコン基板１上に通常のＬＯＣＯＳ法
を使用して約６０００Å厚のフィールド絶縁層２を形成
する。
を使用して約６０００Å厚のフィールド絶縁層２を形成
する。
【００１４】図２（ｂ）参照 ボロンがドープされたポリシリコン層３を約３０００Å
厚に形成し、これをパターニングしてベース引き出し電
極形成領域を除く領域から除去する。次に、ＣＶＤ法を
使用して二酸化シリコン層４を約３０００Å厚に形成
し、この二酸化シリコン層４と上記のポリシリコン層３
とをパターニングしてエミッタ形成領域にシリコン基板
１を露出する開口５を形成する。
厚に形成し、これをパターニングしてベース引き出し電
極形成領域を除く領域から除去する。次に、ＣＶＤ法を
使用して二酸化シリコン層４を約３０００Å厚に形成
し、この二酸化シリコン層４と上記のポリシリコン層３
とをパターニングしてエミッタ形成領域にシリコン基板
１を露出する開口５を形成する。
【００１５】図２（ｃ）参照 露出したシリコン基板１の表面とポリシリコン層３の側
面とに約２００Å厚の熱酸化膜（図示せず。）を形成し
た後、不純物ボロンをドース量３×１０13ｃｍ -2、打ち
込みエネルギー１０ＫｅＶをもってイオン注入し、内部
ベース領域６を形成する。次に、ＣＶＤ法を使用して二
酸化シリコン層を形成し、これを異方性エッチングして
開口５の側壁部のみに二酸化シリコン層７を残留する。
なお、先に述べた約２００Å厚の熱酸化膜の形成はシリ
コン基板界面を安定化して、イオン注入時における結晶
欠陥の発生を防止することを目的としておこなうもので
あり、場合によっては省略しても良い。
面とに約２００Å厚の熱酸化膜（図示せず。）を形成し
た後、不純物ボロンをドース量３×１０13ｃｍ -2、打ち
込みエネルギー１０ＫｅＶをもってイオン注入し、内部
ベース領域６を形成する。次に、ＣＶＤ法を使用して二
酸化シリコン層を形成し、これを異方性エッチングして
開口５の側壁部のみに二酸化シリコン層７を残留する。
なお、先に述べた約２００Å厚の熱酸化膜の形成はシリ
コン基板界面を安定化して、イオン注入時における結晶
欠陥の発生を防止することを目的としておこなうもので
あり、場合によっては省略しても良い。
【００１６】図３（ａ）参照 一例としてポリシリコン層８を約１０００Å厚に形成
し、不純物リンをドーズ量５×１０12ｃｍ-2、注入エネ
ルギー４００ＫｅＶをもってイオン注入してペデスタル
領域９を形成する。次に、不純物砒素をドーズ量１×１
０16ｃｍ-2、注入エネルギー４０ＫｅＶをもってポリシ
リコン層８にイオン注入する。
し、不純物リンをドーズ量５×１０12ｃｍ-2、注入エネ
ルギー４００ＫｅＶをもってイオン注入してペデスタル
領域９を形成する。次に、不純物砒素をドーズ量１×１
０16ｃｍ-2、注入エネルギー４０ＫｅＶをもってポリシ
リコン層８にイオン注入する。
【００１７】図３（ｂ）参照 ポリシリコン層８をパターニングして、エミッタ電極形
成領域近傍のみに残留し、ポリシリコン層３よりなるベ
ース引き出し電極上部の二酸化シリコン層４にベースコ
ンタクト用の開口10を形成する。また、図示されていな
いが、コレクタ電極形成領域の二酸化シリコン層４にコ
レクタコンタクト用の開口を形成する。
成領域近傍のみに残留し、ポリシリコン層３よりなるベ
ース引き出し電極上部の二酸化シリコン層４にベースコ
ンタクト用の開口10を形成する。また、図示されていな
いが、コレクタ電極形成領域の二酸化シリコン層４にコ
レクタコンタクト用の開口を形成する。
【００１８】図３（ｃ）参照 熱処理をなしてポリシリコン層８中の不純物砒素を内部
ベース６の表層に拡散・活性化させてエミッタ11を形成
するとゝもに、ベース引き出し電極用のポリシリコン層
３中の不純物ボロンをシリコン基板１内に拡散して外部
ベース領域12を形成する。
ベース６の表層に拡散・活性化させてエミッタ11を形成
するとゝもに、ベース引き出し電極用のポリシリコン層
３中の不純物ボロンをシリコン基板１内に拡散して外部
ベース領域12を形成する。
【００１９】次に、周知の方法を使用してアルミニウム
膜を形成し、これをパターニングしてエミッタ電極13と
ベース電極14とコレクタ電極（図示せず。）とを形成す
る。なお、ポリシリコン層８のパターニングはペデスタ
ル形成のためのイオン注入工程やエミッタ形成用のイオ
ン注入工程の前に実施してもよい。また、エミッタ形成
用のイオン注入はペデスタル形成用のイオン注入の前に
実施してもよい。さらにまた、エミッタ形成用開口部の
構造は図２・３に示す構造に限定されるものではなく、
図５（ａ）に示すＳＳＴ（Super Self-Aligned Transis
tor ）や特開昭62−183558に開示されている構造のトラ
ンジスタ、図５（ｂ）に示すＳＩＣＯＳ（SIde wall ba
se COntact Structure）、図５（ｃ）に示すnon-self-a
lign型のいずれのトランジスタ構造においても本発明に
係るペデスタルの形成が可能である。
膜を形成し、これをパターニングしてエミッタ電極13と
ベース電極14とコレクタ電極（図示せず。）とを形成す
る。なお、ポリシリコン層８のパターニングはペデスタ
ル形成のためのイオン注入工程やエミッタ形成用のイオ
ン注入工程の前に実施してもよい。また、エミッタ形成
用のイオン注入はペデスタル形成用のイオン注入の前に
実施してもよい。さらにまた、エミッタ形成用開口部の
構造は図２・３に示す構造に限定されるものではなく、
図５（ａ）に示すＳＳＴ（Super Self-Aligned Transis
tor ）や特開昭62−183558に開示されている構造のトラ
ンジスタ、図５（ｂ）に示すＳＩＣＯＳ（SIde wall ba
se COntact Structure）、図５（ｃ）に示すnon-self-a
lign型のいずれのトランジスタ構造においても本発明に
係るペデスタルの形成が可能である。
【００２０】また、以上の説明はＮＰＮ型バイポーラト
ランジスタについて述べたが、ＰＮＰ型のトランジスタ
においてもＮ型とＰ型を逆にすれば適用できることは当
然である。
ランジスタについて述べたが、ＰＮＰ型のトランジスタ
においてもＮ型とＰ型を逆にすれば適用できることは当
然である。
【００２１】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法においては、エミッタ形成用開口にエ
ミッタ電極の一部をなす導電体層を形成してから不純物
をイオン注入してペデスタル領域を形成するので、製造
工程の増加を伴うことなくセルフアラインでペデスタル
を小さく形成することができる。その結果、ペデスタル
領域の幅の広がりが押さえられるとゝもに、ベース〜コ
レクタ間の寄生容量が小さくなってバイポーラトランジ
スタの高速化が可能になる。
体装置の製造方法においては、エミッタ形成用開口にエ
ミッタ電極の一部をなす導電体層を形成してから不純物
をイオン注入してペデスタル領域を形成するので、製造
工程の増加を伴うことなくセルフアラインでペデスタル
を小さく形成することができる。その結果、ペデスタル
領域の幅の広がりが押さえられるとゝもに、ベース〜コ
レクタ間の寄生容量が小さくなってバイポーラトランジ
スタの高速化が可能になる。
【図１】本発明の原理説明図である。
【図２】本発明に係るバイポーラトランジスタの製造工
程説明図である。
程説明図である。
【図３】本発明に係るバイポーラトランジスタの製造工
程説明図である。
程説明図である。
【図４】従来技術に係るバイポーラトランジスタの製造
工程説明図である。
工程説明図である。
【図５】エミッタ形成領域の開口部の各種形状を示す図
である。
である。
１ 半導体層（シリコン基板） ２ フィールド絶縁層 ３ 第１の導電層（ポリシリコン層） ４ 絶縁層（二酸化シリコン層） ５ 開口 ６ 内部ベース ７ 側壁絶縁層（二酸化シリコン層） ８ 第２の導電層（ポリシリコン層） ９ ペデスタル領域 10 開口 11 エミッタ 12 外部ベース 13 エミッタ電極 14 ベース電極
Claims (1)
- 【請求項１】 一導電型半導体層（１）上に、エミッタ
形成領域に開口（５）を有するベース引き出し電極用の
第１の導電層（３）と絶縁層（４）とを積層形成する工
程と、 前記開口（５）を介して反対導電型不純物を導入して前
記一導電型半導体層（１）に内部ベース領域（６）を形
成する工程と、 前記開口（５）の側壁に側壁絶縁層（７）を形成する工
程と、 該側壁絶縁層（７）の形成された前記開口（５）内にエ
ミッタ電極の一部をなす第２の導電層（８）を形成する
工程と、 該第２の導電層（８）を貫通して一導電型の不純物を導
入してエミッタ形成領域直下の前記内部ベース領域
（６）下部に一導電型のペデスタル領域（９）を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330992A JPH05259175A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330992A JPH05259175A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259175A true JPH05259175A (ja) | 1993-10-08 |
Family
ID=12939124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330992A Pending JPH05259175A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0762511A1 (en) * | 1995-08-31 | 1997-03-12 | Nec Corporation | Bipolar transistor and method of manufacturing the same |
| JP2002050629A (ja) * | 2000-08-01 | 2002-02-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1992
- 1992-03-12 JP JP5330992A patent/JPH05259175A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0762511A1 (en) * | 1995-08-31 | 1997-03-12 | Nec Corporation | Bipolar transistor and method of manufacturing the same |
| US5880516A (en) * | 1995-08-31 | 1999-03-09 | Nec Corporation | Semiconductor device utilizing a pedestal collector region and method of manufacturing the same |
| JP2002050629A (ja) * | 2000-08-01 | 2002-02-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010605 |