JP2002050629A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 エミッタ拡散層のみならず、ベース拡散層及
びコレクタ拡散層を自己整合的に形成し、バイポーラト
ランジスタの更なる微細化・高性能化を容易且つ確実に
可能とする。 【解決手段】 ベース及びエミッタとコレクタとを区画
する分離構造を設けず、素子領域３にパターン形成され
たエミッタ層１１と当該素子領域３を区画するフィール
ド酸化膜２により、外部ベース拡散層１５及びコレクタ
拡散層１７の形成部位を画定し、これらの拡散層をエミ
ッタ層１１及びフィールド酸化膜２に対して自己整合的
に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるバーテカ
ルバイポーラトランジスタ（vertical bipolar transis
tor）を備えた半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年では、移動体通信や無線ＬＡＮ（Lo
cal Aria Network）には１〜３ＧＨｚの周波数帯が使用
されており、これに対応する高周波デバイスとしてバー
テカルバイポーラトランジスタが注目されている。

【０００３】図１５は、従来のバーテカルバイポーラト
ランジスタの一例を示す概略断面図である。このトラン
ジスタは、いわゆる２層ポリシリコン・セルフアライメ
ント（自己ｄ整合）型のものであり、半導体基板３０１
上でフィールド酸化膜３０２により第１及び第２の領域
に区画され、第１の領域にエミッタ及びベース、第２の
領域にコレクタが形成されている。

【０００４】第１の領域では、半導体基板３０１の表層
に内部ベース拡散層３０３を挟んで外部ベース拡散層３
０７が、内部ベース拡散層３０３内にエミッタ拡散層３
０５がそれぞれ形成されており、外部ベース拡散層３０
７と接続されるように外部ベースポリシリコン層３０５
が、エミッタ拡散層３０５と接続されるように、外部ベ
ースポリシリコン層３０５とサイドウォール３０６を介
してエミッタポリシリコン層３０７がそれぞれパターン
形成されている。

【０００５】他方、第２の領域では、半導体基板３０１
の表層にコレクタ拡散層３０８が形成され、これと接続
されるようにコレクタポリシリコン層３０９がパターン
形成されている。

【０００６】そして、コンタクト孔を埋め込む各プラグ
３１０を介して、外部ベースポリシリコン層３０５、エ
ミッタポリシリコン層３０７及びコレクタポリシリコン
層３０９とそれぞれ接続される外部ベース電極３１１、
エミッタ電極３１２及びコレクタ電極３１３がパターン
形成され、トランジスタが構成される。

【０００７】

【発明が解決しようとする課題】近年、高周波数帯を使
用する各種通信機器の小型化の要請が強まるなかで、主
要デバイスとなるバーテカルバイポーラトランジスタに
は更なる微細化・高性能化が要求されている。

【０００８】前述のバーテカルバイポーラトランジスタ
では、ベースとエミッタが同一領域（第１の領域）に設
けられるため、外部ベースポリシリコン層３０５をパタ
ーニングする際、形成した開口部を用いて内部ベース拡
散層３０３及びエミッタ拡散層３０５を自己整合的に形
成することは可能である。他方、コレクタは第１の領域
とフィールド酸化膜３０２で区画された別領域（第２の
領域）に設けられるため、コレクタ拡散層３０８をエミ
ッタに対して自己整合的に形成することはできない。

【０００９】従って、拡散層の製造工程には高い精度が
要求されるとともに、素子内にフィールド酸化膜が存す
ることにより、トランジスタ全体の微細化が阻害される
という問題がある。

【００１０】更に、バイポーラトランジスタの高性能化
を図るには、遮断周波数（ｆ_T）を高め、ベース−コレ
クタ間容量（Ｃｃｂ）及びベース抵抗（Ｒｂ）を低減す
ることが必要であるが、このためにも素子サイズの縮小
が求められる。

【００１１】このように現在のところ、バーテカルバイ
ポーラトランジスタはそのコレクタをベース及びエミッ
タと自己整合的に形成することができず、当該トランジ
スタに強く要求される微細化・高性能化が妨げられる状
況にある。

【００１２】そこで本発明は、前記課題に鑑みてなされ
たものであり、エミッタ拡散層のみならず、ベース拡散
層及びコレクタ拡散層を自己整合的に形成し、バイポー
ラトランジスタの更なる微細化・高性能化を容易且つ確
実に可能とする半導体装置及びその製造方法を提供する
ことを目的とする。

【００１３】

【課題を解決するための手段】本発明者は、鋭意検討の
結果、以下に示す発明の諸態様に想到した。

【００１４】本発明は、半導体基板の表層にベース拡散
層、エミッタ拡散層及びコレクタ拡散層が形成されると
ともに、各々と接続されるベース電極、エミッタ電極及
びコレクタ電極を有してバイポーラトランジスタが構成
されてなる半導体装置を対象とする。

【００１５】本発明の半導体装置は、同一の素子領域内
にベース拡散層、エミッタ拡散層及びコレクタ拡散層が
設けられており、エミッタ拡散層とエミッタ電極とを接
続するエミッタ層がパターン形成されるとともに、エミ
ッタ層に対して自己整合的にベース拡散層及びコレクタ
拡散層が形成されてなることを特徴とする。

【００１６】この半導体装置においては、ベース及びエ
ミッタとコレクタとを区画する分離構造がなく、素子領
域にパターン形成されたエミッタ層と当該素子領域を区
画する分離構造により、ベース拡散層及びコレクタ拡散
層の形成部位が画定されるため、これらの拡散層を自己
整合的に形成することができる。これにより、同一素子
領域内の狭い部位にベース拡散層、エミッタ拡散層及び
コレクタ拡散層が隣接して形成され、素子の微細化とと
もにベース−コレクタ間容量（Ｃｃｂ）及びベース抵抗
（Ｒｂ）、コレクタ抵抗の低減、遮断周波数（ｆ_T）の
向上が実現する。

【００１７】本発明の半導体装置では、ベース拡散層上
及びコレクタ拡散層上にシリサイド層を形成することが
好適である。ここで、シリサイド種によっては不純物濃
度の高いエミッタ層にコンタクト不良等が生じるおそれ
があることから、エミッタ層上に保護膜を形成し、当該
エミッタ層上をシリサイド層の非形成領域とすることが
好ましい。

【００１８】この半導体装置においては、前述のように
エミッタ層に対して自己整合的にベース拡散層及びコレ
クタ拡散層が形成され、これら拡散層の表面積を素子領
域内で最大限確保することができる。そして、これら拡
散層の表面がシリサイド層の形成部位となるため、シリ
サイド化によるベース抵抗及びコレクタ抵抗の可及的な
低減が実現する。

【００１９】更に、同一の半導体基板上に前述のバイポ
ーラトランジスタと共にＣＭＯＳトランジスタを形成
し、いわゆるＢｉ−ＣＭＯＳトランジスタを構成するよ
うにしても好適である。

【００２０】本発明は、前記構造の半導体装置の製造方
法を対象とし、半導体基板上に素子分離構造を形成して
素子領域を画定する工程と、素子領域の表層に第１導電
型の不純物を導入する工程と、素子領域上に第１導電型
の不純物を導入してなるエミッタ層をパターン形成する
工程と、エミッタ層の片側の一方における素子領域の表
層に、エミッタ層及び素子分離構造に対して自己整合的
に第２導電型の不純物を導入し、ベース拡散層を形成す
る工程と、エミッタ層の片側の他方における素子領域の
表層に、エミッタ層及び素子分離構造に対して自己整合
的に第１導電型の不純物を導入し、コレクタ拡散層を形
成する工程と、半導体基板を熱処理し、エミッタ層中の
不純物を半導体基板の表層に拡散させ、自己整合的にエ
ミッタ拡散層を形成する工程と、ベース拡散層、エミッ
タ層を介したエミッタ拡散層及びコレクタ拡散層とそれ
ぞれ接続されるベース電極、エミッタ電極及びコレクタ
電極を形成する工程とを有することを特徴とする。

【００２１】

【発明の実施の形態】以下、本発明を適用した好適な諸
実施形態について、図面を参照しながら詳細に説明す
る。

【００２２】（第１の実施形態）本実施形態では、半導
体装置としてバーテカルバイポーラトランジスタを例示
する。図１は、本実施形態のバーテカルバイポーラトラ
ンジスタを示す概略平面図であり、図２は図１の破線Ｉ
−Ｉ’に沿った概略断面図である。

【００２３】このトランジスタは、半導体基板１上で素
子分離構造であるフィールド酸化膜２により区画された
素子領域３に、ベース、エミッタ及びコレクタが形成さ
れてなるものである。なおここでは、ｎｐｎ型のバイポ
ーラトランジスタを例示する。

【００２４】エミッタは、ポリシリコンからなり半導体
基板１上にパターン形成されたエミッタ層１１と、エミ
ッタ層１１の直下における半導体基板１の表層に設けら
れてなるｐ型の内部ベース拡散層１２内にエミッタ層１
１からの熱拡散により自己整合的に形成され、エミッタ
層１１と接続されたｎ型のエミッタ拡散層１３と、層間
絶縁膜２１に形成されたコンタクト孔２２を埋め込むコ
ンタクトプラグ２３を介してエミッタ層１１と接続され
るようにパターン形成されたエミッタ電極１４とを備え
て構成されている。

【００２５】ベースは、内部ベース拡散層１２と接続さ
れるようにイオン注入によりエミッタ層１１に対して自
己整合的に形成されてなるｐ型の外部ベース拡散層１５
と、層間絶縁膜２１に形成されたコンタクト孔２４を埋
め込むコンタクトプラグ２５を介して外部ベース拡散層
１５と接続されるようにパターン形成されたベース電極
１６とを備えて構成されている。

【００２６】コレクタは、イオン注入によりエミッタ層
１１に対して自己整合的に形成されてなるｎ型のコレク
タ拡散層１７と、層間絶縁膜２１に形成されたコンタク
ト孔２６を埋め込むコンタクトプラグ２７を介してコレ
クタ拡散層１７と接続されるようにパターン形成された
コレクタ電極１８とを備えて構成されている。

【００２７】ここで、エミッタ拡散層１３、外部ベース
拡散層１５及びコレクタ拡散層１７の各表面に、金属シ
リサイド層１９を形成し、抵抗の低減化を図ることが好
適である。

【００２８】このように、本実施形態のバーテカルバイ
ポーラトランジスタによれば、ベース及びエミッタとコ
レクタとを区画する分離構造がなく、素子領域３にパタ
ーン形成されたエミッタ層１１と当該素子領域３を区画
するフィールド酸化膜２により、外部ベース拡散層１５
及びコレクタ拡散層１７の形成部位が画定されるため、
これらの拡散層を自己整合的に形成することができる。
これにより、同一素子領域内の狭い部位に外部ベース拡
散層１５、エミッタ拡散層１３及びコレクタ拡散層１７
が隣接して形成され、素子の微細化とともにベース−コ
レクタ間容量（Ｃｃｂ）及びベース抵抗（Ｒｂ）、コレ
クタ抵抗の低減、遮断周波数（ｆ_T）の向上が実現す
る。

【００２９】更に、前述のようにエミッタ層１１に対し
て自己整合的に外部ベース拡散層１５及びコレクタ拡散
層１７が形成され、これら拡散層の表面積を素子領域３
内で最大限確保することができるため、これら拡散層の
表面が金属シリサイド層１９の形成部位となるため、シ
リサイド化によるベース抵抗及びコレクタ抵抗の可及的
な低減が実現する。

【００３０】続いて、本実施形態のバーテカルバイポー
ラトランジスタの製造方法について説明する。図３〜図
５は、この製造方法を工程順に示す概略断面図である。

【００３１】先ず、いわゆるＬＯＣＯＳ法により素子分
離構造となるフィールド酸化膜２を形成し、素子領域３
を画定する。具体的には、図３（ａ）に示すように、ｐ
型のシリコン半導体基板１をO₂雰囲気で熱酸化し、その
表面に膜厚３ｎｍ程度のシリコン酸化膜３１を形成す
る。

【００３２】次に、ＣＶＤ法によりシリコン酸化膜３１
上にシリコン窒化膜３２を膜厚１２０ｎｍ程度に堆積形
成した後、シリコン窒化膜３２をパターニングし、素子
領域３となる部位のみにシリコン窒化膜３２を残す。

【００３３】そして、シリコン窒化膜３２をマスクとし
て９５０℃、ウェットO₂雰囲気で熱酸化し、半導体基板
１の素子分離領域に膜厚３００ｎｍ程度の厚いフィール
ド酸化膜２を形成する。

【００３４】続いて、シリコン窒化膜３２をエッチング
除去した後、図３（ｂ）に示すように、素子領域３にｎ
型不純物、ここではＰ⁺（リン）を加速エネルギー１Ｍ
ｅＶ、ドーズ量１×１０¹³／ｃｍ²の条件でイオン注入
し、ｎウェル４を形成する。

【００３５】続いて、シリコン酸化膜３１をＨＦ溶液を
用いたウェットエッチングにより除去した後、図３
（ｃ）に示すように、半導体基板１をドライO₂雰囲気で
熱酸化し、素子領域３に膜厚１０ｎｍ程度のシリコン酸
化膜３３を形成する。

【００３６】次に、シリコン酸化膜３３下のｎウェル４
にｐ型不純物、ここではＢ⁺（硼素）を加速エネルギー
１０ｋｅＶ、ドーズ量７×１０¹²／ｃｍ²の条件でイオ
ン注入し、内部ベース拡散層１２を形成する。

【００３７】次に、シリコン酸化膜３３をパターニング
してエミッタ窓３４を開口形成する。このとき、ｎウェ
ル４の不純物プロファイルに傾斜を付けるため、エミッ
タ窓３４を形成した際のレジストを用いてｎ型不純物、
ここではＰ⁺（リン）を加速エネルギー１８０ｋｅＶ、
ドーズ量５×１０¹²／ｃｍ²程度の条件でイオン注入
し、追加コレクタ拡散層４１を形成しても良い。

【００３８】続いて、図３（ｄ）に示すように、ＣＶＤ
法によりポリシリコンを膜厚２００ｎｍ程度に堆積形成
した後、ポリシリコンの全面にｎ型不純物、ここではＡ
ｓ⁺（砒素）を加速エネルギー７０ｋｅＶ、ドーズ量２
×１０¹⁶／ｃｍ²程度の条件でイオン注入する。

【００３９】次に、ポリシリコンをパターニングしてエ
ミッタ層１１を形成する。具体的には、ポリシリコン上
にレジストを塗布し、これを電極形状に加工してレジス
トパターン３６を形成する。そして、レジストパターン
３６をマスクとしてポリシリコンをドライエッチング
し、レジストパターン３６の形状に倣ったエミッタ層１
１を形成する。

【００４０】続いて、図４（ａ）に示すように、外部ベ
ース拡散層１５を形成する。具体的には、レジストパタ
ーン３６を残した状態で、更にレジストを塗布し、これ
を加工して素子領域３におけるエミッタ層１１の一方の
片側部位を開口するレジストパターン３７を形成する。

【００４１】そして、レジストパターン３６及びエミッ
タ層１１上のレジストパターン３７をマスクとして、素
子領域３にｐ型不純物、ここではＢ⁺（硼素）を加速エ
ネルギー２０ｋｅＶ、ドーズ量１×１０¹⁵／ｃｍ²程度
の条件でイオン注入し、エミッタ層１１に対して自己整
合的に外部ベース拡散層１５を形成する。

【００４２】続いて、レジストパターン３６，３７を灰
化処理等により除去した後、図４（ｂ）に示すように、
エミッタ層１１を覆うようにＣＶＤ法によりシリコン酸
化膜を膜厚１００ｎｍ程度に堆積形成し、このシリコン
酸化膜の全面を異方性エッチングして、エミッタ層１１
の側面のみにシリコン酸化膜を残し（このとき、シリコ
ン酸化膜３３の露出部位も除去される。）、サイドウォ
ール２０を形成する。なお、このサイドウォール２０
は、後述の第２の実施形態でｂｉ−ＣＭＯＳトランジス
タを製造する際に特に有効となる。

【００４３】次に、コレクタ拡散層１７を形成する。具
体的には、レジストを塗布し、これを加工して素子領域
３におけるエミッタ層１１の他方の片側部位を開口する
レジストパターン３８を形成する。

【００４４】そして、レジストパターン３８をマスクと
して、素子領域３にｎ型不純物、ここではＡｓ⁺（砒
素）を加速エネルギー４０ｋｅＶ、ドーズ量２×１０¹⁵
／ｃｍ²程度の条件でイオン注入し、エミッタ層１１に
対して自己整合的にコレクタ拡散層１７を形成する。

【００４５】続いて、レジストパターン３８を灰化処理
等により除去した後、図４（ｃ）に示すように、内部ベ
ース拡散層１２内にエミッタ拡散層１３を形成する。具
体的には、半導体基板１を１０００℃、Ｎ₂雰囲気中で
２０秒間活性化アニール処理し、エミッタ層１１内のＡ
ｓ⁺（砒素）を内部ベース拡散層１２内へ拡散させ、エ
ミッタ拡散層１３を形成する。

【００４６】次に、エミッタ拡散層１３、外部ベース拡
散層１５及びコレクタ拡散層１７の各表面に金属シリサ
イド層１９を形成する。具体的には、金属シリサイド層
１９としてチタンシリサイド（ＴｉＳｉ₂）を形成する
場合を例示すれば、先ずスパッタ法によりチタン（Ｔ
ｉ）を膜厚１０ｎｍ程度に形成し、７００℃で３０秒間
Ｎ₂雰囲気中でアニール処理し、エミッタ拡散層１３、
外部ベース拡散層１５及びコレクタ拡散層１７の各表面
にＴｉＳｉを形成する。

【００４７】そして、Ｈ₂ＳＯ₄を用いてウェットエッチ
ングにより未反応のチタンを除去した後、８００℃で３
０秒間Ｎ₂雰囲気中でアニール処理し、ＴｉＳｉ₂からな
る金属シリサイド層１９を形成する。

【００４８】続いて、図５（ａ）に示すように、ＣＶＤ
法により全面に膜厚１０００ｎｍ程度にシリコン酸化膜
を堆積形成し、化学機械研磨法（ＣＭＰ法）によりシリ
コン酸化膜の表面を平坦化して層間絶縁膜２１を形成し
た後、エミッタ拡散層１３、外部ベース拡散層１５及び
コレクタ拡散層１７の上に形成された各金属シリサイド
層１９の表面の一部を露出させるように、層間絶縁膜２
１にコンタクト孔２２，２４，２６を形成する。

【００４９】続いて、図５（ｂ）に示すように、コンタ
クト孔２２，２４，２６のそれぞれの内壁を覆う下地膜
３９，バリアメタル膜４０として、それぞれスパッタ法
によりＴｉ，ＴｉＮを膜厚４０ｎｍ，５０ｎｍ程度に順
次形成した後、コンタクト孔２２，２４，２６を埋め込
むようにＣＶＤ法によりタングステン（Ｗ）を膜厚４０
０ｎｍ程度に堆積形成する。そして、ＣＭＰ法によりタ
ングステン（Ｗ）、バリアメタル膜４０及び下地膜３９
を表面研磨することにより、これらをコンタクト孔２
２，２４，２６内のみに残し、コンタクトプラグ２３，
２５，２７を形成する。

【００５０】次に、層間絶縁膜３８上にスパッタ法によ
りＴｉ４１、Ａｌ４２及びＴｉＮ４３をそれぞれ膜厚４
０ｎｍ、４００ｎｍ、１００ｎｍ程度に順次形成し、こ
れらＴｉ４１、Ａｌ４２及びＴｉＮ４３を配線形状にパ
ターニングすることにより、コンタクトプラグ２３，２
５，２７とそれぞれ接続されるエミッタ電極１４、ベー
ス電極１６及びコレクタ電極１８を形成する。

【００５１】しかる後、更なる層間絶縁膜や上層配線等
の形成工程を経て、バーテカルバイポーラトランジスタ
を完成させる。

【００５２】以上説明したように、本実施形態によれ
ば、エミッタ拡散層１３のみならず、外部ベース拡散層
１５及びコレクタ拡散層１７を自己整合的に形成し、バ
イポーラトランジスタの更なる微細化・高性能化が容易
且つ確実に可能となる。

【００５３】（第２の実施形態）次いで、第２の実施形
態について説明する。ここでは、半導体装置として、バ
ーテカルバイポーラトランジスタとＣＭＯＳトランジス
タが混載されたＢｉ−ＣＭＯＳトランジスタを例示す
る。本例では、バーテカルバイポーラトランジスタの構
造は第１の実施形態のそれとほぼ同様であるため、便宜
上、Ｂｉ−ＣＭＯＳトランジスタの製造方法と共にその
構造を説明する。図６〜図９は、この製造方法を工程順
に示す概略断面図である。なお、第１の実施形態で示し
た構成部材等と同様のものについては同符号を記し、ま
た便宜上、図３〜図５に対応する一部の図示を省略す
る。

【００５４】先ず、いわゆるＬＯＣＯＳ法により素子分
離構造となるフィールド酸化膜２，１０２を形成し、バ
イポーラトランジスタの素子領域３及びＣＭＯＳトラン
ジスタの素子領域１０３ａ，１０３ｂを画定する。ここ
で、１０３ａはｐチャネルトランジスタの素子領域、１
０３ｂはｎチャネルトランジスタの素子領域である。

【００５５】具体的には、図６に示すように、ｐ型のシ
リコン半導体基板１をO₂雰囲気で熱酸化し、その表面に
膜厚３ｎｍ程度のシリコン酸化膜３１を形成する。

【００５６】次に、ＣＶＤ法によりシリコン酸化膜３１
上にシリコン窒化膜３２を膜厚１２０ｎｍ程度に堆積形
成した後、シリコン窒化膜３２をパターニングし、各素
子領域３，１０３ａ，１０３ｂとなる部位のみにシリコ
ン窒化膜３２を残す。そして、シリコン窒化膜３２をマ
スクとして９５０℃、ウェットO₂雰囲気で熱酸化し、半
導体基板１の素子分離領域に膜厚３００ｎｍ程度の厚い
各フィールド酸化膜２，１０２を形成する。

【００５７】続いて、シリコン窒化膜３２をエッチング
除去した後、図７に示すように、バイポーラトランジス
タの素子領域３にｎ型不純物、ここではＰ⁺（リン）を
加速エネルギー１ＭｅＶ、ドーズ量１×１０¹³／ｃｍ²
の条件でイオン注入し、ｎウェル４を形成する。

【００５８】更に、ｐチャネルトランジスタの素子領域
１０３ａにｎ型不純物、ここではＰ ⁺（リン）を加速エ
ネルギー６００ｋｅＶ、ドーズ量５×１０¹²／ｃｍ²の
条件で、続いて加速エネルギー３００ｋｅＶ、ドーズ量
４×１０¹²／ｃｍ²の条件でイオン注入し、ｎウェル１
０４ａを形成する。

【００５９】更に、ｎチャネルトランジスタの素子領域
１０３ｂにｐ型不純物、ここではＢ ⁺（硼素）を加速エ
ネルギー３００ｋｅＶ、ドーズ量１×１０¹³／ｃｍ²の
条件でイオン注入し、ｐウェル１０４ｂを形成する。

【００６０】次に、シリコン酸化膜３１をＨＦ溶液を用
いたウェットエッチングにより除去した後、半導体基板
１を９００℃のドライO₂雰囲気で熱酸化し、素子領域
３，１０３ａ，１０３ｂに膜厚７ｎｍ程度のシリコン酸
化膜１１１を形成する。このシリコン酸化膜１１１は、
１０３ａ，１０３ｂ上で各トランジスタのゲート絶縁膜
となる。

【００６１】次に、素子領域３のみを露出させるレジス
トパターンをマスクとして、シリコン酸化膜１１１下の
ｎウェル４にｐ型不純物、ここではＢ⁺（硼素）を加速
エネルギー１０ｋｅＶ、ドーズ量７×１０¹²／ｃｍ²の
条件でイオン注入し、内部ベース拡散層１２を形成す
る。

【００６２】次に、素子領域３において、シリコン酸化
膜１１１をパターニングしてエミッタ窓３４を開口形成
する。このとき、ｎウェル４の不純物プロファイルに傾
斜を付けるため、エミッタ窓３４を形成した際のレジス
トを用いてｎ型不純物、ここではＰ⁺（リン）を加速エ
ネルギー１８０ｋｅＶ、ドーズ量５×１０¹²／ｃｍ²程
度の条件でイオン注入し、追加コレクタ拡散層４１を形
成しても良い。

【００６３】次に、ＣＶＤ法により全面にポリシリコン
を膜厚２００ｎｍ程度に堆積形成した後、ポリシリコン
の素子領域３上の部分のみにｎ型不純物、ここではＡｓ
⁺（砒素）を加速エネルギー７０ｋｅＶ、ドーズ量２×
１０¹⁶／ｃｍ²程度の条件でイオン注入する。

【００６４】次に、ポリシリコンをパターニングして、
エミッタ層１１、ゲート電極１０５ａ，１０５ｂを形成
する。具体的には、ポリシリコン上にレジストを塗布
し、これを各素子領域３，１０３ａ，１０３ｂ上でそれ
ぞれ電極形状に加工してレジストパターン３６を形成す
る。

【００６５】そして、レジストパターン３６をマスクと
してポリシリコンをドライエッチングし、レジストパタ
ーン３６の形状に倣ったエミッタ層１１を素子領域３
に、ゲート電極１０５ａを素子領域１０３ａに、ゲート
電極１０５ｂを素子領域１０３ｂにそれぞれ形成する。

【００６６】続いて、図８に示すように、素子領域３に
外部ベース拡散層１５を形成する。具体的には、レジス
トパターン３６を残した状態で、更にレジストを塗布
し、これを加工して素子領域３におけるエミッタ層１１
の一方の片側部位を開口するレジストパターン３７を形
成する。

【００６７】そして、レジストパターン３６及びエミッ
タ層１１上のレジストパターン３７をマスクとして、素
子領域３にｐ型不純物、ここではＢ⁺（硼素）を加速エ
ネルギー２０ｋｅＶ、ドーズ量１×１０¹⁵／ｃｍ²程度
の条件でイオン注入し、エミッタ層１１に対して自己整
合的に外部ベース拡散層１５を形成する。

【００６８】次に、レジストパターン３６，３７を灰化
処理等により除去した後、素子領域１０３ｂのみを開口
するレジストパターンを形成し、これをマスクとしてｎ
型不純物、ここではＰ⁺（リン）を加速エネルギー２０
ｋｅＶ、ドーズ量１×１０¹³／ｃｍ²程度の条件でイオ
ン注入し、ゲート電極１０５ｂに対して自己整合的にｎ
チャネルトランジスタ用のＬＤＤ拡散層１０６を形成す
る。

【００６９】次に、全面を覆うようにＣＶＤ法によりシ
リコン酸化膜を膜厚１００ｎｍ程度に堆積形成し、この
シリコン酸化膜の全面を異方性エッチングして、エミッ
タ層１１、ゲート電極１０５ａ，１０５ｂの各側面のみ
にシリコン酸化膜を残し、サイドウォール２０をそれぞ
れ形成する。

【００７０】次に、コレクタ拡散層１７及びｎチャネル
トランジスタのソース／ドレイン１１７ｂをそれぞれ形
成する。

【００７１】具体的には、レジストを塗布し、これを加
工して素子領域３におけるエミッタ層１１の他方の片側
部位及び素子領域１０３ｂを開口するレジストパターン
３８を形成する。

【００７２】そして、レジストパターン３８をマスクと
して、素子領域３，１０３ｂにｎ型不純物、ここではＡ
ｓ⁺（砒素）を加速エネルギー４０ｋｅＶ、ドーズ量２
×１０¹⁵／ｃｍ²程度の条件でイオン注入し、素子領域
３ではエミッタ層１１に対して自己整合的にコレクタ拡
散層１７を、素子領域１０３ｂではゲート電極１０５ｂ
及びサイドウォール２０に対して自己整合的に、ＬＤＤ
拡散層１０６と接続されるソース／ドレイン１１７ｂを
それぞれ形成する。

【００７３】次に、ｐチャネルトランジスタのソース／
ドレイン１１７ｂを形成する。具体的には、レジストパ
ターン３８を灰化処理等により除去した後、レジストを
塗布し、これを加工して素子領域１０３ａを開口するレ
ジストパターン１３８を形成する。

【００７４】そして、レジストパターン１３８をマスク
として、素子領域１０３ａにｐ型不純物、ここではＢ⁺
（硼素）を加速エネルギー７ｋｅＶ、ドーズ量２×１０
¹⁵／ｃｍ²程度の条件でイオン注入し、素子領域１０３
ａにゲート電極１０５ａ及びサイドウォール２０に対し
て自己整合的にソース／ドレイン１１７ａをそれぞれ形
成する。

【００７５】次に、内部ベース拡散層１２内にエミッタ
拡散層１３を形成する。具体的には、半導体基板１を１
０００℃、Ｎ₂雰囲気中で２０秒間活性化アニール処理
し、エミッタ層１１内のＡｓ⁺（砒素）を内部ベース拡
散層１２内へ拡散させ、エミッタ拡散層１３を形成す
る。

【００７６】続いて、図９に示すように、素子領域３で
はエミッタ拡散層１３、外部ベース拡散層１５及びコレ
クタ拡散層１７の各表面、素子領域１０３ａではゲート
電極１０５ａ及びソース／ドレイン１１７ａの各表面、
素子領域１０３ｂではゲート電極１０５ｂ及びソース／
ドレイン１１７ｂの各表面にそれぞれ金属シリサイド層
１９を形成する。

【００７７】具体的には、金属シリサイド層１９として
チタンシリサイド（ＴｉＳｉ₂）を形成する場合を例示
すれば、先ずスパッタ法によりチタン（Ｔｉ）を膜厚１
０ｎｍ程度に形成し、７００℃で３０秒間Ｎ₂雰囲気中
でアニール処理し、上述の各表面にそれぞれＴｉＳｉを
形成する。

【００７８】そして、Ｈ₂ＳＯ₄を用いてウェットエッチ
ングにより未反応のチタンを除去した後、８００℃で３
０秒間Ｎ₂雰囲気中でアニール処理し、ＴｉＳｉ₂からな
る金属シリサイド層１９を形成する。

【００７９】次に、ＣＶＤ法により全面に膜厚１０００
ｎｍ程度にシリコン酸化膜を堆積形成し、化学機械研磨
法（ＣＭＰ法）によりシリコン酸化膜の表面を平坦化し
て層間絶縁膜２１を形成する。

【００８０】次に、層間絶縁膜２１に配線接続用の各コ
ンタクト孔２２，２４，２６，１２２ａ，１２４ａ，１
２６ａ，１２２ｂ，１２４ｂ，１２６ｂを形成する。具
体的には、素子領域３についてはエミッタ拡散層１３、
外部ベース拡散層１５及びコレクタ拡散層１７の上に形
成された各金属シリサイド層１９の表面の一部を、素子
領域１０３ａについてはゲート電極１０５ａ及びソース
／ドレイン１１７ａの上に形成された各金属シリサイド
層１９の表面の一部を、素子領域１０３ｂについてはゲ
ート電極１０５ｂ及びソース／ドレイン１１７ｂの上に
形成された各金属シリサイド層１９の表面の一部をそれ
ぞれ露出させるように、層間絶縁膜２１にコンタクト孔
２２，２４，２６，１２２ａ，１２４ａ，１２６ａ，１
２２ｂ，１２４ｂ，１２６ｂをそれぞれ形成する。

【００８１】次に、コンタクト孔２２，２４，２６，１
２２ａ，１２４ａ，１２６ａ，１２２ｂ，１２４ｂ，１
２６ｂのそれぞれの内壁を覆う下地膜３９，バリアメタ
ル膜４０として、それぞれスパッタ法によりＴｉ，Ｔｉ
Ｎを膜厚４０ｎｍ，５０ｎｍ程度に順次形成した後、コ
ンタクト孔２２，２４，２６，１２２ａ，１２４ａ，１
２６ａ，１２２ｂ，１２４ｂ，１２６ｂを埋め込むよう
にＣＶＤ法によりタングステン（Ｗ）を膜厚４００ｎｍ
程度に堆積形成する。そして、ＣＭＰ法によりタングス
テン（Ｗ）、バリアメタル膜４０及び下地膜３９を表面
研磨することにより、これらをコンタクト孔２２，２
４，２６，１２２ａ，１２４ａ，１２６ａ，１２２ｂ，
１２４ｂ，１２６ｂ内のみに残し、コンタクトプラグ２
３，２５，２７，１２３ａ，１２５ａ，１２７ａ，１２
３ｂ，１２５ｂ，１２７ｂをそれぞれ形成する。

【００８２】次に、層間絶縁膜２１上にスパッタ法によ
りＴｉ４１、Ａｌ４２及びＴｉＮ４３をそれぞれ膜厚４
０ｎｍ、４００ｎｍ、１００ｎｍ程度に順次形成し、こ
れらＴｉ４１、Ａｌ４２及びＴｉＮ４３を配線形状にパ
ターニングすることにより、素子領域３については、コ
ンタクトプラグ２３，２５，２７とそれぞれ接続される
エミッタ電極１４、ベース電極１６及びコレクタ電極１
８を、素子領域１０３ａについては、コンタクトプラグ
１２３ａ，１２５ａ，１２７ａとそれぞれ接続される各
配線１１４ａ，１１６ａ，１１８ａを、素子領域１０３
ｂについては、コンタクトプラグ１２３ｂ，１２５ｂ，
１２７ｂとそれぞれ接続される各配線１１４ｂ，１１６
ｂ，１１８ｂをそれぞれ形成する。

【００８３】しかる後、更なる層間絶縁膜や上層配線等
の形成工程を経て、バーテカルバイポーラトランジスタ
及びＣＭＯＳトランジスタを備えてなるｂｉ−ＣＭＯＳ
トランジスタを完成させる。

【００８４】このように、本実施形態のｂｉ−ＣＭＯＳ
トランジスタによれば、バーテカルバイポーラトランジ
スタにおいて、ベース及びエミッタとコレクタとを区画
する分離構造がなく、素子領域３にパターン形成された
エミッタ層１１と当該素子領域３を区画するフィールド
酸化膜２により、外部ベース拡散層１５及びコレクタ拡
散層１７の形成部位が画定されるため、これらの拡散層
を自己整合的に形成することができる。これにより、同
一素子領域内の狭い部位に外部ベース拡散層１５、エミ
ッタ拡散層１３及びコレクタ拡散層１７が隣接して形成
され、素子の微細化とともにベース−コレクタ間容量
（Ｃｃｂ）及びベース抵抗（Ｒｂ）、コレクタ抵抗の低
減、遮断周波数（ｆ_T）の向上が実現する。

【００８５】更に、前述のようにエミッタ層１１に対し
て自己整合的に外部ベース拡散層１５及びコレクタ拡散
層１７が形成され、これら拡散層の表面積を素子領域３
内で最大限確保することができるため、これら拡散層の
表面が金属シリサイド層１９の形成部位となるため、シ
リサイド化によるベース抵抗及びコレクタ抵抗の可及的
な低減が実現する。

【００８６】以上説明したように、本実施形態によれ
ば、エミッタ拡散層１３のみならず、外部ベース拡散層
１５及びコレクタ拡散層１７を自己整合的に形成すると
ともに、バイポーラトランジスタの各製造工程を利用し
てＣＭＯＳトランジスタを効率良く形成し、ｂｉ−ＣＭ
ＯＳトランジスタの工程数を大幅に削減し、更には微細
化・高性能化を容易且つ確実に可能とする。

【００８７】（第３の実施形態）次いで、第３の実施形
態について説明する。ここでは第２の実施形態と同様
に、半導体装置として、バーテカルバイポーラトランジ
スタとＣＭＯＳトランジスタが混載されたＢｉ−ＣＭＯ
Ｓトランジスタを例示する。図１０〜図１３は、この製
造方法を工程順に示す概略断面図である。

【００８８】先ず、いわゆるＬＯＣＯＳ法により素子分
離構造となるフィールド酸化膜２，１０２を形成し、バ
イポーラトランジスタの素子領域３及びＣＭＯＳトラン
ジスタの素子領域１０３ａ，１０３ｂを画定する。ここ
で、１０３ａはｐチャネルトランジスタの素子領域、１
０３ｂはｎチャネルトランジスタの素子領域である。

【００８９】具体的には、図１０に示すように、ｐ型の
シリコン半導体基板１をO₂雰囲気で熱酸化し、その表面
に膜厚３ｎｍ程度のシリコン酸化膜３１を形成する。次
に、ＣＶＤ法によりシリコン酸化膜３１上にシリコン窒
化膜３２を膜厚１２０ｎｍ程度に堆積形成した後、シリ
コン窒化膜３２をパターニングし、各素子領域３，１０
３ａ，１０３ｂとなる部位のみにシリコン窒化膜３２を
残す。そして、シリコン窒化膜３２をマスクとして９５
０℃、ウェットO₂雰囲気で熱酸化し、半導体基板１の素
子分離領域に膜厚３００ｎｍ程度の厚い各フィールド酸
化膜２，１０２を形成する。

【００９０】続いて、シリコン窒化膜３２をエッチング
除去した後、図１１に示すように、バイポーラトランジ
スタの素子領域３にｎ型不純物、ここではＰ⁺（リン）
を加速エネルギー１ＭｅＶ、ドーズ量１×１０¹³／ｃｍ
²の条件でイオン注入し、ｎウェル４を形成する。

【００９１】更に、ｐチャネルトランジスタの素子領域
１０３ａにｎ型不純物、ここではＰ ⁺（リン）を加速エ
ネルギー６００ｋｅＶ、ドーズ量５×１０¹²／ｃｍ²の
条件で、続いて加速エネルギー３００ｋｅＶ、ドーズ量
４×１０¹²／ｃｍ²の条件でイオン注入し、ｎウェル１
０４ａを形成する。

【００９２】更に、ｎチャネルトランジスタの素子領域
１０３ｂにｐ型不純物、ここではＢ ⁺（硼素）を加速エ
ネルギー３００ｋｅＶ、ドーズ量１×１０¹³／ｃｍ²の
条件でイオン注入し、ｐウェル１０４ｂを形成する。

【００９３】次に、シリコン酸化膜３１をＨＦ溶液を用
いたウェットエッチングにより除去した後、半導体基板
１を９００℃のドライO₂雰囲気で熱酸化し、素子領域
３，１０３ａ，１０３ｂに膜厚７ｎｍ程度のシリコン酸
化膜１１１を形成する。このシリコン酸化膜１１１は、
１０３ａ，１０３ｂ上で各トランジスタのゲート絶縁膜
となる。

【００９４】次に、素子領域３のみを露出させるレジス
トパターンをマスクとして、シリコン酸化膜１１１下の
ｎウェル４にｐ型不純物、ここではＢ⁺（硼素）を加速
エネルギー１０ｋｅＶ、ドーズ量７×１０¹²／ｃｍ²の
条件でイオン注入し、内部ベース拡散層１２を形成す
る。

【００９５】次に、素子領域３において、シリコン酸化
膜１１１をパターニングしてエミッタ窓３４を開口形成
する。このとき、ｎウェル４の不純物プロファイルに傾
斜を付けるため、エミッタ窓３４を形成した際のレジス
トを用いてｎ型不純物、ここではＰ⁺（リン）を加速エ
ネルギー１８０ｋｅＶ、ドーズ量５×１０¹²／ｃｍ²程
度の条件でイオン注入し、追加コレクタ拡散層４１を形
成しても良い。

【００９６】次に、ＣＶＤ法により全面にポリシリコン
を膜厚２００ｎｍ程度に堆積形成した後、ポリシリコン
の素子領域３上の部分のみにｎ型不純物、ここではＡｓ
⁺（砒素）を加速エネルギー７０ｋｅＶ、ドーズ量２×
１０¹⁶／ｃｍ²程度の条件でイオン注入する。

【００９７】次に、ＣＶＤ法により全面にシリコン酸化
膜２０１を膜厚５０ｎｍ程度に堆積形成し、素子領域３
のポリシリコン上のみに残るようにシリコン酸化膜２０
１をパターニングする。

【００９８】次に、ポリシリコン及びシリコン酸化膜２
０１をパターニングして、エミッタ層１１、ゲート電極
１０５ａ，１０５ｂを形成する。具体的には、ポリシリ
コン及びシリコン酸化膜２０１上にレジストを塗布し、
これを各素子領域３，１０３ａ，１０３ｂ上でそれぞれ
電極形状に加工してレジストパターン３６を形成する。

【００９９】そして、レジストパターン３６をマスクと
してポリシリコン及びシリコン酸化膜２０１をドライエ
ッチングし、レジストパターン３６の形状に倣ったエミ
ッタ層１１を素子領域３に、ゲート電極１０５ａを素子
領域１０３ａに、ゲート電極１０５ｂを素子領域１０３
ｂにそれぞれ形成する。ここで、素子領域３のみにシリ
コン酸化膜２０１を残したため、エミッタ層１１上でこ
れと同一形状にシリコン酸化膜２０１がパターニングさ
れることになる。

【０１００】続いて、図１２に示すように、素子領域３
に外部ベース拡散層１５を形成する。具体的には、レジ
ストパターン３６を残した状態で、更にレジストを塗布
し、これを加工して素子領域３におけるエミッタ層１１
の一方の片側部位を開口するレジストパターン３７を形
成する。

【０１０１】そして、レジストパターン３６及びエミッ
タ層１１上のレジストパターン３７をマスクとして、素
子領域３にｐ型不純物、ここではＢ⁺（硼素）を加速エ
ネルギー２０ｋｅＶ、ドーズ量１×１０¹⁵／ｃｍ²程度
の条件でイオン注入し、エミッタ層１１に対して自己整
合的に外部ベース拡散層１５を形成する。

【０１０２】次に、レジストパターン３６，３７を灰化
処理等により除去した後、素子領域１０３ｂのみを開口
するレジストパターンを形成し、これをマスクとしてｎ
型不純物、ここではＰ⁺（リン）を加速エネルギー２０
ｋｅＶ、ドーズ量１×１０¹³／ｃｍ²程度の条件でイオ
ン注入し、ゲート電極１０５ｂに対して自己整合的にｎ
チャネルトランジスタ用のＬＤＤ拡散層１０６を形成す
る。

【０１０３】次に、全面を覆うようにＣＶＤ法によりシ
リコン酸化膜を膜厚１００ｎｍ程度に堆積形成し、この
シリコン酸化膜の全面を異方性エッチングして、エミッ
タ層１１、ゲート電極１０５ａ，１０５ｂの各側面のみ
にシリコン酸化膜を残し、サイドウォール２０をそれぞ
れ形成する。

【０１０４】次に、コレクタ拡散層１７及びｎチャネル
トランジスタのソース／ドレイン１１７ｂをそれぞれ形
成する。具体的には、レジストを塗布し、これを加工し
て素子領域３におけるエミッタ層１１の他方の片側部位
及び素子領域１０３ｂを開口するレジストパターン３８
を形成する。

【０１０５】そして、レジストパターン３８をマスクと
して、素子領域３，１０３ｂにｎ型不純物、ここではＡ
ｓ⁺（砒素）を加速エネルギー４０ｋｅＶ、ドーズ量２
×１０¹⁵／ｃｍ²程度の条件でイオン注入し、素子領域
３ではエミッタ層１１に対して自己整合的にコレクタ拡
散層１７を、素子領域１０３ｂではゲート電極１０５ｂ
及びサイドウォール２０に対して自己整合的に、ＬＤＤ
拡散層１０６と接続されるソース／ドレイン１１７ｂを
それぞれ形成する。

【０１０６】次に、ｐチャネルトランジスタのソース／
ドレイン１１７ｂを形成する。具体的には、レジストパ
ターン３８を灰化処理等により除去した後、レジストを
塗布し、これを加工して素子領域１０３ａを開口するレ
ジストパターン１３８を形成する。

【０１０７】そして、レジストパターン１３８をマスク
として、素子領域１０３ａにｐ型不純物、ここではＢ⁺
（硼素）を加速エネルギー７ｋｅＶ、ドーズ量２×１０
¹⁵／ｃｍ²程度の条件でイオン注入し、素子領域１０３
ａにゲート電極１０５ａ及びサイドウォール２０に対し
て自己整合的にソース／ドレイン１１７ａをそれぞれ形
成する。

【０１０８】次に、内部ベース拡散層１２内にエミッタ
拡散層１３を形成する。具体的には、半導体基板１を１
０００℃、Ｎ₂雰囲気中で２０秒間活性化アニール処理
し、エミッタ層１１内のＡｓ⁺（砒素）を内部ベース拡
散層１２内へ拡散させ、エミッタ拡散層１３を形成す
る。

【０１０９】続いて、図１３に示すように、素子領域３
では外部ベース拡散層１５及びコレクタ拡散層１７の各
表面、素子領域１０３ａではゲート電極１０５ａ及びソ
ース／ドレイン１１７ａの各表面、素子領域１０３ｂで
はゲート電極１０５ｂ及びソース／ドレイン１１７ｂの
各表面にそれぞれ金属シリサイド層１９を形成する。な
お、エミッタ層１１上はシリコン酸化膜２０１が設けら
れているため、シリサイド層１９の非形成領域となる。

【０１１０】具体的には、金属シリサイド層１９として
チタンシリサイド（ＴｉＳｉ₂）を形成する場合を例示
すれば、先ずスパッタ法によりチタン（Ｔｉ）を膜厚１
０ｎｍ程度に形成し、７００℃で３０秒間Ｎ₂雰囲気中
でアニール処理し、上述の各表面にそれぞれＴｉＳｉを
形成する。

【０１１１】そして、Ｈ₂ＳＯ₄を用いてウェットエッチ
ングにより未反応のチタンを除去した後、８００℃で３
０秒間Ｎ₂雰囲気中でアニール処理し、ＴｉＳｉ₂からな
る金属シリサイド層１９を形成する。

【０１１２】次に、ＣＶＤ法により全面に膜厚１０００
ｎｍ程度にシリコン酸化膜を堆積形成し、化学機械研磨
法（ＣＭＰ法）によりシリコン酸化膜の表面を平坦化し
て層間絶縁膜２１を形成する。

【０１１３】次に、層間絶縁膜２１に配線接続用の各コ
ンタクト孔２２，２４，２６，１２２ａ，１２４ａ，１
２６ａ，１２２ｂ，１２４ｂ，１２６ｂを形成する。具
体的には、素子領域３についてはエミッタ拡散層１３の
表面の一部、外部ベース拡散層１５及びコレクタ拡散層
１７の上に形成された各金属シリサイド層１９の表面の
一部を、素子領域１０３ａについてはゲート電極１０５
ａ及びソース／ドレイン１１７ａの上に形成された各金
属シリサイド層１９の表面の一部を、素子領域１０３ｂ
についてはゲート電極１０５ｂ及びソース／ドレイン１
１７ｂの上に形成された各金属シリサイド層１９の表面
の一部をそれぞれ露出させるように、層間絶縁膜２１に
コンタクト孔２２，２４，２６，１２２ａ，１２４ａ，
１２６ａ，１２２ｂ，１２４ｂ，１２６ｂをそれぞれ形
成する。

【０１１４】次に、コンタクト孔２２，２４，２６，１
２２ａ，１２４ａ，１２６ａ，１２２ｂ，１２４ｂ，１
２６ｂのそれぞれの内壁を覆う下地膜３９，バリアメタ
ル膜４０として、それぞれスパッタ法によりＴｉ，Ｔｉ
Ｎを膜厚４０ｎｍ，５０ｎｍ程度に順次形成した後、コ
ンタクト孔２２，２４，２６，１２２ａ，１２４ａ，１
２６ａ，１２２ｂ，１２４ｂ，１２６ｂを埋め込むよう
にＣＶＤ法によりタングステン（Ｗ）を膜厚４００ｎｍ
程度に堆積形成する。そして、ＣＭＰ法によりタングス
テン（Ｗ）、バリアメタル膜４０及び下地膜３９を表面
研磨することにより、これらをコンタクト孔２２，２
４，２６，１２２ａ，１２４ａ，１２６ａ，１２２ｂ，
１２４ｂ，１２６ｂ内のみに残し、コンタクトプラグ２
３，２５，２７，１２３ａ，１２５ａ，１２７ａ，１２
３ｂ，１２５ｂ，１２７ｂをそれぞれ形成する。

【０１１５】次に、層間絶縁膜２１上にスパッタ法によ
りＴｉ４１、Ａｌ４２及びＴｉＮ４３をそれぞれ膜厚４
０ｎｍ、４００ｎｍ、１００ｎｍ程度に順次形成し、こ
れらＴｉ４１、Ａｌ４２及びＴｉＮ４３を配線形状にパ
ターニングすることにより、素子領域３については、コ
ンタクトプラグ２３，２５，２７とそれぞれ接続される
エミッタ電極１４、ベース電極１６及びコレクタ電極１
８を、素子領域１０３ａについては、コンタクトプラグ
１２３ａ，１２５ａ，１２７ａとそれぞれ接続される各
配線１１４ａ，１１６ａ，１１８ａを、素子領域１０３
ｂについては、コンタクトプラグ１２３ｂ，１２５ｂ，
１２７ｂとそれぞれ接続される各配線１１４ｂ，１１６
ｂ，１１８ｂをそれぞれ形成する。

【０１１６】しかる後、更なる層間絶縁膜や上層配線等
の形成工程を経て、バーテカルバイポーラトランジスタ
及びＣＭＯＳトランジスタを備えてなるｂｉ−ＣＭＯＳ
トランジスタを完成させる。

【０１１７】このように、本実施形態のｂｉ−ＣＭＯＳ
トランジスタによれば、バーテカルバイポーラトランジ
スタにおいて、ベース及びエミッタとコレクタとを区画
する分離構造がなく、素子領域３にパターン形成された
エミッタ層１１と当該素子領域３を区画するフィールド
酸化膜２により、外部ベース拡散層１５及びコレクタ拡
散層１７の形成部位が画定されるため、これらの拡散層
を自己整合的に形成することができる。これにより、同
一素子領域内の狭い部位に外部ベース拡散層１５、エミ
ッタ拡散層１３及びコレクタ拡散層１７が隣接して形成
され、素子の微細化とともにベース−コレクタ間容量
（Ｃｃｂ）及びベース抵抗（Ｒｂ）、コレクタ抵抗の低
減、遮断周波数（ｆ_T）の向上が実現する。

【０１１８】更に、前述のようにエミッタ層１１に対し
て自己整合的に外部ベース拡散層１５及びコレクタ拡散
層１７が形成され、これら拡散層の表面積を素子領域３
内で最大限確保することができるため、これら拡散層の
表面が金属シリサイド層１９の形成部位となるため、シ
リサイド化によるベース抵抗及びコレクタ抵抗の可及的
な低減が実現する。

【０１１９】更に本例では、エミッタ層１１上のみにシ
リコン酸化膜２０１を形成し、これを保護膜として用い
てエミッタ層１１上をシリサイド層１９の非形成領域と
する。これは、シリサイド種によっては不純物濃度の高
いエミッタ層にコンタクト不良等が生じるおそれがある
ことから、エミッタ層を保護することとなり好適であ
る。

【０１２０】以上説明したように、本実施形態によれ
ば、エミッタ拡散層１３のみならず、外部ベース拡散層
１５及びコレクタ拡散層１７を自己整合的に形成すると
ともに、バイポーラトランジスタの各製造工程を利用し
てＣＭＯＳトランジスタを効率良く形成し、ｂｉ−ＣＭ
ＯＳトランジスタの工程数を大幅に削減し、更には微細
化・高性能化を容易且つ確実に可能とする。

【０１２１】なお、第２，第３の実施形態では、バーテ
カルバイポーラトランジスタとＣＭＯＳトランジスタが
混載されてなるｂｉ−ＣＭＯＳトランジスタを例示した
が、例えばバイポーラトランジスタと接続するように各
種素子、例えばＭＯＳトランジスタを形成しても良い。

【０１２２】この場合、図１４（ａ）に示すように、例
えばバイポーラトランジスタのコレクタとＭＯＳトラン
ジスタのソース／ドレイン２０２の一方とを共通とする
ことにより、図１４（ｂ）に示すように、素子領域３内
にバイポーラトランジスタと（ゲート絶縁膜２０３、ゲ
ート電極２０４を有する）ＭＯＳトランジスタの双方を
設けることが可能となり、微細・緻密なトランジスタが
実現できる。

【０１２３】以下、本発明の諸態様をまとめて記載す
る。

【０１２４】（付記１） 半導体基板の表層にベース拡
散層、エミッタ拡散層及びコレクタ拡散層が形成される
とともに、各々と接続されるベース電極、エミッタ電極
及びコレクタ電極を有してバイポーラトランジスタが構
成されてなる半導体装置であって、同一の素子領域内に
前記ベース拡散層、前記エミッタ拡散層及び前記コレク
タ拡散層が設けられており、前記エミッタ拡散層と前記
エミッタ電極とを接続するエミッタ層がパターン形成さ
れるとともに、前記エミッタ層に対して自己整合的に前
記ベース拡散層及び前記コレクタ拡散層が形成されてな
ることを特徴とする半導体装置。

【０１２５】（付記２） 前記ベース拡散層上及び前記
コレクタ拡散層上にシリサイド層が形成されていること
を特徴とする付記１に記載の半導体装置。

【０１２６】（付記３） 前記エミッタ層上に保護膜が
形成されており、前記保護膜により前記エミッタ層上が
シリサイド層の非形成領域とされていることを特徴とす
る付記２に記載の半導体装置。

【０１２７】（付記４） 同一の半導体基板上にバイポ
ーラトランジスタ及びＣＭＯＳトランジスタが形成され
てなる混載型の半導体装置であって、前記バイポーラト
ランジスタは、前記半導体基板の表層にベース拡散層、
エミッタ拡散層及びコレクタ拡散層が形成されるととも
に、各々と接続されるベース電極、エミッタ電極及びコ
レクタ電極を有しており、前記エミッタ拡散層と前記エ
ミッタ電極とを接続するエミッタ層がパターン形成され
るとともに、前記エミッタ層に対して自己整合的に前記
ベース拡散層及び前記コレクタ拡散層が形成されてなる
ことを特徴とする半導体装置。

【０１２８】（付記５） 前記ベース拡散層上及び前記
コレクタ拡散層上にシリサイド層が形成されていること
を特徴とする付記４に記載の半導体装置。

【０１２９】（付記６） 前記エミッタ層上に保護膜が
形成されており、前記保護膜により前記エミッタ層上が
シリサイド層の非形成領域とされていることを特徴とす
る付記５に記載の半導体装置。

【０１３０】（付記７） 半導体基板上にバイポーラト
ランジスタを備えてなる半導体装置の製造方法であっ
て、前記半導体基板上に素子分離構造を形成して素子領
域を画定する工程と、前記素子領域の表層に第１導電型
の不純物を導入する工程と、前記素子領域上に第１導電
型の不純物を導入してなるエミッタ層をパターン形成す
る工程と、前記エミッタ層の片側の一方における前記素
子領域の表層に、前記エミッタ層及び前記素子分離構造
に対して自己整合的に第２導電型の不純物を導入し、ベ
ース拡散層を形成する工程と、前記エミッタ層の片側の
他方における前記素子領域の表層に、前記エミッタ層及
び前記素子分離構造に対して自己整合的に第１導電型の
不純物を導入し、コレクタ拡散層を形成する工程と、前
記半導体基板を熱処理し、前記エミッタ層中の前記不純
物を前記半導体基板の表層に拡散させ、自己整合的にエ
ミッタ拡散層を形成する工程と、前記ベース拡散層、前
記エミッタ層を介した前記エミッタ拡散層及び前記コレ
クタ拡散層とそれぞれ接続されるベース電極、エミッタ
電極及びコレクタ電極を形成する工程とを有することを
特徴とする半導体装置の製造方法。

【０１３１】（付記８） 前記ベース電極、前記エミッ
タ電極及び前記コレクタ電極を形成する前に、前記ベー
ス拡散層上及び前記コレクタ拡散層上にシリサイド層を
形成する工程を更に有することを特徴とする付記７に記
載の半導体装置の製造方法。

【０１３２】（付記９） 前記シリサイド層を形成する
に際して、前記エミッタ層上に保護膜を形成しておき、
前記保護膜により前記エミッタ層上をシリサイド層の非
形成領域とすることを特徴とする付記８に記載の半導体
装置の製造方法。

【０１３３】（付記１０） 同一の前記半導体基板に、
前記バイポーラトランジスタと共に、前記バイポーラト
ランジスタの前記各工程を利用してＣＭＯＳトランジス
タを形成することを特徴とする付記７に記載の半導体装
置の製造方法。

【０１３４】

【発明の効果】本発明によれば、エミッタ拡散層のみな
らず、ベース拡散層及びコレクタ拡散層を自己整合的に
形成し、バイポーラトランジスタの更なる微細化・高性
能化が容易且つ確実に可能となる。

【図面の簡単な説明】

【図１】第１の実施形態のバーテカルバイポーラトラン
ジスタを示す概略平面図である。

【図２】図１の破線Ｉ−Ｉ’に沿った概略断面図であ
る。

【図３】第１の実施形態のバーテカルバイポーラトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図４】図３に引き続き、第１の実施形態のバーテカル
バイポーラトランジスタの製造方法を工程順に示す概略
断面図である。

【図５】図４に引き続き、第１の実施形態のバーテカル
バイポーラトランジスタの製造方法を工程順に示す概略
断面図である。

【図６】第２の実施形態のｂｉ−ＣＭＯＳトランジスタ
の製造方法を工程順に示す概略断面図である。

【図７】図６に引き続き、第２の実施形態のｂｉ−ＣＭ
ＯＳトランジスタの製造方法を工程順に示す概略断面図
である。

【図８】図７に引き続き、第２の実施形態のｂｉ−ＣＭ
ＯＳトランジスタの製造方法を工程順に示す概略断面図
である。

【図９】図８に引き続き、第２の実施形態のｂｉ−ＣＭ
ＯＳトランジスタの製造方法を工程順に示す概略断面図
である。

【図１０】第３の実施形態のｂｉ−ＣＭＯＳトランジス
タの製造方法を工程順に示す概略断面図である。

【図１１】図１０に引き続き、第３の実施形態のｂｉ−
ＣＭＯＳトランジスタの製造方法を工程順に示す概略断
面図である。

【図１２】図１１に引き続き、第３の実施形態のｂｉ−
ＣＭＯＳトランジスタの製造方法を工程順に示す概略断
面図である。

【図１３】図１２に引き続き、第３の実施形態のｂｉ−
ＣＭＯＳトランジスタの製造方法を工程順に示す概略断
面図である。

【図１４】第２，第３の実施形態のｂｉ−ＣＭＯＳトラ
ンジスタの他の例を示す模式図である。

【図１５】従来のバーテカルバイポーラトランジスタの
一例を示す概略断面図である。

【符号の説明】

１ 半導体基板 ２，１０２ａ，１０２ｂ フィールド酸化膜 ３，１０３ａ，１０３ｂ 素子領域 １１ エミッタ層 １２ 内部ベース拡散層 １３ エミッタ拡散層 １４ エミッタ電極 １５ 外部ベース拡散層 １６ ベース電極 １７ コレクタ拡散層 １８ コレクタ電極 １９ 金属シリサイド層 ２０ サイドウォール ２１ 層間絶縁膜 ２２，２４，２６，１２２ａ，１２４ａ，１２６ａ，１
２２ｂ，１２４ｂ，１２６ｂ コンタクト孔 ２３，２５，２７，１２３ａ，１２５ａ，１２７ａ，１
２３ｂ，１２５ｂ，１２７ｂ コンタクトプラグ １０５ａ，１０５ｂ ゲート電極 １１１ シリコン酸化膜（ゲート絶縁膜） １０６ ＬＤＤ拡散層 １１７ａ，１１７ｂ ソース／ドレイン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8249 Ｆターム(参考） 4M104 AA01 BB25 CC01 CC05 DD02 DD37 DD43 DD64 DD84 FF16 GG06 GG10 GG14 GG15 5F003 AP05 BA97 BB05 BB06 BB07 BC02 BC05 BC07 BE07 BF03 BG03 BH07 BH08 BH18 BH93 BH94 BH99 BJ15 BP06 BP21 BP93 BP96 BS08 5F048 AA01 AA09 AA10 AC05 BA01 BB05 BB06 BB08 BC06 BE01 BE03 BF00 BF07 BF11 BF15 BF16 BG12 CA01 CA12 CA15 DA10 DA13 DA15 DA25 DB04 5F082 AA08 BA04 BA35 BA38 BA47 BC01 BC09 DA03 EA09 EA15

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表層にベース拡散層、エミ
   ッタ拡散層及びコレクタ拡散層が形成されるとともに、
   各々と接続されるベース電極、エミッタ電極及びコレク
   タ電極を有してバイポーラトランジスタが構成されてな
   る半導体装置であって、 同一の素子領域内に前記ベース拡散層、前記エミッタ拡
   散層及び前記コレクタ拡散層が設けられており、 前記エミッタ拡散層と前記エミッタ電極とを接続するエ
   ミッタ層がパターン形成されるとともに、前記エミッタ
   層に対して自己整合的に前記ベース拡散層及び前記コレ
   クタ拡散層が形成されてなることを特徴とする半導体装
   置。
2. 【請求項２】 同一の半導体基板上にバイポーラトラン
   ジスタ及びＣＭＯＳトランジスタが形成されてなる混載
   型の半導体装置であって、 前記バイポーラトランジスタは、前記半導体基板の表層
   にベース拡散層、エミッタ拡散層及びコレクタ拡散層が
   形成されるとともに、各々と接続されるベース電極、エ
   ミッタ電極及びコレクタ電極を有しており、 前記エミッタ拡散層と前記エミッタ電極とを接続するエ
   ミッタ層がパターン形成されるとともに、前記エミッタ
   層に対して自己整合的に前記ベース拡散層及び前記コレ
   クタ拡散層が形成されてなることを特徴とする半導体装
   置。
3. 【請求項３】 半導体基板上にバイポーラトランジスタ
   を備えてなる半導体装置の製造方法であって、 前記半導体基板上に素子分離構造を形成して素子領域を
   画定する工程と、 前記素子領域の表層に第１導電型の不純物を導入する工
   程と、 前記素子領域上に第１導電型の不純物を導入してなるエ
   ミッタ層をパターン形成する工程と、 前記エミッタ層の片側の一方における前記素子領域の表
   層に、前記エミッタ層及び前記素子分離構造に対して自
   己整合的に第２導電型の不純物を導入し、ベース拡散層
   を形成する工程と、 前記エミッタ層の片側の他方における前記素子領域の表
   層に、前記エミッタ層及び前記素子分離構造に対して自
   己整合的に第１導電型の不純物を導入し、コレクタ拡散
   層を形成する工程と、 前記半導体基板を熱処理し、前記エミッタ層中の前記不
   純物を前記半導体基板の表層に拡散させ、自己整合的に
   エミッタ拡散層を形成する工程と、 前記ベース拡散層、前記エミッタ層を介した前記エミッ
   タ拡散層及び前記コレクタ拡散層とそれぞれ接続される
   ベース電極、エミッタ電極及びコレクタ電極を形成する
   工程とを有することを特徴とする半導体装置の製造方
   法。