JP2001510955A

JP2001510955A - 電圧制御発振器

Info

Publication number: JP2001510955A
Application number: JP2000503627A
Authority: JP
Inventors: ブヨルクリッド、アンデルス; ハルディ、マルカム; マダー、ハインツ
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン（パブル）
Priority date: 1997-07-14
Filing date: 1998-06-30
Publication date: 2001-08-07
Also published as: SE511852C2; EP1005736A2; KR20010021894A; AU8362298A; CN1263662A; TW353830B; WO1999004529A3; SE9702691L; CA2296420A1; US6040743A; SE9702691D0; CN1166110C; WO1999004529A2

Abstract

(57)【要約】本発明は、たとえば、位相が未知のディジタル・データを含むデータ・ストリームの入力からデータ・パルスを回復する場合に、クロック逓倍用位相同期ループで使用するための電圧制御発振器に関する。本発明によれば、このＶＣＯは、各ステージが差動増幅器として実施される複数のＶＣＯステージを含む。増幅器の負荷は、交差接続された２つのゲート・デバイス（Ｍ５およびＭ６）と、ダイオードとして接続されている２つのゲート・デバイス（Ｍ８およびＭ９）とから構成される。差動入力は、２つのプルルダウン・ゲート・デバイス（Ｍ４およびＭ７）とともに、ソースが結合された一対の入力（Ｍ２およびＭ３）に印加される。

Description

【発明の詳細な説明】

【０００１】（技術分野）本発明は、たとえば、位相が未知のディジタル・データを含むデータ・ストリ
ームの入力からデータ・パルスを回復する場合に、クロック逓倍用位相同期ルー
プで使用するための電圧制御発振器に関する。

【０００２】（技術の発端）シリアル・インターフェースは、伝送するデータ・ストリームにクロック信号
を組み込むことにより、クロック信号とデータ信号間のタイミングずれの問題が
なく、非常に高速のデータレートで動作することができる。しかし、着信データ
・ストリームから、組み込まれたクロック信号を回復して、データのタイミング
をとり直すために、受信端にクロック／データ回復回路が必要である。

【０００３】高速で使用するクロック／データ回復回路を実施するために、伝統的にアナロ
グ位相同期ループ（ＰＬＬ）が使用されてきた。一般に、アナログＰＬＬは、非
常に高い周波数で動作することができるが、ディジタルＰＬＬより設計が難しい
傾向がある。一例を挙げると、周波数ドリフトの問題があるので、アナログＰＬ
Ｌは、雑音と、処理および動作条件における変動との影響を受けやすい傾向があ
る。

【０００４】しかし、ディジタルＰＬＬにもいくつかの欠点がある。たとえば、動作速度に
限界があり、各チップ・パッケージのピン数を減少しようとする場合、チップ面
積および電力消費量の点でアナログＰＬＬよりも一般に劣っている。

【０００５】（発明の要約）したがって、本発明の１つの目的は、低電力により高周波で動作できるととも
に、データ伝送が高速でありながら、低周波クロック入力を使用することを可能
にして、チップ・パッケージのピン数を減少することを可能にする費用効率のよ
い電圧制御発振器を提供することである。

【０００６】本発明によれば、この目的は、各ステージが差動増幅器として実施され、この
増幅器の負荷が交差接続された２つのゲート・デバイスと、ダイオードとして接
続された２つのゲート・デバイスとから構成される複数のＶＣＯステージを備え
た電圧制御発振器において、差動入力が、２つのプルダウン・ゲート・デバイス
と、ソースが結合された一対の入力とに印加される電圧制御発振器を提供するこ
とによって達成される。

【０００７】本発明の別の実施例によれば、ゲート・デバイスは、制御電圧Ｖ_CTの関数とし
てバイアス電流（sourcing bias current）を供給するように配置されている。

【０００８】ゲート・デバイスＭ１のゲート電圧が低下すると、供給電流が増加して、発振
周波数を上昇させる。

【０００９】望ましくは、各ＶＣＯステージは、差動発振器の信号をシングルエンド・クロ
ック出力に変換するための２つのレベル・シフタが設けられ、レベル・シフタ内
部では大地を基準とする差動入力は、２つのＮＭＯＳデバイスに印加される。

【００１０】各レベル・シフタは、カレント・ミラーを形成するとともに、出力Ｑをプルア
ップすることができる２つのＰＭＯＳデバイスを備えているという利点がある。

【００１１】本発明による電圧制御発振器は、位相・周波数検出器（phase and frequency detector）と、データを処理するための状態マシンと相互に反応して動作するデ
ータ遷移位相検出器（data transition phase detector）とを備えた位相同期ル
ープ回路を含むディジタル・データ通信システム用クロック位相整合回路（cloc
k phase aligner）に含まれることが望ましい。

【００１２】（好適実施例の説明）図１の回路図は、第２の回路と通信を行うための第１の回路内で使用されるク
ロック位相整合回路ブロックの構成を示す。クロック位相整合回路ブロックは、
位相同期ループ回路（ＰＬＬ）１０、クロック発生器１１、データ遷移位相検出
器１２、状態マシン１３および水晶発振器１４を含む。

【００１３】クロック位相整合動作を実行する特定のブロックは、相互に反応して動作する
データ位相検出器１２および状態マシン１３である。クロックは、水晶発振器１
４と、位相的に等間隔で配置される８つの２００ＭＨｚクロック信号を供給する
位相同期ループ１０とによって発生する。ＰＬＬは、位相整合動作において相互
に反応して動作していない。

【００１４】ＬＶＤＳ入力バッファから供給される補データ入力（complementary data inp
uts）ＲＸＤおよびＲＸＤＮは、クロック位相整合回路ブロックへ入力される。トレーニング・シーケンスが第２の回路との間で送受信されている間は、内部で
発生するＬＯＣＫ信号は低レベルになっている。信号ＬＯＣＫが低レベルの場合
、クロック位相整合回路は、データの立ち上がり遷移（rising data transition
s）だけを処理している。ＬＯＣＫが高レベルになると、クロック位相整合回路は、立ち上がりエッジと立ち下がりエッジ間で交互に処理が行われる。立ち上が
りエッジと立ち下がりエッジ間を交互に処理していることは、歪み等に基づくＲ
Ｘデータの系統的位相誤差が、データ・パターンと関係なく平均化されるという
利点がある。しかし、この動作は、位相の準安定状態（meta-stable phase stat
e）において停止する可能性があるから、クロック位相整合回路の受信（acquisi
tion）中は抑止されなければならない。クロック位相整合回路の出力は、送信方
向クロックＴＸＣＬ、タイミングがとり直されたデータ入力ＲＸＤＡＴＡおよび
位相整合されたクロックＲＸＣＬである。

【００１５】図２に示すように、ＰＬＬ回路は、電圧制御発振器（ＶＣＯ）１５、位相・周
波数検出器１６、チャージ・ポンプ１７、電流基準回路１８、周波数分周器１９
およびループ・フィルタ２０を含む。

【００１６】ＶＣＯ１５は、４ステージの環状差動発振器（differential 4-stage ring os
cillator）として構成される。選択された出力クロック周波数のオプションとは
独立に、ＶＣＯは常に２００ＭＨｚで動作する。相対的位相だけ異なる８つの複
数位相のクロック出力Ｑ１〜Ｑ８はＶＣＯから供給される。回路が対象であるか
ら、８つのクロック出力は、４５度の等位相間隔で配置されており、これは６２
５ｐｓの時間が増分されることに対応する。これらのクロックはクロック位相整
合回路に供給され、ここで着信データのストローブのための８つのクロック信号
（すなわち分周されたクロック）のうちの１つを選択する。

【００１７】各ＶＣＯステージ２１は、差動増幅器として動作する。この増幅器の負荷は、
交差接続されたデバイスＭ５、Ｍ６と、ダイオードとして接続されている２つの
デバイスＭ８、Ｍ９とから構成される。差動入力は、ソースが結合された入力対
Ｍ２、Ｍ３に印加されると共に、２つのプルダウン・デバイスＭ４、Ｍ７にも印
加される。

【００１８】差動発振器の信号は、レベル・シフタ２２（図５参照）によってシングルエン
ド・クロック出力に変換される。大地を基準とする差動入力は、２つのＮＭＯＳ
デバイスＭ４₁、Ｍ５₁に印加される。２つのＰＭＯＳデバイスＭ２₁、Ｍ３₁は、
カレント・ミラーを形成するとともに、出力Ｑをプルアップする。デバイスＭ１
は、制御電圧Ｖ_CTの関数としてバイアス電流（sourcing bias current）を供給する。ゲート・デバイスＭ１のゲート電圧が低下すると、供給電流が増加して、
発振周波数を上昇させる。

【００１９】逐次型位相・周波数検出器１６は、分周されたクロックと基準周波数を比較す
るために使用される。この位相検出器の考え方は、当業者には公知である。この
位相検出器は、チャージ・ポンプ１７を制御している出力ＵＰおよびＤＯと、こ
れらの出力の補出力（complement）とを供給する。

【００２０】周波数分周器は、１０に固定された約数によって２００ＭＨｚの発振周波数を
２０ＭＨｚの基準周波数に分周する。分周器は、発振器の周波数全域にわたって
正確に動作しなければならない。そうでなければ、ＰＬＬがデッドロック・モー
ドで停止することがありうるので、この要件は、可能な最高発振周波数において
特に重要である。しかし、それは、発振器が低周波領域で発振を停止しないよう
にすることを要求するものではない。低周波領域においては、たとえば、自励発
振モードに入ることにより、分周器が、過剰なクロックを検証していないとすれ
ば、周波数分周器は動作しなくなるかも知れない。

【００２１】周波数分周器の模式図が図６に示されている。ＤＦＦＤＤは切り替えスイッ
チ（toggle）として接続されており、クロック周波数を２つに分周する。ＤＦＦ
のＤＡ、ＤＢおよびＤＣは、同期型カウンタ構成になっており、ＤＦＦＤＤの
クロックＤＯＮを５つに分周する。回路のシミュレーションによって、分周器は
ＶＣＯ１５の高域周波数領域において確実に動作することが検証されている。

【００２２】ループ・フィルタ２０は、ＰＬＬの動的パラメータを決定する。公称条件では
、固有周波数と減衰率は、

【数１】に設定されている。

【００２３】図７はクロック位相整合回路ブロックのクロック発生器１１を示す。このクロ
ック発生器１１は、送信方向（ＴＸＣＬ）および受信方向（ＲＸＣＬ）ごとに別
々のクロックを発生する。受信クロックＲＸＣＬのクロック位相は、マルチプレ
クサ２３によって発振器の適切なクロック位相を選択する非同期位相整合回路の
論理に従って制御される。その上、このモジュールは２つの３ステージ・リップ
ル・カウンタを備え、選んだオプションに従って、２００ＭＨｚ、１００ＭＨｚ
、５０ＭＨｚまたは２５ＭＨｚのいずれかの内部クロック周波数を出力するよう
になっている。半分のボーレートに設定された第２の回路の送信クロックを発生
するために、２つに分周する別の周波数分周器が必要である。

【００２４】クロック・マルチプレクサの選択入力Ｓ１〜Ｓ８は、１／ｎに符号化（1/n co
ded）される。クロック位相を選択するためには、対応する選択入力がＨＩＧＨに設定されていなくてはならず、他のすべての選択入力はＬＯＷに設定されてい
なくてはならない。クロック選択器は、１つのステップで増分または減分される
ものと仮定する。各クロックのパルス幅を切り捨てないため、またはクロックの
グリッチを防止するためには、選択されたクロックが、その隣のクロックととも
にＬＯＷである間に、選択入力を変化させることが必要である。

【００２５】パルスの歪みとは関係なく、対応するクロックのエッジが正確にタイミングが
とられた状態になるように、真のクロック出力とその補出力が、２つの別々のマ
ルチプレクサによって形成される。また、各入力に対する伝搬遅延を等しくする
対象形のＮＡＮＤゲートを使用することが提案されている。その相互接続容量を
等価にするために、マルチプレクサ・モジュール２３をカスタム・レイアウトに
する必要がある。

【００２６】バッファされた出力は、ＰＬＬの一部であるＩＯ回路により周波数分周器を制
御している。選択されたクロック位相は、出力Ｑによって与えられる。クロック
・マルチプレクサ２３の出力Ｑ８は、送信クロックの３ステージ・リップル・カ
ウンタを制御するとともに、ＩＯ回路による周波数分周の同期をとるために、Ｐ
ＬＬに戻ってくる。各種ゲートは、モード入力に制御されて適切なクロック周波
数を選択する。

【００２７】受信クロックは、専用リップル・カウンタとそれに関連するモード選択ゲート
とによって発生される。このモジュールは、クロック・マルチプレクサ２３の多
重化されたクロック出力Ｑによって同期がとられる。このように、クロックの位
相は、選択入力Ｓ（１：８）による６２５ｐｓの増分で調整されうる。したがっ
て、相対的な位相の増分は、選択された周波数モードに依存する。すなわち、ｆ _{Clock_int} ＝２００ＭＨｚに対しては最高で４５度になり、最低クロック周波数ｆ_{Clock_int}＝２５ＭＨｚに対しては５．６度に減少する。

【００２８】本発明は、上に説明した実施例に限定されるものではなく、本発明の範囲内で
いくつかの修正を行うことが可能である。

【図面の簡単な説明】

【図１】本発明による電圧制御発振器を含むクロック位相整合回路ブロックを示す回路
図、

【図２】図１による位相整合回路ブロックの位相同期ループを示す回路図、

【図３】図２に示すＰＬＬのＶＣＯを示す回路図、

【図４】図３に示すＶＣＯのＶＣＯステージを示す回路図、

【図５】図４に示すＶＣＯステージのレベル・シフタを示す回路図、

【図６】図２に示すＰＬＬの周波数分周器を示す回路図、

【図７】図１に示すクロック位相整合回路ブロックのクロック発生器を示す回路図、である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者マダー、ハインツスイス国ヴァインフェルデン、ハウスシュトラーセ 13 Ｆターム(参考） 5J043 AA03 AA05 AA22 BB04 CC04 DD02 DD05 DD13 5J066 AA01 AA12 CA36 FA10 HA10 HA17 HA19 HA25 HA29 HA39 KA00 KA04 KA06 KA09 KA18 KA29 KA32 KA33 KA35 KA36 KA41 ND01 ND12 ND22 ND23 PD02 SA13 5J106 AA05 CC01 CC21 CC41 CC52 DD32 JJ01 KK02 KK37 KK40 LL01 5K047 AA02 AA15 GG11 GG45

Claims

【特許請求の範囲】

【請求項１】たとえば、位相が未知のディジタル・データを含むデータ・
ストリームの入力からデータ・パルスを回復する場合に、クロック逓倍用位相同
期ループで使用するための電圧制御発振器（ＶＣＯ）（１５）であって、各ステージ（２１）が差動増幅器として実施される複数のＶＣＯステージ（２
１）を備えた電圧制御発振器において、増幅器の負荷は、交差接続された２つの
ゲート・デバイス（Ｍ５およびＭ６）と、ダイオードとして接続されている２つ
のゲート・デバイス（Ｍ８およびＭ９）とから構成され、差動入力は、２つのプ
ルダウン・ゲート・デバイス（Ｍ４およびＭ７）とともに、ソースが結合された
一対の入力（Ｍ２およびＭ３）に印加されることを特徴とする電圧制御発振器。
【請求項２】請求項１に記載の電圧制御発振器において、ゲート・デバイ
ス（Ｍ１）は、制御電圧Ｖ_CTの関数としてバイアス電流を供給するように構成さ
れている電圧制御発振器。
【請求項３】請求項２に記載の電圧制御発振器において、ゲート・デバイ
ス（Ｍ１）のゲート電圧が低下すると、供給電流が増加して、発振周波数を上昇
させる電圧制御発振器。
【請求項４】請求項１〜３のいずれか１項に記載の電圧制御発振器におい
て、各ＶＣＯステージ（２１）は、差動発振器の信号をシングルエンド・クロッ
ク出力に変換するための２つのレベル・シフタ（２２）が設けられ、大地を基準
とする差動入力は、２つのＮＭＯＳデバイス（Ｍ４およびＭ５）に印加される電
圧制御発振器。
【請求項５】請求項４に記載の電圧制御発振器において、各レベル・シフ
タは、電流ミラーを形成するとともに、出力Ｑをプルアップする２つのＰＭＯＳ
デバイス（Ｍ２₁およびＭ３₁）備えている電圧制御発振器。
【請求項６】請求項１〜５のいずれか１項に記載の電圧制御発振器であっ
て、ディジタル・データ通信システムのクロック位相整合回路に含まれる電圧制
御発振器において、位相・周波数検出器（１６）を備えた位相同期ループ回路（
１０）と、データを制御するための状態マシン（１３）と相互に反応して動作す
るデータ遷移位相検出器（１２）とを備えた電圧制御発振器。