JP2001510955A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- 230000010355 oscillation Effects 0.000 claims description 6
- 230000007704 transition Effects 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims description 3
- 238000004891 communication Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000012358 sourcing Methods 0.000 description 2
- 101001028394 Homo sapiens Keratin, type I cytoskeletal 39 Proteins 0.000 description 1
- 101001028400 Homo sapiens Keratin, type I cytoskeletal 40 Proteins 0.000 description 1
- 102100037158 Keratin, type I cytoskeletal 39 Human genes 0.000 description 1
- 102100037157 Keratin, type I cytoskeletal 40 Human genes 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
- 238000012549 training Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
本発明は、たとえば、位相が未知のディジタル・データを含むデータ・ストリームの入力からデータ・パルスを回復する場合に、クロック逓倍用位相同期ループで使用するための電圧制御発振器に関する。本発明によれば、このVCOは、各ステージが差動増幅器として実施される複数のVCOステージを含む。増幅器の負荷は、交差接続された2つのゲート・デバイス(M5およびM6)と、ダイオードとして接続されている2つのゲート・デバイス(M8およびM9)とから構成される。差動入力は、2つのプルルダウン・ゲート・デバイス(M4およびM7)とともに、ソースが結合された一対の入力(M2およびM3)に印加される。
Description
【0001】 (技術分野) 本発明は、たとえば、位相が未知のディジタル・データを含むデータ・ストリ
ームの入力からデータ・パルスを回復する場合に、クロック逓倍用位相同期ルー
プで使用するための電圧制御発振器に関する。
ームの入力からデータ・パルスを回復する場合に、クロック逓倍用位相同期ルー
プで使用するための電圧制御発振器に関する。
【0002】 (技術の発端) シリアル・インターフェースは、伝送するデータ・ストリームにクロック信号
を組み込むことにより、クロック信号とデータ信号間のタイミングずれの問題が
なく、非常に高速のデータレートで動作することができる。しかし、着信データ
・ストリームから、組み込まれたクロック信号を回復して、データのタイミング
をとり直すために、受信端にクロック/データ回復回路が必要である。
を組み込むことにより、クロック信号とデータ信号間のタイミングずれの問題が
なく、非常に高速のデータレートで動作することができる。しかし、着信データ
・ストリームから、組み込まれたクロック信号を回復して、データのタイミング
をとり直すために、受信端にクロック/データ回復回路が必要である。
【0003】 高速で使用するクロック/データ回復回路を実施するために、伝統的にアナロ
グ位相同期ループ(PLL)が使用されてきた。一般に、アナログPLLは、非
常に高い周波数で動作することができるが、ディジタルPLLより設計が難しい
傾向がある。一例を挙げると、周波数ドリフトの問題があるので、アナログPL
Lは、雑音と、処理および動作条件における変動との影響を受けやすい傾向があ
る。
グ位相同期ループ(PLL)が使用されてきた。一般に、アナログPLLは、非
常に高い周波数で動作することができるが、ディジタルPLLより設計が難しい
傾向がある。一例を挙げると、周波数ドリフトの問題があるので、アナログPL
Lは、雑音と、処理および動作条件における変動との影響を受けやすい傾向があ
る。
【0004】 しかし、ディジタルPLLにもいくつかの欠点がある。たとえば、動作速度に
限界があり、各チップ・パッケージのピン数を減少しようとする場合、チップ面
積および電力消費量の点でアナログPLLよりも一般に劣っている。
限界があり、各チップ・パッケージのピン数を減少しようとする場合、チップ面
積および電力消費量の点でアナログPLLよりも一般に劣っている。
【0005】 (発明の要約) したがって、本発明の1つの目的は、低電力により高周波で動作できるととも
に、データ伝送が高速でありながら、低周波クロック入力を使用することを可能
にして、チップ・パッケージのピン数を減少することを可能にする費用効率のよ
い電圧制御発振器を提供することである。
に、データ伝送が高速でありながら、低周波クロック入力を使用することを可能
にして、チップ・パッケージのピン数を減少することを可能にする費用効率のよ
い電圧制御発振器を提供することである。
【0006】 本発明によれば、この目的は、各ステージが差動増幅器として実施され、この
増幅器の負荷が交差接続された2つのゲート・デバイスと、ダイオードとして接
続された2つのゲート・デバイスとから構成される複数のVCOステージを備え
た電圧制御発振器において、差動入力が、2つのプルダウン・ゲート・デバイス
と、ソースが結合された一対の入力とに印加される電圧制御発振器を提供するこ
とによって達成される。
増幅器の負荷が交差接続された2つのゲート・デバイスと、ダイオードとして接
続された2つのゲート・デバイスとから構成される複数のVCOステージを備え
た電圧制御発振器において、差動入力が、2つのプルダウン・ゲート・デバイス
と、ソースが結合された一対の入力とに印加される電圧制御発振器を提供するこ
とによって達成される。
【0007】 本発明の別の実施例によれば、ゲート・デバイスは、制御電圧VCTの関数とし
てバイアス電流(sourcing bias current)を供給するように配置されている。
てバイアス電流(sourcing bias current)を供給するように配置されている。
【0008】 ゲート・デバイスM1のゲート電圧が低下すると、供給電流が増加して、発振
周波数を上昇させる。
周波数を上昇させる。
【0009】 望ましくは、各VCOステージは、差動発振器の信号をシングルエンド・クロ
ック出力に変換するための2つのレベル・シフタが設けられ、レベル・シフタ内
部では大地を基準とする差動入力は、2つのNMOSデバイスに印加される。
ック出力に変換するための2つのレベル・シフタが設けられ、レベル・シフタ内
部では大地を基準とする差動入力は、2つのNMOSデバイスに印加される。
【0010】 各レベル・シフタは、カレント・ミラーを形成するとともに、出力Qをプルア
ップすることができる2つのPMOSデバイスを備えているという利点がある。
ップすることができる2つのPMOSデバイスを備えているという利点がある。
【0011】 本発明による電圧制御発振器は、位相・周波数検出器(phase and frequency detector)と、データを処理するための状態マシンと相互に反応して動作するデ
ータ遷移位相検出器(data transition phase detector)とを備えた位相同期ル
ープ回路を含むディジタル・データ通信システム用クロック位相整合回路(cloc
k phase aligner)に含まれることが望ましい。
ータ遷移位相検出器(data transition phase detector)とを備えた位相同期ル
ープ回路を含むディジタル・データ通信システム用クロック位相整合回路(cloc
k phase aligner)に含まれることが望ましい。
【0012】 (好適実施例の説明) 図1の回路図は、第2の回路と通信を行うための第1の回路内で使用されるク
ロック位相整合回路ブロックの構成を示す。クロック位相整合回路ブロックは、
位相同期ループ回路(PLL)10、クロック発生器11、データ遷移位相検出
器12、状態マシン13および水晶発振器14を含む。
ロック位相整合回路ブロックの構成を示す。クロック位相整合回路ブロックは、
位相同期ループ回路(PLL)10、クロック発生器11、データ遷移位相検出
器12、状態マシン13および水晶発振器14を含む。
【0013】 クロック位相整合動作を実行する特定のブロックは、相互に反応して動作する
データ位相検出器12および状態マシン13である。クロックは、水晶発振器1
4と、位相的に等間隔で配置される8つの200MHzクロック信号を供給する
位相同期ループ10とによって発生する。PLLは、位相整合動作において相互
に反応して動作していない。
データ位相検出器12および状態マシン13である。クロックは、水晶発振器1
4と、位相的に等間隔で配置される8つの200MHzクロック信号を供給する
位相同期ループ10とによって発生する。PLLは、位相整合動作において相互
に反応して動作していない。
【0014】 LVDS入力バッファから供給される補データ入力(complementary data inp
uts)RXDおよびRXDNは、クロック位相整合回路ブロックへ入力される。 トレーニング・シーケンスが第2の回路との間で送受信されている間は、内部で
発生するLOCK信号は低レベルになっている。信号LOCKが低レベルの場合
、クロック位相整合回路は、データの立ち上がり遷移(rising data transition
s)だけを処理している。LOCKが高レベルになると、クロック位相整合回路 は、立ち上がりエッジと立ち下がりエッジ間で交互に処理が行われる。立ち上が
りエッジと立ち下がりエッジ間を交互に処理していることは、歪み等に基づくR
Xデータの系統的位相誤差が、データ・パターンと関係なく平均化されるという
利点がある。しかし、この動作は、位相の準安定状態(meta-stable phase stat
e)において停止する可能性があるから、クロック位相整合回路の受信(acquisi
tion)中は抑止されなければならない。クロック位相整合回路の出力は、送信方
向クロックTXCL、タイミングがとり直されたデータ入力RXDATAおよび
位相整合されたクロックRXCLである。
uts)RXDおよびRXDNは、クロック位相整合回路ブロックへ入力される。 トレーニング・シーケンスが第2の回路との間で送受信されている間は、内部で
発生するLOCK信号は低レベルになっている。信号LOCKが低レベルの場合
、クロック位相整合回路は、データの立ち上がり遷移(rising data transition
s)だけを処理している。LOCKが高レベルになると、クロック位相整合回路 は、立ち上がりエッジと立ち下がりエッジ間で交互に処理が行われる。立ち上が
りエッジと立ち下がりエッジ間を交互に処理していることは、歪み等に基づくR
Xデータの系統的位相誤差が、データ・パターンと関係なく平均化されるという
利点がある。しかし、この動作は、位相の準安定状態(meta-stable phase stat
e)において停止する可能性があるから、クロック位相整合回路の受信(acquisi
tion)中は抑止されなければならない。クロック位相整合回路の出力は、送信方
向クロックTXCL、タイミングがとり直されたデータ入力RXDATAおよび
位相整合されたクロックRXCLである。
【0015】 図2に示すように、PLL回路は、電圧制御発振器(VCO)15、位相・周
波数検出器16、チャージ・ポンプ17、電流基準回路18、周波数分周器19
およびループ・フィルタ20を含む。
波数検出器16、チャージ・ポンプ17、電流基準回路18、周波数分周器19
およびループ・フィルタ20を含む。
【0016】 VCO15は、4ステージの環状差動発振器(differential 4-stage ring os
cillator)として構成される。選択された出力クロック周波数のオプションとは
独立に、VCOは常に200MHzで動作する。相対的位相だけ異なる8つの複
数位相のクロック出力Q1〜Q8はVCOから供給される。回路が対象であるか
ら、8つのクロック出力は、45度の等位相間隔で配置されており、これは62
5psの時間が増分されることに対応する。これらのクロックはクロック位相整
合回路に供給され、ここで着信データのストローブのための8つのクロック信号
(すなわち分周されたクロック)のうちの1つを選択する。
cillator)として構成される。選択された出力クロック周波数のオプションとは
独立に、VCOは常に200MHzで動作する。相対的位相だけ異なる8つの複
数位相のクロック出力Q1〜Q8はVCOから供給される。回路が対象であるか
ら、8つのクロック出力は、45度の等位相間隔で配置されており、これは62
5psの時間が増分されることに対応する。これらのクロックはクロック位相整
合回路に供給され、ここで着信データのストローブのための8つのクロック信号
(すなわち分周されたクロック)のうちの1つを選択する。
【0017】 各VCOステージ21は、差動増幅器として動作する。この増幅器の負荷は、
交差接続されたデバイスM5、M6と、ダイオードとして接続されている2つの
デバイスM8、M9とから構成される。差動入力は、ソースが結合された入力対
M2、M3に印加されると共に、2つのプルダウン・デバイスM4、M7にも印
加される。
交差接続されたデバイスM5、M6と、ダイオードとして接続されている2つの
デバイスM8、M9とから構成される。差動入力は、ソースが結合された入力対
M2、M3に印加されると共に、2つのプルダウン・デバイスM4、M7にも印
加される。
【0018】 差動発振器の信号は、レベル・シフタ22(図5参照)によってシングルエン
ド・クロック出力に変換される。大地を基準とする差動入力は、2つのNMOS
デバイスM41、M51に印加される。2つのPMOSデバイスM21、M31は、
カレント・ミラーを形成するとともに、出力Qをプルアップする。デバイスM1
は、制御電圧VCTの関数としてバイアス電流(sourcing bias current)を供給 する。ゲート・デバイスM1のゲート電圧が低下すると、供給電流が増加して、
発振周波数を上昇させる。
ド・クロック出力に変換される。大地を基準とする差動入力は、2つのNMOS
デバイスM41、M51に印加される。2つのPMOSデバイスM21、M31は、
カレント・ミラーを形成するとともに、出力Qをプルアップする。デバイスM1
は、制御電圧VCTの関数としてバイアス電流(sourcing bias current)を供給 する。ゲート・デバイスM1のゲート電圧が低下すると、供給電流が増加して、
発振周波数を上昇させる。
【0019】 逐次型位相・周波数検出器16は、分周されたクロックと基準周波数を比較す
るために使用される。この位相検出器の考え方は、当業者には公知である。この
位相検出器は、チャージ・ポンプ17を制御している出力UPおよびDOと、こ
れらの出力の補出力(complement)とを供給する。
るために使用される。この位相検出器の考え方は、当業者には公知である。この
位相検出器は、チャージ・ポンプ17を制御している出力UPおよびDOと、こ
れらの出力の補出力(complement)とを供給する。
【0020】 周波数分周器は、10に固定された約数によって200MHzの発振周波数を
20MHzの基準周波数に分周する。分周器は、発振器の周波数全域にわたって
正確に動作しなければならない。そうでなければ、PLLがデッドロック・モー
ドで停止することがありうるので、この要件は、可能な最高発振周波数において
特に重要である。しかし、それは、発振器が低周波領域で発振を停止しないよう
にすることを要求するものではない。低周波領域においては、たとえば、自励発
振モードに入ることにより、分周器が、過剰なクロックを検証していないとすれ
ば、周波数分周器は動作しなくなるかも知れない。
20MHzの基準周波数に分周する。分周器は、発振器の周波数全域にわたって
正確に動作しなければならない。そうでなければ、PLLがデッドロック・モー
ドで停止することがありうるので、この要件は、可能な最高発振周波数において
特に重要である。しかし、それは、発振器が低周波領域で発振を停止しないよう
にすることを要求するものではない。低周波領域においては、たとえば、自励発
振モードに入ることにより、分周器が、過剰なクロックを検証していないとすれ
ば、周波数分周器は動作しなくなるかも知れない。
【0021】 周波数分周器の模式図が図6に示されている。DFF DDは切り替えスイッ
チ(toggle)として接続されており、クロック周波数を2つに分周する。DFF
のDA、DBおよびDCは、同期型カウンタ構成になっており、DFF DDの
クロックDONを5つに分周する。回路のシミュレーションによって、分周器は
VCO15の高域周波数領域において確実に動作することが検証されている。
チ(toggle)として接続されており、クロック周波数を2つに分周する。DFF
のDA、DBおよびDCは、同期型カウンタ構成になっており、DFF DDの
クロックDONを5つに分周する。回路のシミュレーションによって、分周器は
VCO15の高域周波数領域において確実に動作することが検証されている。
【0022】 ループ・フィルタ20は、PLLの動的パラメータを決定する。公称条件では
、固有周波数と減衰率は、
、固有周波数と減衰率は、
【数1】 に設定されている。
【0023】 図7はクロック位相整合回路ブロックのクロック発生器11を示す。このクロ
ック発生器11は、送信方向(TXCL)および受信方向(RXCL)ごとに別
々のクロックを発生する。受信クロックRXCLのクロック位相は、マルチプレ
クサ23によって発振器の適切なクロック位相を選択する非同期位相整合回路の
論理に従って制御される。その上、このモジュールは2つの3ステージ・リップ
ル・カウンタを備え、選んだオプションに従って、200MHz、100MHz
、50MHzまたは25MHzのいずれかの内部クロック周波数を出力するよう
になっている。半分のボーレートに設定された第2の回路の送信クロックを発生
するために、2つに分周する別の周波数分周器が必要である。
ック発生器11は、送信方向(TXCL)および受信方向(RXCL)ごとに別
々のクロックを発生する。受信クロックRXCLのクロック位相は、マルチプレ
クサ23によって発振器の適切なクロック位相を選択する非同期位相整合回路の
論理に従って制御される。その上、このモジュールは2つの3ステージ・リップ
ル・カウンタを備え、選んだオプションに従って、200MHz、100MHz
、50MHzまたは25MHzのいずれかの内部クロック周波数を出力するよう
になっている。半分のボーレートに設定された第2の回路の送信クロックを発生
するために、2つに分周する別の周波数分周器が必要である。
【0024】 クロック・マルチプレクサの選択入力S1〜S8は、1/nに符号化(1/n co
ded)される。クロック位相を選択するためには、対応する選択入力がHIGH に設定されていなくてはならず、他のすべての選択入力はLOWに設定されてい
なくてはならない。クロック選択器は、1つのステップで増分または減分される
ものと仮定する。各クロックのパルス幅を切り捨てないため、またはクロックの
グリッチを防止するためには、選択されたクロックが、その隣のクロックととも
にLOWである間に、選択入力を変化させることが必要である。
ded)される。クロック位相を選択するためには、対応する選択入力がHIGH に設定されていなくてはならず、他のすべての選択入力はLOWに設定されてい
なくてはならない。クロック選択器は、1つのステップで増分または減分される
ものと仮定する。各クロックのパルス幅を切り捨てないため、またはクロックの
グリッチを防止するためには、選択されたクロックが、その隣のクロックととも
にLOWである間に、選択入力を変化させることが必要である。
【0025】 パルスの歪みとは関係なく、対応するクロックのエッジが正確にタイミングが
とられた状態になるように、真のクロック出力とその補出力が、2つの別々のマ
ルチプレクサによって形成される。また、各入力に対する伝搬遅延を等しくする
対象形のNANDゲートを使用することが提案されている。その相互接続容量を
等価にするために、マルチプレクサ・モジュール23をカスタム・レイアウトに
する必要がある。
とられた状態になるように、真のクロック出力とその補出力が、2つの別々のマ
ルチプレクサによって形成される。また、各入力に対する伝搬遅延を等しくする
対象形のNANDゲートを使用することが提案されている。その相互接続容量を
等価にするために、マルチプレクサ・モジュール23をカスタム・レイアウトに
する必要がある。
【0026】 バッファされた出力は、PLLの一部であるIO回路により周波数分周器を制
御している。選択されたクロック位相は、出力Qによって与えられる。クロック
・マルチプレクサ23の出力Q8は、送信クロックの3ステージ・リップル・カ
ウンタを制御するとともに、IO回路による周波数分周の同期をとるために、P
LLに戻ってくる。各種ゲートは、モード入力に制御されて適切なクロック周波
数を選択する。
御している。選択されたクロック位相は、出力Qによって与えられる。クロック
・マルチプレクサ23の出力Q8は、送信クロックの3ステージ・リップル・カ
ウンタを制御するとともに、IO回路による周波数分周の同期をとるために、P
LLに戻ってくる。各種ゲートは、モード入力に制御されて適切なクロック周波
数を選択する。
【0027】 受信クロックは、専用リップル・カウンタとそれに関連するモード選択ゲート
とによって発生される。このモジュールは、クロック・マルチプレクサ23の多
重化されたクロック出力Qによって同期がとられる。このように、クロックの位
相は、選択入力S(1:8)による625psの増分で調整されうる。したがっ
て、相対的な位相の増分は、選択された周波数モードに依存する。すなわち、f Clock_int =200MHzに対しては最高で45度になり、最低クロック周波数 fClock_int=25MHzに対しては5.6度に減少する。
とによって発生される。このモジュールは、クロック・マルチプレクサ23の多
重化されたクロック出力Qによって同期がとられる。このように、クロックの位
相は、選択入力S(1:8)による625psの増分で調整されうる。したがっ
て、相対的な位相の増分は、選択された周波数モードに依存する。すなわち、f Clock_int =200MHzに対しては最高で45度になり、最低クロック周波数 fClock_int=25MHzに対しては5.6度に減少する。
【0028】 本発明は、上に説明した実施例に限定されるものではなく、本発明の範囲内で
いくつかの修正を行うことが可能である。
いくつかの修正を行うことが可能である。
【図1】 本発明による電圧制御発振器を含むクロック位相整合回路ブロックを示す回路
図、
図、
【図2】 図1による位相整合回路ブロックの位相同期ループを示す回路図、
【図3】 図2に示すPLLのVCOを示す回路図、
【図4】 図3に示すVCOのVCOステージを示す回路図、
【図5】 図4に示すVCOステージのレベル・シフタを示す回路図、
【図6】 図2に示すPLLの周波数分周器を示す回路図、
【図7】 図1に示すクロック位相整合回路ブロックのクロック発生器を示す回路図、 である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,CY, DE,DK,ES,FI,FR,GB,GR,IE,I T,LU,MC,NL,PT,SE),OA(BF,BJ ,CF,CG,CI,CM,GA,GN,ML,MR, NE,SN,TD,TG),AP(GH,GM,KE,L S,MW,SD,SZ,UG,ZW),EA(AM,AZ ,BY,KG,KZ,MD,RU,TJ,TM),AL ,AM,AT,AU,AZ,BA,BB,BG,BR, BY,CA,CH,CN,CU,CZ,DE,DK,E E,ES,FI,GB,GE,GH,GM,GW,HU ,ID,IL,IS,JP,KE,KG,KP,KR, KZ,LC,LK,LR,LS,LT,LU,LV,M D,MG,MK,MN,MW,MX,NO,NZ,PL ,PT,RO,RU,SD,SE,SG,SI,SK, SL,TJ,TM,TR,TT,UA,UG,UZ,V N,YU,ZW (72)発明者 マダー、ハインツ スイス国 ヴァインフェルデン、ハウスシ ュトラーセ 13 Fターム(参考) 5J043 AA03 AA05 AA22 BB04 CC04 DD02 DD05 DD13 5J066 AA01 AA12 CA36 FA10 HA10 HA17 HA19 HA25 HA29 HA39 KA00 KA04 KA06 KA09 KA18 KA29 KA32 KA33 KA35 KA36 KA41 ND01 ND12 ND22 ND23 PD02 SA13 5J106 AA05 CC01 CC21 CC41 CC52 DD32 JJ01 KK02 KK37 KK40 LL01 5K047 AA02 AA15 GG11 GG45
Claims (6)
- 【請求項1】 たとえば、位相が未知のディジタル・データを含むデータ・
ストリームの入力からデータ・パルスを回復する場合に、クロック逓倍用位相同
期ループで使用するための電圧制御発振器(VCO)(15)であって、 各ステージ(21)が差動増幅器として実施される複数のVCOステージ(2
1)を備えた電圧制御発振器において、増幅器の負荷は、交差接続された2つの
ゲート・デバイス(M5およびM6)と、ダイオードとして接続されている2つ
のゲート・デバイス(M8およびM9)とから構成され、差動入力は、2つのプ
ルダウン・ゲート・デバイス(M4およびM7)とともに、ソースが結合された
一対の入力(M2およびM3)に印加されることを特徴とする電圧制御発振器。 - 【請求項2】 請求項1に記載の電圧制御発振器において、ゲート・デバイ
ス(M1)は、制御電圧VCTの関数としてバイアス電流を供給するように構成さ
れている電圧制御発振器。 - 【請求項3】 請求項2に記載の電圧制御発振器において、ゲート・デバイ
ス(M1)のゲート電圧が低下すると、供給電流が増加して、発振周波数を上昇
させる電圧制御発振器。 - 【請求項4】 請求項1〜3のいずれか1項に記載の電圧制御発振器におい
て、各VCOステージ(21)は、差動発振器の信号をシングルエンド・クロッ
ク出力に変換するための2つのレベル・シフタ(22)が設けられ、大地を基準
とする差動入力は、2つのNMOSデバイス(M4およびM5)に印加される電
圧制御発振器。 - 【請求項5】 請求項4に記載の電圧制御発振器において、各レベル・シフ
タは、電流ミラーを形成するとともに、出力Qをプルアップする2つのPMOS
デバイス(M21およびM31)備えている電圧制御発振器。 - 【請求項6】 請求項1〜5のいずれか1項に記載の電圧制御発振器であっ
て、ディジタル・データ通信システムのクロック位相整合回路に含まれる電圧制
御発振器において、位相・周波数検出器(16)を備えた位相同期ループ回路(
10)と、データを制御するための状態マシン(13)と相互に反応して動作す
るデータ遷移位相検出器(12)とを備えた電圧制御発振器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9702691-8 | 1997-07-14 | ||
SE9702691A SE511852C2 (sv) | 1997-07-14 | 1997-07-14 | Klockfasjusterare för återvinning av datapulser |
PCT/SE1998/001280 WO1999004529A2 (en) | 1997-07-14 | 1998-06-30 | Voltage controlled oscillator |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001510955A true JP2001510955A (ja) | 2001-08-07 |
Family
ID=20407729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000503627A Withdrawn JP2001510955A (ja) | 1997-07-14 | 1998-06-30 | 電圧制御発振器 |
Country Status (10)
Country | Link |
---|---|
US (1) | US6040743A (ja) |
EP (1) | EP1005736A2 (ja) |
JP (1) | JP2001510955A (ja) |
KR (1) | KR20010021894A (ja) |
CN (1) | CN1166110C (ja) |
AU (1) | AU8362298A (ja) |
CA (1) | CA2296420A1 (ja) |
SE (1) | SE511852C2 (ja) |
TW (1) | TW353830B (ja) |
WO (1) | WO1999004529A2 (ja) |
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Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020175729A1 (en) * | 2001-05-25 | 2002-11-28 | Infineon Technologies North America Corp. | Differential CMOS controlled delay unit |
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JP4558028B2 (ja) * | 2007-11-06 | 2010-10-06 | ザインエレクトロニクス株式会社 | クロックデータ復元装置 |
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CN110719088B (zh) * | 2018-07-13 | 2023-04-07 | 瑞昱半导体股份有限公司 | 时钟产生电路与混合式电路 |
US10763833B2 (en) * | 2018-12-28 | 2020-09-01 | Texas Instruments Incorporated | Multiphase oscillator circuit |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
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US4533877A (en) * | 1983-12-29 | 1985-08-06 | At&T Bell Laboratories | Telecommunication operational amplifier |
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-
1997
- 1997-07-14 SE SE9702691A patent/SE511852C2/sv not_active IP Right Cessation
- 1997-09-02 TW TW086112638A patent/TW353830B/zh active
-
1998
- 1998-06-30 CN CNB988070944A patent/CN1166110C/zh not_active Expired - Fee Related
- 1998-06-30 KR KR1020007000458A patent/KR20010021894A/ko not_active Application Discontinuation
- 1998-06-30 AU AU83622/98A patent/AU8362298A/en not_active Abandoned
- 1998-06-30 JP JP2000503627A patent/JP2001510955A/ja not_active Withdrawn
- 1998-06-30 CA CA002296420A patent/CA2296420A1/en not_active Abandoned
- 1998-06-30 WO PCT/SE1998/001280 patent/WO1999004529A2/en not_active Application Discontinuation
- 1998-06-30 EP EP98934014A patent/EP1005736A2/en not_active Withdrawn
- 1998-07-14 US US09/114,846 patent/US6040743A/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
SE511852C2 (sv) | 1999-12-06 |
EP1005736A2 (en) | 2000-06-07 |
KR20010021894A (ko) | 2001-03-15 |
AU8362298A (en) | 1999-02-10 |
CN1263662A (zh) | 2000-08-16 |
TW353830B (en) | 1999-03-01 |
WO1999004529A3 (en) | 1999-04-08 |
SE9702691L (sv) | 1999-01-15 |
CA2296420A1 (en) | 1999-01-28 |
US6040743A (en) | 2000-03-21 |
SE9702691D0 (sv) | 1997-07-14 |
CN1166110C (zh) | 2004-09-08 |
WO1999004529A2 (en) | 1999-01-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
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|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |