JPH05251669A - 半導体記憶装置およびその書き換え方法 - Google Patents
半導体記憶装置およびその書き換え方法Info
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- JPH05251669A JPH05251669A JP4923892A JP4923892A JPH05251669A JP H05251669 A JPH05251669 A JP H05251669A JP 4923892 A JP4923892 A JP 4923892A JP 4923892 A JP4923892 A JP 4923892A JP H05251669 A JPH05251669 A JP H05251669A
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- mnos
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- semiconductor memory
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Abstract
(57)【要約】
【目的】 NAND型のMNOSメモリセルにおいて、
書き込み禁止モード時に、弱い書き込みを起こりにくく
する。 【構成】 NAND型のMNOSメモリセルをPN接合
で電気的に分離された分離領域に設置するように構成
し、上記PN接合に逆バイアスを印加した後に、書き込
み動作を行なう。このような構成および書き換え方法に
より、MNOSゲート下に熱的に湧き出している電子を
基板側に放出させることが可能となり、従来のNAND
型のMNOSメモリセルにおける書き込み禁止モード時
の問題であった弱い書き込みを防ぐことが可能となる。
書き込み禁止モード時に、弱い書き込みを起こりにくく
する。 【構成】 NAND型のMNOSメモリセルをPN接合
で電気的に分離された分離領域に設置するように構成
し、上記PN接合に逆バイアスを印加した後に、書き込
み動作を行なう。このような構成および書き換え方法に
より、MNOSゲート下に熱的に湧き出している電子を
基板側に放出させることが可能となり、従来のNAND
型のMNOSメモリセルにおける書き込み禁止モード時
の問題であった弱い書き込みを防ぐことが可能となる。
Description
【0001】
【産業上の利用分野】本発明は、MIOS(ゲート電極
−絶縁膜−酸化シリコン膜−半導体)構造を有する電界
効果トランジスタからなる電気的書き込み消去可能なメ
モリセルを用いた半導体記憶装置およびその書き換え方
法に関するものである。
−絶縁膜−酸化シリコン膜−半導体)構造を有する電界
効果トランジスタからなる電気的書き込み消去可能なメ
モリセルを用いた半導体記憶装置およびその書き換え方
法に関するものである。
【0002】
【従来の技術】電気的に書き込み消去可能なEEPRO
M(Electrically Erasable and Programable ROM)
の一つに、トンネリング注入によって書き込み、消去が
可能なMIOS構造のメモリセルがある。
M(Electrically Erasable and Programable ROM)
の一つに、トンネリング注入によって書き込み、消去が
可能なMIOS構造のメモリセルがある。
【0003】従来、このMIOS構造のメモリセルとし
てMNOS(ゲート電極−窒化シリコン膜−酸化シリコ
ン膜−半導体)構造のメモリセルが代表的である。
てMNOS(ゲート電極−窒化シリコン膜−酸化シリコ
ン膜−半導体)構造のメモリセルが代表的である。
【0004】このMNOS構造のメモリセルは、ゲート
−基板間に15V程度の高電圧を印加し、酸化シリコン
膜と窒化シリコン膜との界面またはその近傍の窒化シリ
コン膜中のトラップに、半導体側からの電荷の注入・蓄
積を行ない、トランジスタのしきい値電圧を変化させて
情報を記憶させるものである。
−基板間に15V程度の高電圧を印加し、酸化シリコン
膜と窒化シリコン膜との界面またはその近傍の窒化シリ
コン膜中のトラップに、半導体側からの電荷の注入・蓄
積を行ない、トランジスタのしきい値電圧を変化させて
情報を記憶させるものである。
【0005】従来、このようなMNOS構造を用いたメ
モリアレイにおいては、1つのMNOSトランジスタに
対して、1つの選択トランジスタからなるメモリセルブ
ロックで構成されている。このため高集積化が非常に困
難であるといった問題点を有している。しかし、近年、
メモリセルを直列接続してNAND型セルを構成し、コ
ンタクト部を大幅に減らすことを可能としたメモリセル
が提案されている(特願昭63−118540号)。
モリアレイにおいては、1つのMNOSトランジスタに
対して、1つの選択トランジスタからなるメモリセルブ
ロックで構成されている。このため高集積化が非常に困
難であるといった問題点を有している。しかし、近年、
メモリセルを直列接続してNAND型セルを構成し、コ
ンタクト部を大幅に減らすことを可能としたメモリセル
が提案されている(特願昭63−118540号)。
【0006】図6は従来のNAND型のMNOSメモリ
セルを示す断面図である。この例は4ビット構成のNA
ND型メモリセルである。1はP型シリコン基板、2は
ソースとなるN型拡散層、3はドレインとなるN型拡散
層、4は書き込み禁止時に電流経路を遮断する分離ゲー
ト、5、6、7、8はMNOSのゲート電極、9はアド
レス選択を行なう選択ゲート、10は選択ゲートおよび
分離ゲートのゲート絶縁膜となる酸化シリコン膜、11
および12はMNOSゲートのゲート絶縁膜となる薄い
酸化シリコン膜および窒化シリコン膜である。
セルを示す断面図である。この例は4ビット構成のNA
ND型メモリセルである。1はP型シリコン基板、2は
ソースとなるN型拡散層、3はドレインとなるN型拡散
層、4は書き込み禁止時に電流経路を遮断する分離ゲー
ト、5、6、7、8はMNOSのゲート電極、9はアド
レス選択を行なう選択ゲート、10は選択ゲートおよび
分離ゲートのゲート絶縁膜となる酸化シリコン膜、11
および12はMNOSゲートのゲート絶縁膜となる薄い
酸化シリコン膜および窒化シリコン膜である。
【0007】このようなNAND型MNOSメモリセル
を動作させるには、消去モード、書き込みモード、書き
込み禁止モードの3モードが必要である。しかし、NA
ND構造であるため、3モードのうち書き込みモード、
書き込み禁止モードにおいて、MNOSゲート5、6、
7、8をハイ(以下、“HI”とよぶ)レベル、例えば
5V程度の電圧を印加する必要がある。
を動作させるには、消去モード、書き込みモード、書き
込み禁止モードの3モードが必要である。しかし、NA
ND構造であるため、3モードのうち書き込みモード、
書き込み禁止モードにおいて、MNOSゲート5、6、
7、8をハイ(以下、“HI”とよぶ)レベル、例えば
5V程度の電圧を印加する必要がある。
【0008】
【発明が解決しようとする課題】しかしながら、上記従
来の構成ではNAND構造のMNOSゲートに5V程度
の電圧を印加すると、ゲート下のシリコン基板内に熱的
に湧き出している電子が、わずかながらゲート絶縁膜内
に注入され、弱い書き込みが起こる。このためNAND
型MNOSメモリセルの書き込み禁止モード動作が不完
全となる。特に基板温度が上昇した場合に、特に顕著に
動作不良が生じるといった信頼性上の大きな問題点を有
している。これがNAND型MNOSメモリセルを実用
化する上での大きな障害となっていた。
来の構成ではNAND構造のMNOSゲートに5V程度
の電圧を印加すると、ゲート下のシリコン基板内に熱的
に湧き出している電子が、わずかながらゲート絶縁膜内
に注入され、弱い書き込みが起こる。このためNAND
型MNOSメモリセルの書き込み禁止モード動作が不完
全となる。特に基板温度が上昇した場合に、特に顕著に
動作不良が生じるといった信頼性上の大きな問題点を有
している。これがNAND型MNOSメモリセルを実用
化する上での大きな障害となっていた。
【0009】本発明は上述の従来の問題点に鑑み、NA
ND構造のMNOS型半導体記憶装置において、書き込
み禁止モードの際に、弱い書き込みが起こりにくい半導
体記憶装置の構造およびその書き換え方法の提供を目的
とする。
ND構造のMNOS型半導体記憶装置において、書き込
み禁止モードの際に、弱い書き込みが起こりにくい半導
体記憶装置の構造およびその書き換え方法の提供を目的
とする。
【0010】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体記憶装置は、一導電型半導体基板
と、PN接合により分離された前記基板と反対導電型の
分離領域を備え、前記分離領域内に形成された前記分離
領域と反対導電型のソース領域とドレイン領域とを備
え、前記ソース領域とドレイン領域との間の前記分離領
域表面上に薄い酸化シリコン膜を備え、前記薄い酸化シ
リコン膜上に少なくとも一層の絶縁膜を備え、前記絶縁
膜上の前記ソース領域とドレイン領域を結ぶ線上に並設
された複数のゲートとから形成されたメモリセルブロッ
クを備えている。
めに、本発明の半導体記憶装置は、一導電型半導体基板
と、PN接合により分離された前記基板と反対導電型の
分離領域を備え、前記分離領域内に形成された前記分離
領域と反対導電型のソース領域とドレイン領域とを備
え、前記ソース領域とドレイン領域との間の前記分離領
域表面上に薄い酸化シリコン膜を備え、前記薄い酸化シ
リコン膜上に少なくとも一層の絶縁膜を備え、前記絶縁
膜上の前記ソース領域とドレイン領域を結ぶ線上に並設
された複数のゲートとから形成されたメモリセルブロッ
クを備えている。
【0011】上記の目的を達成するために、本発明の半
導体記憶装置の書き換え方法は、半導体基板と、前記半
導体基板にPN接合により分離された分離領域を備え、
前記分離領域内に形成されたソース領域とドレイン領域
とを備え、前記ソース領域およびドレイン領域間の前記
分離領域表面上に薄い酸化シリコン膜を備え、前記薄い
酸化シリコン膜上に少なくとも一層の絶縁膜を備え、前
記絶縁膜上の前記ソース領域とドレイン領域を結ぶ線上
に並設された複数のゲートを少なくとも備え、前記半導
体基板と前記分離領域とのPN接合部に逆バイアスを印
加した後に書き込み動作を行なう。
導体記憶装置の書き換え方法は、半導体基板と、前記半
導体基板にPN接合により分離された分離領域を備え、
前記分離領域内に形成されたソース領域とドレイン領域
とを備え、前記ソース領域およびドレイン領域間の前記
分離領域表面上に薄い酸化シリコン膜を備え、前記薄い
酸化シリコン膜上に少なくとも一層の絶縁膜を備え、前
記絶縁膜上の前記ソース領域とドレイン領域を結ぶ線上
に並設された複数のゲートを少なくとも備え、前記半導
体基板と前記分離領域とのPN接合部に逆バイアスを印
加した後に書き込み動作を行なう。
【0012】
【作用】本発明のごとき半導体記憶装置の構造によれ
ば、NAND型のMNOSメモリセルをPN接合で電気
的に分離された分離領域に設置するように構成させてい
る。このため、書き換え動作の際に、PN接合に逆バイ
アスのパルスを印加することができる。またこの逆バイ
アスのパルス印加を書き込み動作の前に実施することが
できる。
ば、NAND型のMNOSメモリセルをPN接合で電気
的に分離された分離領域に設置するように構成させてい
る。このため、書き換え動作の際に、PN接合に逆バイ
アスのパルスを印加することができる。またこの逆バイ
アスのパルス印加を書き込み動作の前に実施することが
できる。
【0013】このためNAND構造のMNOSゲート下
に湧き出している電子を基板側に放出させることがで
き、書き込み禁止モードの際に、従来問題であった弱い
書き込みがほとんど起らなくなる。
に湧き出している電子を基板側に放出させることがで
き、書き込み禁止モードの際に、従来問題であった弱い
書き込みがほとんど起らなくなる。
【0014】
【実施例】以下、本発明の半導体記憶装置の一実施例に
ついて、図1の断面図を参照しながら説明する。
ついて、図1の断面図を参照しながら説明する。
【0015】図1は4ビット構成のNチャネルタイプの
NAND型のMNOSメモリセルである。これはMNO
Sゲートが4段接続されている。その両端に選択ゲート
と分離ゲートを配置した構成となっている。
NAND型のMNOSメモリセルである。これはMNO
Sゲートが4段接続されている。その両端に選択ゲート
と分離ゲートを配置した構成となっている。
【0016】図1において、13は不純物濃度が1×1
015cm-3程度のN型シリコン基板である。14はN型
シリコン基板13中に通常の選択熱拡散法により形成し
た表面不純物濃度が2×1016cm-3程度のP型のウエ
ル領域である。P型のウエル領域14の拡散深さは約3
μmである。図1では、このP型のウエル領域14にN
AND型MNOSメモリセルを設置している。2はソー
スとなるN型拡散層、3はドレインとなるN型拡散層で
ある。また15および16はPウエル領域14およびN
型シリコン基板13とにそれぞれ形成されるP型拡散層
とN型拡散層である。これはPN接合に逆バイアスを印
加するために設けられている。4は書き込み禁止時に電
流経路を遮断するためのポリシリコンよりなる分離ゲー
ト電極である。5、6、7、8はMNOSのゲートとな
るポリシリコン電極である。9はアドレス選択を行なう
選択ゲートとなるポリシリコン電極である。10は選択
ゲートおよび分離ゲートのゲート絶縁膜となる300Å
程度の酸化シリコン膜である。11および12はMNO
Sゲートのゲート絶縁膜となる薄い酸化シリコン膜およ
び窒化シリコン膜である。薄い酸化シリコン11はトン
ネリング効果を十分発揮させるために15−25Åにす
る必要がある。本実施例では800℃、希釈酸素雰囲気
中で酸化し、20Å程度となるようにした。また、窒化
シリコン膜12はジクロルシラン(SiH2Cl2)とア
ンモニア(NH3)との化学反応に基づく公知の減圧気
相成長法により、NH3/SiH2Cl2=10、750
℃の条件下で約300Åとなるように形成させた。
015cm-3程度のN型シリコン基板である。14はN型
シリコン基板13中に通常の選択熱拡散法により形成し
た表面不純物濃度が2×1016cm-3程度のP型のウエ
ル領域である。P型のウエル領域14の拡散深さは約3
μmである。図1では、このP型のウエル領域14にN
AND型MNOSメモリセルを設置している。2はソー
スとなるN型拡散層、3はドレインとなるN型拡散層で
ある。また15および16はPウエル領域14およびN
型シリコン基板13とにそれぞれ形成されるP型拡散層
とN型拡散層である。これはPN接合に逆バイアスを印
加するために設けられている。4は書き込み禁止時に電
流経路を遮断するためのポリシリコンよりなる分離ゲー
ト電極である。5、6、7、8はMNOSのゲートとな
るポリシリコン電極である。9はアドレス選択を行なう
選択ゲートとなるポリシリコン電極である。10は選択
ゲートおよび分離ゲートのゲート絶縁膜となる300Å
程度の酸化シリコン膜である。11および12はMNO
Sゲートのゲート絶縁膜となる薄い酸化シリコン膜およ
び窒化シリコン膜である。薄い酸化シリコン11はトン
ネリング効果を十分発揮させるために15−25Åにす
る必要がある。本実施例では800℃、希釈酸素雰囲気
中で酸化し、20Å程度となるようにした。また、窒化
シリコン膜12はジクロルシラン(SiH2Cl2)とア
ンモニア(NH3)との化学反応に基づく公知の減圧気
相成長法により、NH3/SiH2Cl2=10、750
℃の条件下で約300Åとなるように形成させた。
【0017】また、別の実施例として図2に示すよう
に、N型シリコン基板13上にP型エピタキシャル層1
7を形成し、このP型エピタキシャル層17をN型の深
い拡散層18で分離している。この分離エピタキシャル
領域にNAND型MNOSメモリセルを設置し、N型の
深い拡散層18と分離エピタキシャル領域との間に逆バ
イアスを印加できるように構成している。
に、N型シリコン基板13上にP型エピタキシャル層1
7を形成し、このP型エピタキシャル層17をN型の深
い拡散層18で分離している。この分離エピタキシャル
領域にNAND型MNOSメモリセルを設置し、N型の
深い拡散層18と分離エピタキシャル領域との間に逆バ
イアスを印加できるように構成している。
【0018】また、図1ではMNOSゲートをマルチゲ
ート化する例を示した。図3に示すように各ゲート4、
5、6、7、8、9を互いに隣接する部分の直下にそれ
ぞれN型拡散層19を設けてもよい。
ート化する例を示した。図3に示すように各ゲート4、
5、6、7、8、9を互いに隣接する部分の直下にそれ
ぞれN型拡散層19を設けてもよい。
【0019】つぎに、図1に示すごとき本発明の半導体
記憶装置の動作方法の一実施例について図4を用いて説
明する。書き換え動作モードとしては、消去モード、書
き込みモード、および書き込み禁止モードの3モードが
ある。それぞれの動作を、図1におけるMNOSゲート
6に着目して説明していく。
記憶装置の動作方法の一実施例について図4を用いて説
明する。書き換え動作モードとしては、消去モード、書
き込みモード、および書き込み禁止モードの3モードが
ある。それぞれの動作を、図1におけるMNOSゲート
6に着目して説明していく。
【0020】まず、消去モード時は、消去すべきMNO
Sゲート6に負の高電圧、例えば−15Vを印加するこ
とにより、MNOSゲートとその直下のP型ウエル14
の間に、ゲート側が負になるような電界が印加される。
この状態(MNOSゲート6の直下は蓄積状態になって
いる。)を5ms程度保持することにより、MNOSゲ
ート6を消去状態にすることができる。
Sゲート6に負の高電圧、例えば−15Vを印加するこ
とにより、MNOSゲートとその直下のP型ウエル14
の間に、ゲート側が負になるような電界が印加される。
この状態(MNOSゲート6の直下は蓄積状態になって
いる。)を5ms程度保持することにより、MNOSゲ
ート6を消去状態にすることができる。
【0021】つぎに、書き込み動作を行なう前に、P型
ウエル領域14をグランドレベル(0V)に保ってお
き、N型シリコン基板13に25V程度の高電圧を1m
s程度印加する。この動作を実施することにより、MN
OSゲート直下に発生している不要な電子を基板側に放
出させることができる。
ウエル領域14をグランドレベル(0V)に保ってお
き、N型シリコン基板13に25V程度の高電圧を1m
s程度印加する。この動作を実施することにより、MN
OSゲート直下に発生している不要な電子を基板側に放
出させることができる。
【0022】つぎに、書き込みおよび書き込み禁止モー
ド時には、まず分離ゲート4をグランドレベル(0V)
に保っておく。この時ビット線であるN型拡散層3を書
き込みモード時にはグランドレベル(0V)、書き込み
禁止モード時には“HI”レベル、例えば15Vとす
る。選択ゲート9の電位を“HI”レベル、例えば15
Vにした後、着目しているMNOSゲート6に正の高電
圧、例えば15Vを印加する。この後に、MNOSゲー
ト5、7、8を一旦“HI”レベル、例えば5Vに引き
上げる。これによって書き込みモード時には、MNOS
ゲート6を正の高電圧、そのゲート下のチャネル領域を
グランドレベル(0V)にできる。この状態、すなわち
MNOSゲート6直下が強い反転状態となっている状態
を5ms程度保持すると、書き込みが行なわれる。ま
た、書き込み禁止モードにおいて、MNOSゲート6に
正の高電圧が印加されるが、電子は注入されない。この
ためMNOSゲート6直下は空乏状態となるだけで、書
き込みは起こらない。
ド時には、まず分離ゲート4をグランドレベル(0V)
に保っておく。この時ビット線であるN型拡散層3を書
き込みモード時にはグランドレベル(0V)、書き込み
禁止モード時には“HI”レベル、例えば15Vとす
る。選択ゲート9の電位を“HI”レベル、例えば15
Vにした後、着目しているMNOSゲート6に正の高電
圧、例えば15Vを印加する。この後に、MNOSゲー
ト5、7、8を一旦“HI”レベル、例えば5Vに引き
上げる。これによって書き込みモード時には、MNOS
ゲート6を正の高電圧、そのゲート下のチャネル領域を
グランドレベル(0V)にできる。この状態、すなわち
MNOSゲート6直下が強い反転状態となっている状態
を5ms程度保持すると、書き込みが行なわれる。ま
た、書き込み禁止モードにおいて、MNOSゲート6に
正の高電圧が印加されるが、電子は注入されない。この
ためMNOSゲート6直下は空乏状態となるだけで、書
き込みは起こらない。
【0023】以上のごとき書き換え動作において、上述
したように書き込み禁止モード時においては、通常MN
OSゲート5、6、7、8を5V程度の“HI”レベル
にする必要がある。本発明の半導体記憶装置の構造で
は、書き込み前にN型シリコン基板13とP型ウエル1
4との間に25V程度の高電圧が逆バイアスとして印加
できるようにしている。このため、書き込み前に逆バイ
アスを印加することができ、MNOSゲート直下に熱的
に発生するわずかな電子をも基板側に放出できる。よっ
てMNOSゲート5、6、7、8を“HI”レベルにし
ても、弱い書き込みがほとんど起こらなくなる。
したように書き込み禁止モード時においては、通常MN
OSゲート5、6、7、8を5V程度の“HI”レベル
にする必要がある。本発明の半導体記憶装置の構造で
は、書き込み前にN型シリコン基板13とP型ウエル1
4との間に25V程度の高電圧が逆バイアスとして印加
できるようにしている。このため、書き込み前に逆バイ
アスを印加することができ、MNOSゲート直下に熱的
に発生するわずかな電子をも基板側に放出できる。よっ
てMNOSゲート5、6、7、8を“HI”レベルにし
ても、弱い書き込みがほとんど起こらなくなる。
【0024】図5は、上述のようなNAND型MNOS
メモリセルにおける書き込みの前の逆バイアス印加の効
果を示す図である。縦軸はしきい値電圧、横軸は書き込
み時間を表わしており、実線が書き込み前に逆バイアス
印加した本実施例の半導体記憶装置での書き込み禁止モ
ード特性である。これを破線は従来の半導体記憶装置の
特性である。これらを比較すると、明らかに本実施例で
は弱い書き込みが起こっておらず、特性が優れているこ
とがわかる。
メモリセルにおける書き込みの前の逆バイアス印加の効
果を示す図である。縦軸はしきい値電圧、横軸は書き込
み時間を表わしており、実線が書き込み前に逆バイアス
印加した本実施例の半導体記憶装置での書き込み禁止モ
ード特性である。これを破線は従来の半導体記憶装置の
特性である。これらを比較すると、明らかに本実施例で
は弱い書き込みが起こっておらず、特性が優れているこ
とがわかる。
【0025】以上、本発明の実施例は、MNOSゲート
を4個とした例を示したが、この個数はいくつあっても
よいことは言うまでもない。
を4個とした例を示したが、この個数はいくつあっても
よいことは言うまでもない。
【0026】また、本実施例では、PN接合により分離
されたNAND型MNOSメモリセルを実現する構成と
しとてPウエル領域または分離エピタキシャル領域を用
いる構造を示したが、PN接合が形成される方法であれ
ばどんな方法、どんな構成でもよい。
されたNAND型MNOSメモリセルを実現する構成と
しとてPウエル領域または分離エピタキシャル領域を用
いる構造を示したが、PN接合が形成される方法であれ
ばどんな方法、どんな構成でもよい。
【0027】また、本実施例ではMNOS構造を用いて
詳細に説明したが、MONOS(ゲート電極−酸化シリ
コン膜−窒化シリコン膜−酸化シリコン膜−半導体)構
造でもよく、さらに絶縁膜として窒化シリコン膜の代わ
りに、酸化アルミニウムや酸化タンタルなどの高誘電体
絶縁膜を用いても同様の効果が得られることは言うまで
もない。
詳細に説明したが、MONOS(ゲート電極−酸化シリ
コン膜−窒化シリコン膜−酸化シリコン膜−半導体)構
造でもよく、さらに絶縁膜として窒化シリコン膜の代わ
りに、酸化アルミニウムや酸化タンタルなどの高誘電体
絶縁膜を用いても同様の効果が得られることは言うまで
もない。
【0028】
【発明の効果】以上の説明から明らかなように、本発明
によれば、NAND型のMNOSメモリセルをPN接合
で電気的に分離された分離領域に設置するように構成さ
せているため、書き換え動作において、上述のPN接合
に逆バイアスのパルスを印加することが可能となり、ま
たこの逆バイアスのパルス印加を書き込みの前に実施す
ることにより、NAND構造のMNOSゲート下に湧き
出している電子を基板側に放出させることが可能とな
り、書き込み禁止の際に、従来問題であった弱い書き込
みがほとんとど起らなくなり、NAND型の半導体記憶
装置の信頼性向上に大きく寄与するものである。
によれば、NAND型のMNOSメモリセルをPN接合
で電気的に分離された分離領域に設置するように構成さ
せているため、書き換え動作において、上述のPN接合
に逆バイアスのパルスを印加することが可能となり、ま
たこの逆バイアスのパルス印加を書き込みの前に実施す
ることにより、NAND構造のMNOSゲート下に湧き
出している電子を基板側に放出させることが可能とな
り、書き込み禁止の際に、従来問題であった弱い書き込
みがほとんとど起らなくなり、NAND型の半導体記憶
装置の信頼性向上に大きく寄与するものである。
【図1】本発明の半導体記憶装置の一実施例を説明する
断面図
断面図
【図2】本発明の半導体記憶装置の別の一実施例を説明
する断面図
する断面図
【図3】本発明の半導体記憶装置の別の一実施例を説明
する断面図
する断面図
【図4】本発明の半導体記憶装置の書き換え動作を説明
するためのシーケンス図
するためのシーケンス図
【図5】本発明の効果を説明するための特性図
【図6】従来の半導体記憶装置の断面図
2、3 N型拡散層 4 分離ゲート 5、6、7、8 MNOSゲート 9 選択ゲート 10 酸化シリコン膜 11 トンネリング媒体となりうる薄い酸化シリコン膜 12 窒化シリコン膜 13 N型シリコン基板 14 Pウエル領域 15 P型拡散層 16 N型拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/76 J 9169−4M 29/788 29/792 9191−5L G11C 17/00 309 A H01L 29/78 371
Claims (4)
- 【請求項1】一導電型半導体基板と、PN接合により分
離された前記基板と反対導電型の分離領域を備え、前記
分離領域内に形成された前記分離領域と反対導電型のソ
ース領域とドレイン領域とを備え、前記ソース領域とド
レイン領域との間の前記分離領域表面上に薄い酸化シリ
コン膜を備え、前記薄い酸化シリコン膜上に少なくとも
一層の絶縁膜を備え、前記絶縁膜上の前記ソース領域と
ドレイン領域を結ぶ線上に並設された複数のゲートとか
ら形成されたメモリセルブロックを備えたことを特徴と
する半導体記憶装置。 - 【請求項2】前記メモリセルの両端の前記ゲートと、前
記分離領域表面上とに選択ゲートを備えたことを特徴と
する請求項1記載の半導体記憶装置。 - 【請求項3】前記絶縁膜が窒化シリコン膜であることを
特徴とする請求項2記載の半導体記憶装置。 - 【請求項4】半導体基板と、前記半導体基板にPN接合
により分離された分離領域を備え、前記分離領域内に形
成されたソース領域とドレイン領域とを備え、前記ソー
ス領域およびドレイン領域間の前記分離領域表面上に薄
い酸化シリコン膜を備え、前記薄い酸化シリコン膜上に
少なくとも一層の絶縁膜を備え、前記絶縁膜上の前記ソ
ース領域とドレイン領域を結ぶ線上に並設された複数の
ゲートを少なくとも備え、前記半導体基板と前記分離領
域とのPN接合部に逆バイアスを印加した後に書き込み
動作を行なうことを特徴とする半導体記憶装置の書き換
え方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4923892A JPH05251669A (ja) | 1992-03-06 | 1992-03-06 | 半導体記憶装置およびその書き換え方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4923892A JPH05251669A (ja) | 1992-03-06 | 1992-03-06 | 半導体記憶装置およびその書き換え方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05251669A true JPH05251669A (ja) | 1993-09-28 |
Family
ID=12825304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4923892A Pending JPH05251669A (ja) | 1992-03-06 | 1992-03-06 | 半導体記憶装置およびその書き換え方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05251669A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19652547A1 (de) * | 1996-12-17 | 1998-06-18 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
US6191459B1 (en) | 1996-01-08 | 2001-02-20 | Infineon Technologies Ag | Electrically programmable memory cell array, using charge carrier traps and insulation trenches |
DE10051483A1 (de) * | 2000-10-17 | 2002-05-02 | Infineon Technologies Ag | Nichtflüchtige Halbleiterspeicherzellenanordnung und Verfahren zu deren Herstellung |
EP1265289A2 (en) * | 2001-06-06 | 2002-12-11 | Interuniversitair Micro-Elektronica Centrum | Electrically erasable and programmable memory device |
DE10130765A1 (de) * | 2001-06-26 | 2003-01-09 | Infineon Technologies Ag | Transistor-Anordnung, Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und Verfahren zum Herstellen einer Transistor-Anordnung |
JP2003508921A (ja) * | 1999-08-27 | 2003-03-04 | マクロニックス・アメリカ・インコーポレーテッド | 割型誘電体フローティングゲートを利用する容易に収縮可能な新規な不揮発性半導体記憶装置セル及びその製造方法 |
JP2009501449A (ja) * | 2005-07-14 | 2009-01-15 | マイクロン テクノロジー, インク. | 高密度nand不揮発性メモリデバイス |
JP2009117874A (ja) * | 2001-06-28 | 2009-05-28 | Samsung Electronics Co Ltd | 浮遊トラップ型不揮発性メモリ素子 |
US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
US9761314B2 (en) | 2001-06-28 | 2017-09-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
-
1992
- 1992-03-06 JP JP4923892A patent/JPH05251669A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6191459B1 (en) | 1996-01-08 | 2001-02-20 | Infineon Technologies Ag | Electrically programmable memory cell array, using charge carrier traps and insulation trenches |
DE19652547C2 (de) * | 1996-12-17 | 2002-04-25 | Infineon Technologies Ag | Speicherzellenanordnung mit Grabenstruktur und einem Gatedielektrikum, das ein Material mit Ladungsträger-Haftstellen enthält, und Verfahren zu deren Herstellung |
US6445046B1 (en) | 1996-12-17 | 2002-09-03 | Siemens Aktiengesellschaft | Memory cell arrangement and process for manufacturing the same |
DE19652547A1 (de) * | 1996-12-17 | 1998-06-18 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
JP4969748B2 (ja) * | 1999-08-27 | 2012-07-04 | マクロニックス・アメリカ・インコーポレーテッド | 不揮発性半導体記憶装置デバイス及び不揮発性記憶装置セルの製造方法 |
JP2003508921A (ja) * | 1999-08-27 | 2003-03-04 | マクロニックス・アメリカ・インコーポレーテッド | 割型誘電体フローティングゲートを利用する容易に収縮可能な新規な不揮発性半導体記憶装置セル及びその製造方法 |
DE10051483A1 (de) * | 2000-10-17 | 2002-05-02 | Infineon Technologies Ag | Nichtflüchtige Halbleiterspeicherzellenanordnung und Verfahren zu deren Herstellung |
EP1265289A2 (en) * | 2001-06-06 | 2002-12-11 | Interuniversitair Micro-Elektronica Centrum | Electrically erasable and programmable memory device |
DE10130765A1 (de) * | 2001-06-26 | 2003-01-09 | Infineon Technologies Ag | Transistor-Anordnung, Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und Verfahren zum Herstellen einer Transistor-Anordnung |
US7154138B2 (en) | 2001-06-26 | 2006-12-26 | Infineon Technologies Ag | Transistor-arrangement, method for operating a transistor arrangement as a data storage element and method for producing a transistor-arrangement |
JP2009117874A (ja) * | 2001-06-28 | 2009-05-28 | Samsung Electronics Co Ltd | 浮遊トラップ型不揮発性メモリ素子 |
US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
US9761314B2 (en) | 2001-06-28 | 2017-09-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
JP2009501449A (ja) * | 2005-07-14 | 2009-01-15 | マイクロン テクノロジー, インク. | 高密度nand不揮発性メモリデバイス |
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