JPH10256400A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10256400A JPH10256400A JP9054906A JP5490697A JPH10256400A JP H10256400 A JPH10256400 A JP H10256400A JP 9054906 A JP9054906 A JP 9054906A JP 5490697 A JP5490697 A JP 5490697A JP H10256400 A JPH10256400 A JP H10256400A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 トンネル酸化膜を薄膜化して低電圧化および
低消費電力化を図ることが可能な不揮発性半導体記憶装
置を提供する。 【解決手段】 フローティングゲート電極５としてｐ型
多結晶シリコンを用いる。また、トンネル酸化膜（第１
の絶縁膜）４の厚みを１０ｎｍ未満に設定する。
低消費電力化を図ることが可能な不揮発性半導体記憶装
置を提供する。 【解決手段】 フローティングゲート電極５としてｐ型
多結晶シリコンを用いる。また、トンネル酸化膜（第１
の絶縁膜）４の厚みを１０ｎｍ未満に設定する。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、より特定的には、フローティングゲー
ト電極を有する不揮発性半導体記憶装置に関する。
記憶装置に関し、より特定的には、フローティングゲー
ト電極を有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置の１種で
あるフラッシュメモリが知られている。このフラッシュ
メモリは、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）より安価に製造できるため、次世代を担うメモリ
デバイスとして期待されている。
あるフラッシュメモリが知られている。このフラッシュ
メモリは、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）より安価に製造できるため、次世代を担うメモリ
デバイスとして期待されている。
【０００３】図１７は、このような従来のフラッシュメ
モリのメモリセルを示した断面図である。図１７を参照
して、従来のフラッシュメモリでは、シリコン基板（Ｓ
ｉ基板）（図示せず）の表面に形成されたＰウェル１０
１の主表面にチャネル領域を挟むように所定の間隔を隔
ててｎ型のドレイン拡散層１０２およびソース拡散層１
０３が形成されている。チャネル領域上にはトンネル酸
化膜１０４を介してｎ型の多結晶シリコン膜（以下、
「ポリシリコン膜」という）からなるフローティングゲ
ート電極１０５が形成されている。フローティングゲー
ト電極１０５上には、ＯＮＯ膜からなる層間絶縁膜１０
６が形成されている。その層間絶縁膜１０６上にはｎ型
ポリシリコンからなるコントロールゲート電極１０７が
形成されている。フローティングゲート電極１０５およ
びコントロールゲート電極１０７の両側表面にはサイド
ウォール酸化膜１０８が形成されている。
モリのメモリセルを示した断面図である。図１７を参照
して、従来のフラッシュメモリでは、シリコン基板（Ｓ
ｉ基板）（図示せず）の表面に形成されたＰウェル１０
１の主表面にチャネル領域を挟むように所定の間隔を隔
ててｎ型のドレイン拡散層１０２およびソース拡散層１
０３が形成されている。チャネル領域上にはトンネル酸
化膜１０４を介してｎ型の多結晶シリコン膜（以下、
「ポリシリコン膜」という）からなるフローティングゲ
ート電極１０５が形成されている。フローティングゲー
ト電極１０５上には、ＯＮＯ膜からなる層間絶縁膜１０
６が形成されている。その層間絶縁膜１０６上にはｎ型
ポリシリコンからなるコントロールゲート電極１０７が
形成されている。フローティングゲート電極１０５およ
びコントロールゲート電極１０７の両側表面にはサイド
ウォール酸化膜１０８が形成されている。
【０００４】ソース１０３には対応するソース線（図示
せず）が接続され、ドレイン拡散層１０２には対応する
ビット線（図示せず）が接続される。フローティングゲ
ート電極１０５は情報を蓄積するためのものであり、コ
ントロールゲート電極１０７は対応するワード線（図示
せず）に接続される。
せず）が接続され、ドレイン拡散層１０２には対応する
ビット線（図示せず）が接続される。フローティングゲ
ート電極１０５は情報を蓄積するためのものであり、コ
ントロールゲート電極１０７は対応するワード線（図示
せず）に接続される。
【０００５】動作としては、トンネル酸化膜１０４のＦ
Ｎトンネル現象、または、チャネルホットエレクトロン
現象などを用いて、フローティングゲート電極１０５に
電子を注入するか、または、フローティングゲート電極
１０５に蓄積された電子を引抜くことにより、消去また
は書込がなされる。これにより、フローティングゲート
電極１０５における電子の状態によってしきい値の２値
状態を作り出し、その状態によって「０」か「１」が読
出されることになる。
Ｎトンネル現象、または、チャネルホットエレクトロン
現象などを用いて、フローティングゲート電極１０５に
電子を注入するか、または、フローティングゲート電極
１０５に蓄積された電子を引抜くことにより、消去また
は書込がなされる。これにより、フローティングゲート
電極１０５における電子の状態によってしきい値の２値
状態を作り出し、その状態によって「０」か「１」が読
出されることになる。
【０００６】このようにフラッシュメモリまたはＥＥＰ
ＲＯＭでは、フローティングゲート電極１０５内の電子
の蓄積量によって、トランジスタとしてのしきい値の２
値状態を作り、これによりメモリ機能を実現している。
さらに、そのフローティングゲート電極１０５を絶縁膜
（トンネル酸化膜１０４および層間絶縁膜１０６）で囲
むように構成することにより、フローティングゲート電
極１０５内に蓄積された電子を１０年以上という長期間
の間保存することができ、これにより不揮発性メモリを
実現している。具体的には、広いバンドギャップを持つ
絶縁膜（１０４、１０６）とフローティングゲート電極
１０５との間に形成される高いバンド障壁によってフロ
ーティングゲート電極１０５の周りを囲むことにより、
フローティングゲート電極１０５内の電子が外に逃げな
いようにしている。すなわち、井戸型ポテンシャルに電
子を閉込めるというメカニズムである。
ＲＯＭでは、フローティングゲート電極１０５内の電子
の蓄積量によって、トランジスタとしてのしきい値の２
値状態を作り、これによりメモリ機能を実現している。
さらに、そのフローティングゲート電極１０５を絶縁膜
（トンネル酸化膜１０４および層間絶縁膜１０６）で囲
むように構成することにより、フローティングゲート電
極１０５内に蓄積された電子を１０年以上という長期間
の間保存することができ、これにより不揮発性メモリを
実現している。具体的には、広いバンドギャップを持つ
絶縁膜（１０４、１０６）とフローティングゲート電極
１０５との間に形成される高いバンド障壁によってフロ
ーティングゲート電極１０５の周りを囲むことにより、
フローティングゲート電極１０５内の電子が外に逃げな
いようにしている。すなわち、井戸型ポテンシャルに電
子を閉込めるというメカニズムである。
【０００７】フローティングゲート電極１０５を囲む絶
縁膜（１０４、１０６）としては、通常、ＳｉＯ2 膜お
よびＯＮＯ膜が用いられる。ＯＮＯ膜は、コントロール
ゲート電極１０７とフローティングゲート電極１０５と
の間の層間絶縁膜１０６として使用される。
縁膜（１０４、１０６）としては、通常、ＳｉＯ2 膜お
よびＯＮＯ膜が用いられる。ＯＮＯ膜は、コントロール
ゲート電極１０７とフローティングゲート電極１０５と
の間の層間絶縁膜１０６として使用される。
【０００８】また、フローティングゲート電極１０５と
しては、電子を蓄積できるとともに電極として十分低抵
抗な性能を実現可能なｎ型ポリシリコンが通常用いられ
る。ポリシリコンはＳｉＯ2 膜との接合界面における相
性がよいなどの多くの理由によって現在のＵＬＳＩプロ
セスにおいて最も一般的に用いられている電極材料であ
る。ｎ型不純物を多量に含むポリシリコンであるｎ型ポ
リシリコンは、ｎ型であるので、膜中に自由電子を多く
持ち、その結果、低抵抗な金属的性質を有する。フロー
ティングゲート型不揮発性半導体メモリでは、フローテ
ィングゲート電極１０５に電子の注入および引抜きを行
なうことによってフローティングゲート電極１０５内の
電子の蓄積量を制御してデータの記憶を実現する。この
ため、フローティングゲート電極１０５としては、自由
電子を多量に有する低抵抗電極である、ｎ型ポリシリコ
ンが通常用いられている。すなわち、従来のフラッシュ
メモリでは、フローティングゲート電極１０５として、
ｎ型ポリシリコン膜を用いているため、図１８に示すよ
うに、フローティングゲート電極１０５内の導電帯電子
をＦＮトンネル電流を用いてトンネル酸化膜１０４を介
してシリコン基板１０１に向かって引抜く。
しては、電子を蓄積できるとともに電極として十分低抵
抗な性能を実現可能なｎ型ポリシリコンが通常用いられ
る。ポリシリコンはＳｉＯ2 膜との接合界面における相
性がよいなどの多くの理由によって現在のＵＬＳＩプロ
セスにおいて最も一般的に用いられている電極材料であ
る。ｎ型不純物を多量に含むポリシリコンであるｎ型ポ
リシリコンは、ｎ型であるので、膜中に自由電子を多く
持ち、その結果、低抵抗な金属的性質を有する。フロー
ティングゲート型不揮発性半導体メモリでは、フローテ
ィングゲート電極１０５に電子の注入および引抜きを行
なうことによってフローティングゲート電極１０５内の
電子の蓄積量を制御してデータの記憶を実現する。この
ため、フローティングゲート電極１０５としては、自由
電子を多量に有する低抵抗電極である、ｎ型ポリシリコ
ンが通常用いられている。すなわち、従来のフラッシュ
メモリでは、フローティングゲート電極１０５として、
ｎ型ポリシリコン膜を用いているため、図１８に示すよ
うに、フローティングゲート電極１０５内の導電帯電子
をＦＮトンネル電流を用いてトンネル酸化膜１０４を介
してシリコン基板１０１に向かって引抜く。
【０００９】このフローティングゲート型不揮発性半導
体メモリの微細化を考えた場合、他のＵＬＳＩデバイス
の場合と同じように考えると、トンネル酸化膜１０４や
層間絶縁膜１０６といった絶縁膜の薄膜化を行ないなが
ら動作電圧の縮小化を行なうことが考えられる。このよ
うな考え方は、ＭＯＳ型トランジスタのスケーリング則
としてＵＬＳＩデバイス開発において一般的である。
体メモリの微細化を考えた場合、他のＵＬＳＩデバイス
の場合と同じように考えると、トンネル酸化膜１０４や
層間絶縁膜１０６といった絶縁膜の薄膜化を行ないなが
ら動作電圧の縮小化を行なうことが考えられる。このよ
うな考え方は、ＭＯＳ型トランジスタのスケーリング則
としてＵＬＳＩデバイス開発において一般的である。
【００１０】
【発明が解決しようとする課題】しかしながら、トンネ
ル酸化膜１０４および層間絶縁膜１０６を非常に薄く形
成すると、フローティングゲート電極１０５に蓄積され
た電子の一部が、ＦＮトンネル現象、直接トンネル現象
または、絶縁膜中のトラップを介したトンネル現象など
によって、トンネル酸化膜１０４または層間絶縁膜１０
６を通り抜けて、シリコン基板やコントロールゲート電
極１０７へと漏れるという現象が起こる場合がある。図
１９は従来の書込（または消去）状態のデータ保持時
（印加電圧のない状態）でのリーク電流のメカニズムを
説明するためのバンド図である。図１９を参照して、従
来では、トンネル酸化膜１０４が薄い場合、フローティ
ングゲート電極１０５内の導電帯電子がトンネル現象に
よってリークし、そのため、データ保持特性を劣化させ
る。なお、図１９においては、簡単化のため、層間絶縁
膜１０６を、ＯＮＯ膜とせずにＳｉＯ2 膜としている。
ル酸化膜１０４および層間絶縁膜１０６を非常に薄く形
成すると、フローティングゲート電極１０５に蓄積され
た電子の一部が、ＦＮトンネル現象、直接トンネル現象
または、絶縁膜中のトラップを介したトンネル現象など
によって、トンネル酸化膜１０４または層間絶縁膜１０
６を通り抜けて、シリコン基板やコントロールゲート電
極１０７へと漏れるという現象が起こる場合がある。図
１９は従来の書込（または消去）状態のデータ保持時
（印加電圧のない状態）でのリーク電流のメカニズムを
説明するためのバンド図である。図１９を参照して、従
来では、トンネル酸化膜１０４が薄い場合、フローティ
ングゲート電極１０５内の導電帯電子がトンネル現象に
よってリークし、そのため、データ保持特性を劣化させ
る。なお、図１９においては、簡単化のため、層間絶縁
膜１０６を、ＯＮＯ膜とせずにＳｉＯ2 膜としている。
【００１１】ここで、ＥＥＰＲＯＭなどのフローティン
グゲート型不揮発性半導体メモリにおいては、薄いトン
ネル酸化膜１０４を用いた場合、書込および消去動作の
繰返しによるトンネル酸化膜１０４へのストレスによっ
て、トンネル酸化膜１０４の印加電界が低電界であると
きにリーク電流が発生することが知られている。これら
は、たとえば、K.Naruke et. al., IEDM Tech. Dig., p
424, 1988 （文献１）に開示されている。
グゲート型不揮発性半導体メモリにおいては、薄いトン
ネル酸化膜１０４を用いた場合、書込および消去動作の
繰返しによるトンネル酸化膜１０４へのストレスによっ
て、トンネル酸化膜１０４の印加電界が低電界であると
きにリーク電流が発生することが知られている。これら
は、たとえば、K.Naruke et. al., IEDM Tech. Dig., p
424, 1988 （文献１）に開示されている。
【００１２】このようなストレスによって引起こされる
低電界リーク電流は、ストレス誘起リーク電流と呼ばれ
ている。フローティングゲート型不揮発性半導体メモリ
において、このストレス誘起電流が発生した場合、記憶
データを保持している際に、トンネル酸化膜１０４に印
加される小さい電界によってフローティングゲート電極
１０５内に蓄積されている電子が徐々に失なわれてしま
う。したがって、このようなストレス誘起リーク電流が
大きく発生するような薄いトンネル酸化膜１０４はフロ
ーティングゲート型不揮発性半導体メモリに用いること
はできないと考えられる。つまり、ストレス誘起リーク
電流の特性は、フローティングゲート型不揮発性半導体
メモリのトンネル酸化膜１０４の薄膜化の限界を決定す
るものである。
低電界リーク電流は、ストレス誘起リーク電流と呼ばれ
ている。フローティングゲート型不揮発性半導体メモリ
において、このストレス誘起電流が発生した場合、記憶
データを保持している際に、トンネル酸化膜１０４に印
加される小さい電界によってフローティングゲート電極
１０５内に蓄積されている電子が徐々に失なわれてしま
う。したがって、このようなストレス誘起リーク電流が
大きく発生するような薄いトンネル酸化膜１０４はフロ
ーティングゲート型不揮発性半導体メモリに用いること
はできないと考えられる。つまり、ストレス誘起リーク
電流の特性は、フローティングゲート型不揮発性半導体
メモリのトンネル酸化膜１０４の薄膜化の限界を決定す
るものである。
【００１３】さらに、上記の文献１および、R.Moazzami
et. al., IEDM Tech. Dig., p139,1992 （文献２）で
は、このストレス誘起電流はトンネル酸化膜１０４が１
０ｎｍより薄くなると顕著に現れることを報告してい
る。
et. al., IEDM Tech. Dig., p139,1992 （文献２）で
は、このストレス誘起電流はトンネル酸化膜１０４が１
０ｎｍより薄くなると顕著に現れることを報告してい
る。
【００１４】このようにフローティングゲート型不揮発
性半導体メモリにおいて、トンネル酸化膜１０４の薄膜
化が行なえない場合には動作電圧の低減を行なうことが
できず、このため、低消費電力化も困難になる。携帯機
器用として大きな市場を持つフラッシュメモリに代表さ
れるフローティングゲート型不揮発性半導体メモリにと
って、低消費電力化は非常に重要な要素である。このよ
うに、動作電圧の低減が非常に渇望されているだけに、
フローティングゲート型不揮発性半導体メモリにおい
て、他のＵＬＳＩデバイスと同程度の積極的な絶縁膜
（トンネル酸化膜１０４）の薄膜化の実現が望まれてい
る。
性半導体メモリにおいて、トンネル酸化膜１０４の薄膜
化が行なえない場合には動作電圧の低減を行なうことが
できず、このため、低消費電力化も困難になる。携帯機
器用として大きな市場を持つフラッシュメモリに代表さ
れるフローティングゲート型不揮発性半導体メモリにと
って、低消費電力化は非常に重要な要素である。このよ
うに、動作電圧の低減が非常に渇望されているだけに、
フローティングゲート型不揮発性半導体メモリにおい
て、他のＵＬＳＩデバイスと同程度の積極的な絶縁膜
（トンネル酸化膜１０４）の薄膜化の実現が望まれてい
る。
【００１５】上記のように、従来では、トンネル酸化膜
１０４の膜厚を１０ｎｍよりも小さくするとストレス誘
起電流が大きくなるという不都合があり、このため、従
来ではトンネル酸化膜１０４の薄膜化を行なうのが困難
であった。その結果、従来では、動作電圧の低減を行な
うことができず、そのため低消費電力化も困難であっ
た。
１０４の膜厚を１０ｎｍよりも小さくするとストレス誘
起電流が大きくなるという不都合があり、このため、従
来ではトンネル酸化膜１０４の薄膜化を行なうのが困難
であった。その結果、従来では、動作電圧の低減を行な
うことができず、そのため低消費電力化も困難であっ
た。
【００１６】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
トンネル酸化膜を薄膜化したとしてもストレス誘起リー
ク電流を低減することが可能なフローティングゲート型
の不揮発性半導体記憶装置を提供することである。
ためになされたものであり、この発明の１つの目的は、
トンネル酸化膜を薄膜化したとしてもストレス誘起リー
ク電流を低減することが可能なフローティングゲート型
の不揮発性半導体記憶装置を提供することである。
【００１７】この発明のもう１つの目的は、不揮発性半
導体記憶装置において、トンネル酸化膜の薄膜化を可能
にすることによって、低電圧化および低消費電力化を実
現することである。
導体記憶装置において、トンネル酸化膜の薄膜化を可能
にすることによって、低電圧化および低消費電力化を実
現することである。
【００１８】
【課題を解決するための手段】上記のような課題を解決
するため、請求項１における発明では、ｎ型のソース領
域およびドレイン領域と、第１の絶縁膜と、フローティ
ングゲート電極と、第２の絶縁膜と、コントロールゲー
ト電極とを備えている。ソース領域およびドレイン領域
は、半導体領域の主表面にチャネル領域を挟むように間
隔を隔てて形成されている。第１の絶縁膜はチャネル領
域上に、１０ｎｍ未満の厚みを有するように形成されて
いる。フローティングゲート電極は、第１の絶縁膜上に
形成されており、ｐ型の多結晶シリコン（ポリシリコ
ン）を含んでいる。第２の絶縁膜はフローティングゲー
ト電極上に形成されており、コントロールゲート電極は
第２の絶縁膜上に形成されている。また、第１の絶縁膜
に１０ＭＶ／ｃｍ以上の電界を印加することによりトン
ネル現象を用いてフローティングゲート電極内の電子を
半導体領域の主表面の方向に引抜く。これにより、フロ
ーティングゲート電極内の正電荷の帯電量を増加させ
て、書込および消去のいずれかの動作を行なう。
するため、請求項１における発明では、ｎ型のソース領
域およびドレイン領域と、第１の絶縁膜と、フローティ
ングゲート電極と、第２の絶縁膜と、コントロールゲー
ト電極とを備えている。ソース領域およびドレイン領域
は、半導体領域の主表面にチャネル領域を挟むように間
隔を隔てて形成されている。第１の絶縁膜はチャネル領
域上に、１０ｎｍ未満の厚みを有するように形成されて
いる。フローティングゲート電極は、第１の絶縁膜上に
形成されており、ｐ型の多結晶シリコン（ポリシリコ
ン）を含んでいる。第２の絶縁膜はフローティングゲー
ト電極上に形成されており、コントロールゲート電極は
第２の絶縁膜上に形成されている。また、第１の絶縁膜
に１０ＭＶ／ｃｍ以上の電界を印加することによりトン
ネル現象を用いてフローティングゲート電極内の電子を
半導体領域の主表面の方向に引抜く。これにより、フロ
ーティングゲート電極内の正電荷の帯電量を増加させ
て、書込および消去のいずれかの動作を行なう。
【００１９】このように、請求項１に記載の不揮発性半
導体記憶装置では、フローティングゲート電極をｐ型多
結晶シリコンを含むように構成する。これにより、フロ
ーティングゲート電極としてｎ型多結晶シリコンを用い
た場合に比べて、ポテンシャルの障壁高さを３．１ｅＶ
から４．４ｅＶに増大させることができ、その結果、リ
ーク電流を減少させることができる。このようにリーク
電流を低減することができるので、本発明においてはト
ンネル酸化膜（第１の絶縁膜）の膜厚を１０ｎｍ未満と
することが可能となる。また、第１の絶縁膜を１０ｎｍ
未満の膜厚に薄膜化することが可能になるので、書込／
消去時の動作電圧を低減することができ、その結果、不
揮発性半導体記憶装置の消費電力の低減および動作特性
の向上を行なうことができる。
導体記憶装置では、フローティングゲート電極をｐ型多
結晶シリコンを含むように構成する。これにより、フロ
ーティングゲート電極としてｎ型多結晶シリコンを用い
た場合に比べて、ポテンシャルの障壁高さを３．１ｅＶ
から４．４ｅＶに増大させることができ、その結果、リ
ーク電流を減少させることができる。このようにリーク
電流を低減することができるので、本発明においてはト
ンネル酸化膜（第１の絶縁膜）の膜厚を１０ｎｍ未満と
することが可能となる。また、第１の絶縁膜を１０ｎｍ
未満の膜厚に薄膜化することが可能になるので、書込／
消去時の動作電圧を低減することができ、その結果、不
揮発性半導体記憶装置の消費電力の低減および動作特性
の向上を行なうことができる。
【００２０】請求項２における不揮発性半導体記憶装置
は、ｎ型のソース領域およびドレイン領域と、第１の絶
縁膜と、フローティングゲート電極と、第２の絶縁膜
と、コントロールゲート電極とを備えている。ソース領
域およびドレイン領域は、ｐ型の半導体領域の主表面に
チャネル領域を挟むように間隔を隔てて形成されてい
る。第１の絶縁膜は、チャネル領域上に形成されてお
り、１０ｎｍ未満の厚みを有する。フローティングゲー
ト電極は、第１の絶縁膜上に形成されており、ｐ型多結
晶シリコンを含んでいる。第２の絶縁膜はフローティン
グゲート電極上に形成されており、コントロールゲート
電極は第２の絶縁膜上に形成されている。半導体領域の
主表面の方向からフローティングゲート電極へのホット
ホール注入現象を用いてフローティングゲート電極内の
正電荷の帯電量を増加させることによって、書込および
消去のいずれかの動作を行なう。
は、ｎ型のソース領域およびドレイン領域と、第１の絶
縁膜と、フローティングゲート電極と、第２の絶縁膜
と、コントロールゲート電極とを備えている。ソース領
域およびドレイン領域は、ｐ型の半導体領域の主表面に
チャネル領域を挟むように間隔を隔てて形成されてい
る。第１の絶縁膜は、チャネル領域上に形成されてお
り、１０ｎｍ未満の厚みを有する。フローティングゲー
ト電極は、第１の絶縁膜上に形成されており、ｐ型多結
晶シリコンを含んでいる。第２の絶縁膜はフローティン
グゲート電極上に形成されており、コントロールゲート
電極は第２の絶縁膜上に形成されている。半導体領域の
主表面の方向からフローティングゲート電極へのホット
ホール注入現象を用いてフローティングゲート電極内の
正電荷の帯電量を増加させることによって、書込および
消去のいずれかの動作を行なう。
【００２１】この請求項２においても、請求項１と同
様、フローティングゲート電極をｐ型多結晶シリコンを
含むように構成することによって、ｎ型多結晶シリコン
によりフローティングゲート電極を形成する場合に比べ
て、ポテンシャルの障壁高さを３．１ｅＶから４．４ｅ
Ｖに増大させることができ、それによりリーク電流を大
幅に低減することができる。このようにリーク電流を低
減することができるため、トンネル酸化膜を構成する第
１の絶縁膜を１０ｎｍ未満の膜厚にすることが可能とな
り、これにより動作電圧の低減を図ることも可能とな
る。また、フローティングゲート電極をｐ型多結晶シリ
コンを含むように構成することにより、原理的にストレ
ス誘起電流を低減することができ、それにより不揮発性
半導体記憶装置の保持特性を大きく改善することができ
る。このため、ホットホール注入を書込または消去動作
として用いることが可能となる。
様、フローティングゲート電極をｐ型多結晶シリコンを
含むように構成することによって、ｎ型多結晶シリコン
によりフローティングゲート電極を形成する場合に比べ
て、ポテンシャルの障壁高さを３．１ｅＶから４．４ｅ
Ｖに増大させることができ、それによりリーク電流を大
幅に低減することができる。このようにリーク電流を低
減することができるため、トンネル酸化膜を構成する第
１の絶縁膜を１０ｎｍ未満の膜厚にすることが可能とな
り、これにより動作電圧の低減を図ることも可能とな
る。また、フローティングゲート電極をｐ型多結晶シリ
コンを含むように構成することにより、原理的にストレ
ス誘起電流を低減することができ、それにより不揮発性
半導体記憶装置の保持特性を大きく改善することができ
る。このため、ホットホール注入を書込または消去動作
として用いることが可能となる。
【００２２】請求項３における不揮発性半導体記憶装置
は、ｐ型のソース領域およびドレイン領域と、第１の絶
縁膜と、フローティングゲート電極と、第２の絶縁膜
と、コントロールゲート電極とを備えている。ｐ型のソ
ース領域およびドレイン領域は、ｎ型の半導体領域の主
表面にチャネル領域を挟むように間隔を隔てて形成され
ている。第１の絶縁膜はチャネル領域上に形成されてお
り、１０ｎｍ未満の厚みを有する。フローティングゲー
ト電極は、第１の絶縁膜上に形成されており、ｐ型多結
晶シリコンを含む。第２の絶縁膜はフローティングゲー
ト電極上に形成されており、コントロールゲート電極は
第２の絶縁膜上に形成されている。また、第１の絶縁膜
に１０ＭＶ／ｃｍ以上の電界を印加してトンネル現象を
用いてフローティングゲート電極内の電子を半導体領域
の主表面の方向に引抜く。これにより、フローティング
ゲート電極内の正電荷の帯電量を増加させて、書込およ
び消去のいずれかの動作を行なう。
は、ｐ型のソース領域およびドレイン領域と、第１の絶
縁膜と、フローティングゲート電極と、第２の絶縁膜
と、コントロールゲート電極とを備えている。ｐ型のソ
ース領域およびドレイン領域は、ｎ型の半導体領域の主
表面にチャネル領域を挟むように間隔を隔てて形成され
ている。第１の絶縁膜はチャネル領域上に形成されてお
り、１０ｎｍ未満の厚みを有する。フローティングゲー
ト電極は、第１の絶縁膜上に形成されており、ｐ型多結
晶シリコンを含む。第２の絶縁膜はフローティングゲー
ト電極上に形成されており、コントロールゲート電極は
第２の絶縁膜上に形成されている。また、第１の絶縁膜
に１０ＭＶ／ｃｍ以上の電界を印加してトンネル現象を
用いてフローティングゲート電極内の電子を半導体領域
の主表面の方向に引抜く。これにより、フローティング
ゲート電極内の正電荷の帯電量を増加させて、書込およ
び消去のいずれかの動作を行なう。
【００２３】請求項３に記載の不揮発性半導体記憶装置
では、フローティングゲート電極をｐ型多結晶シリコン
を含むように構成することによって、請求項１および２
と同様、井戸型ポテンシャルの障壁高さを増大させるこ
とができ、これによりリーク電流を大幅に低減すること
ができる。また、ソースおよびドレイン領域もｐ型に形
成することにより、ソースおよびドレイン領域に導電帯
電子が存在しなくなる。これにより、ソース領域および
ドレイン領域からフローティングゲート電極への電子の
漏れもＮＭＯＳ型に比べて低減することが可能となる。
これにより、データ保持時にトンネル酸化膜に印加され
る電界が、ソース領域およびドレイン領域からフローテ
ィングゲート電極へ電子が漏れる向きになるようにデバ
イス動作条件を設定したとしても、ＮＭＯＳ型に比べて
データ保持特性を改善することができる。
では、フローティングゲート電極をｐ型多結晶シリコン
を含むように構成することによって、請求項１および２
と同様、井戸型ポテンシャルの障壁高さを増大させるこ
とができ、これによりリーク電流を大幅に低減すること
ができる。また、ソースおよびドレイン領域もｐ型に形
成することにより、ソースおよびドレイン領域に導電帯
電子が存在しなくなる。これにより、ソース領域および
ドレイン領域からフローティングゲート電極への電子の
漏れもＮＭＯＳ型に比べて低減することが可能となる。
これにより、データ保持時にトンネル酸化膜に印加され
る電界が、ソース領域およびドレイン領域からフローテ
ィングゲート電極へ電子が漏れる向きになるようにデバ
イス動作条件を設定したとしても、ＮＭＯＳ型に比べて
データ保持特性を改善することができる。
【００２４】請求項４における不揮発性半導体記憶装置
は、ｐ型のソース領域およびドレイン領域と、第１の絶
縁膜と、フローティングゲート電極と、第２の絶縁膜
と、コントロールゲート電極とを備えている。ｐ型のソ
ース領域およびドレイン領域は、ｎ型の半導体領域の主
表面にチャネル領域を挟むように間隔を隔てて形成され
ている。第１の絶縁膜はチャネル領域上に形成されてお
り、１０ｎｍ未満の厚みを有する。フローティングゲー
ト電極は第１の絶縁膜上に形成されており、ｐ型多結晶
シリコンを含んでいる。第２の絶縁膜はフローティング
ゲート電極上に形成されており、コントロールゲート電
極は第２の絶縁膜上に形成されている。また、半導体領
域の主表面の方向からフローティングゲート電極へのホ
ットホール注入現象を用いてフローティングゲート電極
内の正電荷の帯電量を増加させることによって、書込お
よび消去のいずれかの動作を行なう。
は、ｐ型のソース領域およびドレイン領域と、第１の絶
縁膜と、フローティングゲート電極と、第２の絶縁膜
と、コントロールゲート電極とを備えている。ｐ型のソ
ース領域およびドレイン領域は、ｎ型の半導体領域の主
表面にチャネル領域を挟むように間隔を隔てて形成され
ている。第１の絶縁膜はチャネル領域上に形成されてお
り、１０ｎｍ未満の厚みを有する。フローティングゲー
ト電極は第１の絶縁膜上に形成されており、ｐ型多結晶
シリコンを含んでいる。第２の絶縁膜はフローティング
ゲート電極上に形成されており、コントロールゲート電
極は第２の絶縁膜上に形成されている。また、半導体領
域の主表面の方向からフローティングゲート電極へのホ
ットホール注入現象を用いてフローティングゲート電極
内の正電荷の帯電量を増加させることによって、書込お
よび消去のいずれかの動作を行なう。
【００２５】請求項４に記載の不揮発性半導体記憶装置
では、上記した請求項３と同様、フローティングゲート
電極をｐ型多結晶シリコンを含むように構成するととも
に、ソース領域およびドレイン領域をｐ型にしている。
これにより、データ保持時のフローティングゲート電極
からの電子の漏れ電流を低減することができ、かつ、ソ
ースおよびドレイン領域からフローティングゲート電極
への電子の漏れもＮＭＯＳ型に比べて低減することがで
きる。したがって、データ保持時にトンネル酸化膜（第
１の絶縁膜）に印加される電界が、ソース領域およびド
レイン領域からフローティングゲート電極へ電子が漏れ
る向きに設定されたとしても、ＮＭＯＳ型に比べてデー
タ保持特性を改善することができる。また、ｐ型多結晶
シリコンをフローティングゲート電極に使用することに
より、原理的にストレスリーク電流を低減することが可
能となり、これにより、不揮発性半導体記憶装置の保持
特性を大きく改善することができる。その結果、ホット
ホール注入を書込または消去動作として用いることが可
能となる。
では、上記した請求項３と同様、フローティングゲート
電極をｐ型多結晶シリコンを含むように構成するととも
に、ソース領域およびドレイン領域をｐ型にしている。
これにより、データ保持時のフローティングゲート電極
からの電子の漏れ電流を低減することができ、かつ、ソ
ースおよびドレイン領域からフローティングゲート電極
への電子の漏れもＮＭＯＳ型に比べて低減することがで
きる。したがって、データ保持時にトンネル酸化膜（第
１の絶縁膜）に印加される電界が、ソース領域およびド
レイン領域からフローティングゲート電極へ電子が漏れ
る向きに設定されたとしても、ＮＭＯＳ型に比べてデー
タ保持特性を改善することができる。また、ｐ型多結晶
シリコンをフローティングゲート電極に使用することに
より、原理的にストレスリーク電流を低減することが可
能となり、これにより、不揮発性半導体記憶装置の保持
特性を大きく改善することができる。その結果、ホット
ホール注入を書込または消去動作として用いることが可
能となる。
【００２６】請求項５は、上記請求項１〜４のいずれか
の構成において、コントロールゲート電極をｐ型多結晶
シリコンを含むように構成する。このようにコントロー
ルゲート電極にｐ型多結晶シリコンを用いることによ
り、コントロールゲート電極とフローティングゲート電
極との間の第２の絶縁膜の電子に対するポテンシャル障
壁が増大する。これにより、第２の絶縁膜を介してコン
トロールゲート電極から漏れる電子の量を低減すること
ができる。その結果、コントロールゲート電極からの電
子の漏れに起因するデータ保持特性の劣化を防止するこ
とができ、それにより第２の絶縁膜の薄膜化が可能とな
る。この第２の絶縁膜の薄膜化は、動作電圧の低電圧化
および低消費電力化を実現することを可能にする。
の構成において、コントロールゲート電極をｐ型多結晶
シリコンを含むように構成する。このようにコントロー
ルゲート電極にｐ型多結晶シリコンを用いることによ
り、コントロールゲート電極とフローティングゲート電
極との間の第２の絶縁膜の電子に対するポテンシャル障
壁が増大する。これにより、第２の絶縁膜を介してコン
トロールゲート電極から漏れる電子の量を低減すること
ができる。その結果、コントロールゲート電極からの電
子の漏れに起因するデータ保持特性の劣化を防止するこ
とができ、それにより第２の絶縁膜の薄膜化が可能とな
る。この第２の絶縁膜の薄膜化は、動作電圧の低電圧化
および低消費電力化を実現することを可能にする。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００２８】（実施の形態１）図１は、本発明の実施の
形態１によるフローティング型不揮発性半導体メモリの
メモリセルを示した断面図である。図１を参照して、こ
の実施の形態１によるメモリセルでは、シリコン基板
（Ｓｉ基板）（図示せず）の表面に形成されたＰウェル
１の表面に、チャネル領域を挟むように所定の間隔を隔
ててｎ型のドレイン拡散層２およびｎ型のソース拡散層
３が形成されている。チャネル領域上には１０ｎｍ未満
の厚みを有するトンネル酸化膜（第１の絶縁膜）４が形
成されている。そのトンネル酸化膜４上にはｐ型ポリシ
リコンからなるフローティングゲート電極５が形成され
ている。フローティングゲート電極５上にはＯＮＯ膜か
らなる層間絶縁膜（第２の絶縁膜）６を介してｎ型ポリ
シリコン膜からなるコントロールゲート電極７が形成さ
れている。フローティングゲート電極５およびコントロ
ールゲート電極７の両側面には、サイドウォール酸化膜
８が形成されている。
形態１によるフローティング型不揮発性半導体メモリの
メモリセルを示した断面図である。図１を参照して、こ
の実施の形態１によるメモリセルでは、シリコン基板
（Ｓｉ基板）（図示せず）の表面に形成されたＰウェル
１の表面に、チャネル領域を挟むように所定の間隔を隔
ててｎ型のドレイン拡散層２およびｎ型のソース拡散層
３が形成されている。チャネル領域上には１０ｎｍ未満
の厚みを有するトンネル酸化膜（第１の絶縁膜）４が形
成されている。そのトンネル酸化膜４上にはｐ型ポリシ
リコンからなるフローティングゲート電極５が形成され
ている。フローティングゲート電極５上にはＯＮＯ膜か
らなる層間絶縁膜（第２の絶縁膜）６を介してｎ型ポリ
シリコン膜からなるコントロールゲート電極７が形成さ
れている。フローティングゲート電極５およびコントロ
ールゲート電極７の両側面には、サイドウォール酸化膜
８が形成されている。
【００２９】ここで、この実施の形態１では、図１８に
示した従来の構造と異なり、フローティングゲート電極
５としてｐ型ポリシリコン膜を用いる。このように、フ
ローティングゲート電極５としてｐ型ポリシリコン膜を
用いることによって、井戸型ポテンシャルの障壁高さが
約４．４ｅＶと大きくなる。この障壁高さ（約４．４ｅ
Ｖ）は、ｎ型ポリシリコンの井戸型ポテンシャルの障壁
高さ（３．１ｅＶ）よりも大きくなっている。なお、Ｓ
ｉ（シリコン）の禁制帯幅は１．１ｅＶ、ｐ型ポリシリ
コンのフェルミ準位はＳｉの価電子帯最上限準位よりも
０．１ｅＶ低いとした。
示した従来の構造と異なり、フローティングゲート電極
５としてｐ型ポリシリコン膜を用いる。このように、フ
ローティングゲート電極５としてｐ型ポリシリコン膜を
用いることによって、井戸型ポテンシャルの障壁高さが
約４．４ｅＶと大きくなる。この障壁高さ（約４．４ｅ
Ｖ）は、ｎ型ポリシリコンの井戸型ポテンシャルの障壁
高さ（３．１ｅＶ）よりも大きくなっている。なお、Ｓ
ｉ（シリコン）の禁制帯幅は１．１ｅＶ、ｐ型ポリシリ
コンのフェルミ準位はＳｉの価電子帯最上限準位よりも
０．１ｅＶ低いとした。
【００３０】このように、フローティングゲート電極５
の材料としてｐ型ポリシリコンを用いることによって、
井戸型ポテンシャルの障壁高さが３．１ｅＶから４．４
ｅＶに増大するので、リーク電流を有効に防止すること
ができる。これにより、トンネル酸化膜４を１０ｎｍ未
満の膜厚に薄膜化することが可能となり、その結果、動
作電圧を低減することも可能となる。これにより、不揮
発性半導体記憶装置の消費電力の低減および動作特性の
向上を達成することができる。なお、井戸型ポテンシャ
ルの障壁高さが３．１ｅＶから４．４ｅＶに増大したと
きのリーク電流の改善効果については後述する。
の材料としてｐ型ポリシリコンを用いることによって、
井戸型ポテンシャルの障壁高さが３．１ｅＶから４．４
ｅＶに増大するので、リーク電流を有効に防止すること
ができる。これにより、トンネル酸化膜４を１０ｎｍ未
満の膜厚に薄膜化することが可能となり、その結果、動
作電圧を低減することも可能となる。これにより、不揮
発性半導体記憶装置の消費電力の低減および動作特性の
向上を達成することができる。なお、井戸型ポテンシャ
ルの障壁高さが３．１ｅＶから４．４ｅＶに増大したと
きのリーク電流の改善効果については後述する。
【００３１】次に、図１に示した実施の形態１によるメ
モリセルの動作について説明する。ｐ型ポリシリコンを
フローティングゲート電極５として用いた場合、ｐ型ポ
リシリコン内に存在する自由キャリアは正孔（正電荷）
である。このため、本実施の形態のフローティングゲー
ト型不揮発性半導体メモリでは、フローティングゲート
電極５内の正孔の蓄積量を変化させることによってメモ
リセルのしきい値を変化させてデータの記憶を行なう。
このように正孔の蓄積量を制御するのであるが、書込・
消去の動作には、従来通り、Ｐウェル１からの電子の注
入およびフローティングゲート電極５からの電子の引抜
きを用いることができる。これは、以下の理由による。
モリセルの動作について説明する。ｐ型ポリシリコンを
フローティングゲート電極５として用いた場合、ｐ型ポ
リシリコン内に存在する自由キャリアは正孔（正電荷）
である。このため、本実施の形態のフローティングゲー
ト型不揮発性半導体メモリでは、フローティングゲート
電極５内の正孔の蓄積量を変化させることによってメモ
リセルのしきい値を変化させてデータの記憶を行なう。
このように正孔の蓄積量を制御するのであるが、書込・
消去の動作には、従来通り、Ｐウェル１からの電子の注
入およびフローティングゲート電極５からの電子の引抜
きを用いることができる。これは、以下の理由による。
【００３２】Ｐウェル１からの電子の注入を行なえば、
注入された電子は、フローティングゲート電極５内の自
由キャリアである正孔とすぐに再結合し、結果としてフ
ローティングゲート電極５内に蓄積される正孔の量を減
少させることが可能となる。また、図２に示すように、
フローティングゲート電極５からの電子の引抜きの際に
は、ｐ型ポリシリコンの導電帯には電子は存在しないた
め、トンネル現象を用いた価電子帯からの電子の引抜き
を用いる。この場合、価電子帯において、引抜かれる電
子と対になっていた正孔のみがフローティングゲート電
極内に残されるため、結果としてフローティングゲート
電極５内に蓄積される正孔の量を増加させることが可能
となる。
注入された電子は、フローティングゲート電極５内の自
由キャリアである正孔とすぐに再結合し、結果としてフ
ローティングゲート電極５内に蓄積される正孔の量を減
少させることが可能となる。また、図２に示すように、
フローティングゲート電極５からの電子の引抜きの際に
は、ｐ型ポリシリコンの導電帯には電子は存在しないた
め、トンネル現象を用いた価電子帯からの電子の引抜き
を用いる。この場合、価電子帯において、引抜かれる電
子と対になっていた正孔のみがフローティングゲート電
極内に残されるため、結果としてフローティングゲート
電極５内に蓄積される正孔の量を増加させることが可能
となる。
【００３３】また、このｐ型ポリシリコンを用いたフロ
ーティングゲート型不揮発性半導体メモリでは、データ
の保持特性にかかわる保持時のリーク電流もやはり電子
に起因したものとなる。すなわち、正孔に対するｐ型ポ
リシリコンと絶縁膜（ＳｉＯ 2 ）とのポテンシャル障壁
は４ｅＶ以上と大きく、さらに、正孔の有効質量が電子
よりも重い。これらの理由により、保持時にフローティ
ングゲート電極５に流れ込む電流およびフローティング
ゲート電極５から漏れる電流については、電子に起因す
る成分を考えればいいといえる。
ーティングゲート型不揮発性半導体メモリでは、データ
の保持特性にかかわる保持時のリーク電流もやはり電子
に起因したものとなる。すなわち、正孔に対するｐ型ポ
リシリコンと絶縁膜（ＳｉＯ 2 ）とのポテンシャル障壁
は４ｅＶ以上と大きく、さらに、正孔の有効質量が電子
よりも重い。これらの理由により、保持時にフローティ
ングゲート電極５に流れ込む電流およびフローティング
ゲート電極５から漏れる電流については、電子に起因す
る成分を考えればいいといえる。
【００３４】図１７に示した従来のメモリセルのよう
に、ｎ型ポリシリコンをフローティングゲート電極１０
５として用いた場合には、ｎ型ポリシリコンとそれを囲
む絶縁膜（ＳｉＯ2 ）とにより形成される井戸型ポテン
シャルの障壁高さは約３．１ｅＶとなる。ここで、Ｓｉ
の導電帯最下限準位とＳｉＯ2 の導電帯最下限準位との
ポテンシャル差は３．２ｅＶとし、ｎ型多結晶のフェル
ミ準位はＳｉの導電帯最下限準位よりも０．１ｅＶ高い
とした。これに対して、実施の形態１のようにフローテ
ィングゲート電極５としてｐ型ポリシリコンを用いる
と、井戸型ポテンシャルの障壁高さは約４．４ｅＶと大
きくなる。この場合、Ｓｉの禁制帯幅は１．１ｅＶ、ｐ
型ポリシリコンのフェルミ準位はＳｉの価電子帯最上限
準位よりも０．１ｅＶ低いとした。このように井戸型ポ
テンシャルの障壁高さが３．１ｅＶから４．４ｅＶに増
大したときの、ＳｉＯ2 膜を介したリーク電流の改善効
果について以下に簡単に考えてみる。
に、ｎ型ポリシリコンをフローティングゲート電極１０
５として用いた場合には、ｎ型ポリシリコンとそれを囲
む絶縁膜（ＳｉＯ2 ）とにより形成される井戸型ポテン
シャルの障壁高さは約３．１ｅＶとなる。ここで、Ｓｉ
の導電帯最下限準位とＳｉＯ2 の導電帯最下限準位との
ポテンシャル差は３．２ｅＶとし、ｎ型多結晶のフェル
ミ準位はＳｉの導電帯最下限準位よりも０．１ｅＶ高い
とした。これに対して、実施の形態１のようにフローテ
ィングゲート電極５としてｐ型ポリシリコンを用いる
と、井戸型ポテンシャルの障壁高さは約４．４ｅＶと大
きくなる。この場合、Ｓｉの禁制帯幅は１．１ｅＶ、ｐ
型ポリシリコンのフェルミ準位はＳｉの価電子帯最上限
準位よりも０．１ｅＶ低いとした。このように井戸型ポ
テンシャルの障壁高さが３．１ｅＶから４．４ｅＶに増
大したときの、ＳｉＯ2 膜を介したリーク電流の改善効
果について以下に簡単に考えてみる。
【００３５】図１および図２を参照して、実施の形態１
による動作時の印加電圧としては、コントロールゲート
電極７に負電位、基板に正電位または接地電位をそれぞ
れ印加する。また、ソース拡散層３またはドレイン拡散
層２は基板と同電位を印加するかまたは解放する。これ
により、図２に示すように、フローティングゲート電極
５の価電子帯電子をＦＮトンネル電流を用いて引抜く。
この場合、トンネル酸化膜４には、１０ＭＶ／ｃｍ以上
の電界が印加される。これにより書込または消去動作が
行なわれる。
による動作時の印加電圧としては、コントロールゲート
電極７に負電位、基板に正電位または接地電位をそれぞ
れ印加する。また、ソース拡散層３またはドレイン拡散
層２は基板と同電位を印加するかまたは解放する。これ
により、図２に示すように、フローティングゲート電極
５の価電子帯電子をＦＮトンネル電流を用いて引抜く。
この場合、トンネル酸化膜４には、１０ＭＶ／ｃｍ以上
の電界が印加される。これにより書込または消去動作が
行なわれる。
【００３６】また、図３および図４は、実施の形態１の
書込または消去状態のデータ保持時（印加電圧のない状
態）のエネルギバンド図である。この図３および図４に
おいては、簡単化のため、層間絶縁膜６を、ＯＮＯ膜と
せずにＳｉＯ2 膜としている。図３を参照して、フロー
ティングゲート電極５内に導電帯電子が存在しないた
め、フローティングゲート電極５内の導電帯電子のトン
ネル現象に起因したリーク電流は起こらない。価電子帯
に存在する電子は酸化膜に対するポテンシャル障壁が高
いため、価電子帯電子のトンネル現象に起因したリーク
電流は非常に小さい。図４を参照して、この場合のリー
ク電流は図１７に示した従来の構造のリーク電流と同様
である。
書込または消去状態のデータ保持時（印加電圧のない状
態）のエネルギバンド図である。この図３および図４に
おいては、簡単化のため、層間絶縁膜６を、ＯＮＯ膜と
せずにＳｉＯ2 膜としている。図３を参照して、フロー
ティングゲート電極５内に導電帯電子が存在しないた
め、フローティングゲート電極５内の導電帯電子のトン
ネル現象に起因したリーク電流は起こらない。価電子帯
に存在する電子は酸化膜に対するポテンシャル障壁が高
いため、価電子帯電子のトンネル現象に起因したリーク
電流は非常に小さい。図４を参照して、この場合のリー
ク電流は図１７に示した従来の構造のリーク電流と同様
である。
【００３７】トンネル現象に起因したあらゆるメカニズ
ムを、ＳｉＯ2 膜を介したリーク電流として考えると、
トンネル現象の代表的なものとしてＦＮトンネル電流お
よび直接トンネリング電流が挙げられる。まず、ＦＮト
ンネル電流がポテンシャルの障壁高さの違いによりどの
程度変化するかを計算した。ＦＮトンネル電流の式は次
の式（１）により表されることが知られている。
ムを、ＳｉＯ2 膜を介したリーク電流として考えると、
トンネル現象の代表的なものとしてＦＮトンネル電流お
よび直接トンネリング電流が挙げられる。まず、ＦＮト
ンネル電流がポテンシャルの障壁高さの違いによりどの
程度変化するかを計算した。ＦＮトンネル電流の式は次
の式（１）により表されることが知られている。
【００３８】
【数１】
【００３９】上記式（１）において、以下のｅｘｐ項が
支配的であることは自明である。
支配的であることは自明である。
【００４０】
【数２】
【００４１】上記のｅｘｐ項において、φb ＝３．１ｅ
Ｖからφb ＝４．４ｅＶに変化した場合、同一のＪFNを
欲するならば、ＥOX1 ＝（４．４）3/2 ／（３．１）
3/2 Ｅ OXを満たす電界ＥOX1 を使用すればいいことがわ
かる。したがって、ＥOX1 ＝１．６９ＥOXとなる。
Ｖからφb ＝４．４ｅＶに変化した場合、同一のＪFNを
欲するならば、ＥOX1 ＝（４．４）3/2 ／（３．１）
3/2 Ｅ OXを満たす電界ＥOX1 を使用すればいいことがわ
かる。したがって、ＥOX1 ＝１．６９ＥOXとなる。
【００４２】さらに、書込状態のしきい値電圧と消去状
態のしきい値電圧との電圧差を一定とするならば、１．
６９倍の保持時酸化膜電界が許容される。このことは、
酸化膜の膜厚ｔOXを、ｔOX1 ＝ｔOX／１．６９＝０．５
９ｔOXのように、０．５９倍に薄膜化できることを意味
する。
態のしきい値電圧との電圧差を一定とするならば、１．
６９倍の保持時酸化膜電界が許容される。このことは、
酸化膜の膜厚ｔOXを、ｔOX1 ＝ｔOX／１．６９＝０．５
９ｔOXのように、０．５９倍に薄膜化できることを意味
する。
【００４３】さらに、直接トンネリング電流がポテンシ
ャルの障壁高さの違いによりどの程度変化するかを計算
した。直接トンネリング電流の式は次の式（２）のよう
に近似されることが知られている。
ャルの障壁高さの違いによりどの程度変化するかを計算
した。直接トンネリング電流の式は次の式（２）のよう
に近似されることが知られている。
【００４４】
【数３】
【００４５】上記式（２）を参照して、ＶOX＜φb のと
きのみ直接トンネリングが起こる。ここで、ＶOX＜＜φ
b ならば、式（２）を支配するｅｘｐ項はＦＮトンネル
のｅｘｐ項と同一となる。したがって、ＦＮトンネルと
同様の傾向が直接トンネリング電流にもあることがわか
る。これらは、たとえば、K.F.Schuegraf et. al., Ele
ctron Devices, vol.41, no5, 1994（文献３）に開示さ
れている。
きのみ直接トンネリングが起こる。ここで、ＶOX＜＜φ
b ならば、式（２）を支配するｅｘｐ項はＦＮトンネル
のｅｘｐ項と同一となる。したがって、ＦＮトンネルと
同様の傾向が直接トンネリング電流にもあることがわか
る。これらは、たとえば、K.F.Schuegraf et. al., Ele
ctron Devices, vol.41, no5, 1994（文献３）に開示さ
れている。
【００４６】上記のように、トンネル現象の代表的なも
のとしてＦＮトンネル電流および直接トンネル電流を考
えてみると、ポテンシャルの障壁高さを３．１ｅＶから
４．４ｅＶに増大することにより、大幅なリーク電流の
改善をもたらすことが予想される。それにより、絶縁膜
の膜厚を現状の膜厚の０．５９倍まで薄膜化できること
が予想される。
のとしてＦＮトンネル電流および直接トンネル電流を考
えてみると、ポテンシャルの障壁高さを３．１ｅＶから
４．４ｅＶに増大することにより、大幅なリーク電流の
改善をもたらすことが予想される。それにより、絶縁膜
の膜厚を現状の膜厚の０．５９倍まで薄膜化できること
が予想される。
【００４７】実際のリーク電流は、ＦＮトンネル電流や
直接トンネル電流のメカニズムではないと予想される。
しかし、このように一般的にトンネル現象に起因したあ
らゆるメカニズムのリーク電流は、ポテンシャルの障壁
高さの増大により、大きく減少することができることが
容易に想像できる。具体的には、トンネル現象に起因し
たあらゆるメカニズムのリーク電流は、基本的に、ＷＫ
Ｂ（Wentzel-Kramers-Brillouin ）近似で計算すること
が可能である。すなわち、ポテンシャル障壁をｘ方向に
ｘ1 →ｘ2 に透過する電子のトンネル確率Ｐは、以下の
式（３）により表わされる。
直接トンネル電流のメカニズムではないと予想される。
しかし、このように一般的にトンネル現象に起因したあ
らゆるメカニズムのリーク電流は、ポテンシャルの障壁
高さの増大により、大きく減少することができることが
容易に想像できる。具体的には、トンネル現象に起因し
たあらゆるメカニズムのリーク電流は、基本的に、ＷＫ
Ｂ（Wentzel-Kramers-Brillouin ）近似で計算すること
が可能である。すなわち、ポテンシャル障壁をｘ方向に
ｘ1 →ｘ2 に透過する電子のトンネル確率Ｐは、以下の
式（３）により表わされる。
【００４８】
【数４】
【００４９】上記式（３）の基本式において、ポテンシ
ャル障壁の形を規定し、解いたものが、それぞれＦＮト
ンネルの式（１）および直接トンネルの式（２）であ
る。このことから、ポテンシャル障壁高さを増大させる
ことにより、トンネル現象に起因したあらゆるメカニズ
ムのリーク電流を低減することが可能であることがわか
る。その結果、不揮発性半導体記憶装置のデータ保持特
性を改善することができる。
ャル障壁の形を規定し、解いたものが、それぞれＦＮト
ンネルの式（１）および直接トンネルの式（２）であ
る。このことから、ポテンシャル障壁高さを増大させる
ことにより、トンネル現象に起因したあらゆるメカニズ
ムのリーク電流を低減することが可能であることがわか
る。その結果、不揮発性半導体記憶装置のデータ保持特
性を改善することができる。
【００５０】上記の理由から、フローティングゲート電
極５として従来のｎ型ポリシリコンに代えてｐ型ポリシ
リコンを用いることによって、トンネル現象に起因する
メカニズムによる絶縁膜のリーク電流を低減することが
可能であり、その結果、データの保持特性を大きく向上
させることができる。
極５として従来のｎ型ポリシリコンに代えてｐ型ポリシ
リコンを用いることによって、トンネル現象に起因する
メカニズムによる絶縁膜のリーク電流を低減することが
可能であり、その結果、データの保持特性を大きく向上
させることができる。
【００５１】また、上述のトンネル酸化膜の薄膜化の限
界を決定すると考えられているストレス誘起リーク電流
については、そのメカニズムはまだ完全には解明されて
いない。しかし、最近の研究によれば、ストレスにより
生成された酸化膜中のトラップを介したトンネル現象で
ストレス誘起電流を説明できるとされている。このこと
はたとえば、K.Sakakibara et. al., Proc. Int. Rel.
Phys. Symp., p100, 1996 （文献４）に開示されてい
る。
界を決定すると考えられているストレス誘起リーク電流
については、そのメカニズムはまだ完全には解明されて
いない。しかし、最近の研究によれば、ストレスにより
生成された酸化膜中のトラップを介したトンネル現象で
ストレス誘起電流を説明できるとされている。このこと
はたとえば、K.Sakakibara et. al., Proc. Int. Rel.
Phys. Symp., p100, 1996 （文献４）に開示されてい
る。
【００５２】したがって、フローティングゲート電極５
としてｐ型ポリシリコンを用いることによるポテンシャ
ル障壁の増大によって、ストレス誘起電流も低減するこ
とができると考えられる。このストレス誘起電流は、前
述したように、１０ｎｍ未満の薄い酸化膜を用いると顕
著になり、メモリの保持特性を劣化させる要因となる。
本実施の形態の構造により、ストレス誘起電流を低減す
ることが可能であるので、本実施の形態においては、ト
ンネル酸化膜４として１０ｎｍ未満の薄い膜厚のものも
使用することが可能となる。
としてｐ型ポリシリコンを用いることによるポテンシャ
ル障壁の増大によって、ストレス誘起電流も低減するこ
とができると考えられる。このストレス誘起電流は、前
述したように、１０ｎｍ未満の薄い酸化膜を用いると顕
著になり、メモリの保持特性を劣化させる要因となる。
本実施の形態の構造により、ストレス誘起電流を低減す
ることが可能であるので、本実施の形態においては、ト
ンネル酸化膜４として１０ｎｍ未満の薄い膜厚のものも
使用することが可能となる。
【００５３】また、同一のリーク電流量を規定する場
合、電子に対するポテンシャル障壁の高さが増大した
分、保持時に絶縁膜に印加される電界ＥOXを増加させる
ことが可能となる。したがって、フローティングゲート
電極５の電荷の蓄積量を同じにする場合には、絶縁膜を
薄膜化して保持時に絶縁膜に印加される電界ＥOXを増大
させることができる。このように本実施の形態において
は、トンネル酸化膜４を１０ｎｍ未満の膜厚に薄膜化す
ることが可能となり、これにより、書込／消去時の動作
電圧を低減することが可能となる。その結果、不揮発性
半導体記憶装置の消費電力の低減および動作特性の向上
を図ることができる。
合、電子に対するポテンシャル障壁の高さが増大した
分、保持時に絶縁膜に印加される電界ＥOXを増加させる
ことが可能となる。したがって、フローティングゲート
電極５の電荷の蓄積量を同じにする場合には、絶縁膜を
薄膜化して保持時に絶縁膜に印加される電界ＥOXを増大
させることができる。このように本実施の形態において
は、トンネル酸化膜４を１０ｎｍ未満の膜厚に薄膜化す
ることが可能となり、これにより、書込／消去時の動作
電圧を低減することが可能となる。その結果、不揮発性
半導体記憶装置の消費電力の低減および動作特性の向上
を図ることができる。
【００５４】（実施の形態２）図５は、本発明の実施の
形態２による不揮発性半導体記憶装置のメモリセルを示
した断面図である。図５を参照して、この実施の形態２
による不揮発性半導体記憶装置では、ＮＭＯＳ型メモリ
セルにおけるバンド間トンネル電流誘起ホットホール注
入による書込または消去動作を用いる。
形態２による不揮発性半導体記憶装置のメモリセルを示
した断面図である。図５を参照して、この実施の形態２
による不揮発性半導体記憶装置では、ＮＭＯＳ型メモリ
セルにおけるバンド間トンネル電流誘起ホットホール注
入による書込または消去動作を用いる。
【００５５】ホットホール注入は、トンネル酸化膜４の
劣化を引起こすと一般的に考えられている。また、上記
文献４によれば、トンネル酸化膜４内に注入されるホー
ルの総電荷量が増大するとストレス誘起電流が増大する
ことが示されている。すなわち、ストレス誘起電流はホ
ールの注入量と強い相関関係があることが示されてい
る。したがって、ストレス誘起リーク電流を増大させる
ホットホール注入は、フローティングゲート型不揮発性
半導体メモリの保持特性を劣化させるおそれがあり、そ
のため、ホットホール注入は、書込・消去動作としては
従来用いられていなかった。
劣化を引起こすと一般的に考えられている。また、上記
文献４によれば、トンネル酸化膜４内に注入されるホー
ルの総電荷量が増大するとストレス誘起電流が増大する
ことが示されている。すなわち、ストレス誘起電流はホ
ールの注入量と強い相関関係があることが示されてい
る。したがって、ストレス誘起リーク電流を増大させる
ホットホール注入は、フローティングゲート型不揮発性
半導体メモリの保持特性を劣化させるおそれがあり、そ
のため、ホットホール注入は、書込・消去動作としては
従来用いられていなかった。
【００５６】しかし、本発明のようにｐ型ポリシリコン
をフローティングゲート電極５に使用した場合は、原理
的にストレス誘起リーク電流を低減することができるの
で、不揮発性半導体記憶装置の保持特性を大きく改善す
ることができる。このため、ホットホール注入を書込・
消去動作として用いることが可能となる。そこで、この
実施の形態２では、ＮＭＯＳ型メモリセルにおける書込
または消去動作のいずれかの手法として、バンド間トン
ネル電流誘起ホットホール注入によりシリコンの主表面
からフローティングゲート電極５へホールを注入する手
法を用いる。
をフローティングゲート電極５に使用した場合は、原理
的にストレス誘起リーク電流を低減することができるの
で、不揮発性半導体記憶装置の保持特性を大きく改善す
ることができる。このため、ホットホール注入を書込・
消去動作として用いることが可能となる。そこで、この
実施の形態２では、ＮＭＯＳ型メモリセルにおける書込
または消去動作のいずれかの手法として、バンド間トン
ネル電流誘起ホットホール注入によりシリコンの主表面
からフローティングゲート電極５へホールを注入する手
法を用いる。
【００５７】具体的には、図５に示すように、ＮＭＯＳ
型メモリセルにおいて、コントロールゲート電極７に負
電位または接地電位、ソース拡散層３またはドレイン拡
散層２に正電位をそれぞれ印加する。これにより、ソー
ス拡散層３またはドレイン拡散層２の領域においてバン
ド間トンネル現象により電子・正孔対を発生させる。そ
の電子・正孔対のうち正孔は横方向電界によりチャネル
方向に加速されて高エネルギを得ることによってホット
ホールとなる。このホットホールをトンネル酸化膜４を
介してフローティングゲート電極５に注入することによ
って、書込または消去のいずれかの動作とする。
型メモリセルにおいて、コントロールゲート電極７に負
電位または接地電位、ソース拡散層３またはドレイン拡
散層２に正電位をそれぞれ印加する。これにより、ソー
ス拡散層３またはドレイン拡散層２の領域においてバン
ド間トンネル現象により電子・正孔対を発生させる。そ
の電子・正孔対のうち正孔は横方向電界によりチャネル
方向に加速されて高エネルギを得ることによってホット
ホールとなる。このホットホールをトンネル酸化膜４を
介してフローティングゲート電極５に注入することによ
って、書込または消去のいずれかの動作とする。
【００５８】（実施の形態３）図６は、本発明の実施の
形態３による不揮発性半導体記憶装置のメモリセルを示
した断面図である。図６を参照して、この実施の形態３
では、上述した実施の形態１および２と異なり、Ｎウェ
ル１１の表面にｐ型のソース拡散層１３およびドレイン
拡散層１２を有するＰＭＯＳ型のメモリセルを用いる。
それ以外の構造は図１に示した実施の形態１と同様であ
る。このようにＰＭＯＳ型メモリセルにおいても、実施
の形態１および２のＮＭＯＳ型メモリセルと同様、ｐ型
ポリシリコンからなるフローティングゲート電極５によ
って、データの保持時のフローティングゲート電極５か
らの電子の漏れ電流を有効に低減することができる。
形態３による不揮発性半導体記憶装置のメモリセルを示
した断面図である。図６を参照して、この実施の形態３
では、上述した実施の形態１および２と異なり、Ｎウェ
ル１１の表面にｐ型のソース拡散層１３およびドレイン
拡散層１２を有するＰＭＯＳ型のメモリセルを用いる。
それ以外の構造は図１に示した実施の形態１と同様であ
る。このようにＰＭＯＳ型メモリセルにおいても、実施
の形態１および２のＮＭＯＳ型メモリセルと同様、ｐ型
ポリシリコンからなるフローティングゲート電極５によ
って、データの保持時のフローティングゲート電極５か
らの電子の漏れ電流を有効に低減することができる。
【００５９】なお、動作としては、トンネル酸化膜４に
１０ＭＶ／ｃｍ以上の電界を印加することにより、フロ
ーティングゲート電極５の価電子帯電子をＦＮトンネル
電流を用いて引抜く。これにより、書込または消去動作
を行なう。
１０ＭＶ／ｃｍ以上の電界を印加することにより、フロ
ーティングゲート電極５の価電子帯電子をＦＮトンネル
電流を用いて引抜く。これにより、書込または消去動作
を行なう。
【００６０】さらに、この実施の形態３では、ソース拡
散層１３およびドレイン拡散層１２も高濃度のｐ型拡散
層であるため、ソース拡散層１３およびドレイン拡散層
１２には導電帯電子は存在しない。このため、図８に示
すように、ソース拡散層１３およびドレイン拡散層１２
からフローティングゲート電極５への電子の漏れを、図
４に示した実施の形態１のＮＭＯＳ型の場合に比べて低
減することができる。したがって、この実施の形態３で
は、データ保持時にトンネル酸化膜４に印加される電界
を、ソース拡散層１３およびドレイン拡散層１２からフ
ローティングゲート電極５へ電子が漏れる向きになるよ
うな動作条件に設定したとしても、ＮＭＯＳ型の場合に
比べてデータの保持特性を向上させることができる。な
お、ソース拡散層１３およびドレイン拡散層１２からフ
ローティングゲート電極５へ電子が漏れる向きの電界
は、フローティングゲート電極５がソース拡散層１３お
よびドレイン拡散層１２に比べて正電位になる場合に生
じる。なお、図７はフローティングゲート電極５からの
電子の漏れ電流を説明するためのバンド図である。
散層１３およびドレイン拡散層１２も高濃度のｐ型拡散
層であるため、ソース拡散層１３およびドレイン拡散層
１２には導電帯電子は存在しない。このため、図８に示
すように、ソース拡散層１３およびドレイン拡散層１２
からフローティングゲート電極５への電子の漏れを、図
４に示した実施の形態１のＮＭＯＳ型の場合に比べて低
減することができる。したがって、この実施の形態３で
は、データ保持時にトンネル酸化膜４に印加される電界
を、ソース拡散層１３およびドレイン拡散層１２からフ
ローティングゲート電極５へ電子が漏れる向きになるよ
うな動作条件に設定したとしても、ＮＭＯＳ型の場合に
比べてデータの保持特性を向上させることができる。な
お、ソース拡散層１３およびドレイン拡散層１２からフ
ローティングゲート電極５へ電子が漏れる向きの電界
は、フローティングゲート電極５がソース拡散層１３お
よびドレイン拡散層１２に比べて正電位になる場合に生
じる。なお、図７はフローティングゲート電極５からの
電子の漏れ電流を説明するためのバンド図である。
【００６１】（実施の形態４）この実施の形態４では、
図９に示すように、ＰＭＯＳ型メモリセルにおいて基板
ホットホール注入を用いて書込または消去動作を行な
う。なお、上記したように、ストレス誘起リーク電流を
増大させるホットホール注入は、従来は用いられていな
かったが、フローティングゲート電極５としてｐ型ポリ
シリコンを用いることによりホットホール注入を書込・
消去動作として用いることが可能となった。
図９に示すように、ＰＭＯＳ型メモリセルにおいて基板
ホットホール注入を用いて書込または消去動作を行な
う。なお、上記したように、ストレス誘起リーク電流を
増大させるホットホール注入は、従来は用いられていな
かったが、フローティングゲート電極５としてｐ型ポリ
シリコンを用いることによりホットホール注入を書込・
消去動作として用いることが可能となった。
【００６２】この実施の形態４では、図９に示すよう
に、ＰＭＯＳ型メモリセルにおいて、コントロールゲー
ト電極７に負電位、Ｎウェル１１に正電位（Ｖｎｗｅｌ
ｌ）、Ｐ基板（またはＰウェル）２１に正電位（Ｖｐｓ
ｕｂ）を印加する。ここで、Ｖｎｗｅｌｌ＜Ｖｐｓｕｂ
である。このように電圧を印加することにより、Ｐ基板
２１からＮウェル１１に正孔が注入される。その注入さ
れた正孔は縦方向電界によりチャネル方向に加速されて
高エネルギを得て、その結果ホットホールとなる。この
ホットホールがトンネル酸化膜４を介してフローティン
グゲート電極５へ注入されることによって、書込または
消去の動作が行なわれる。また、実施の形態４の変形例
として、図１０に示すようなホール注入の方法を用いる
こともできる。図１０を参照して、この変形例において
は、ｐ型のドレイン拡散層１２およびコントロールゲー
ト電極７に負電位、ｐ型のソース拡散層１３に接地電位
を印加する。これにより、チャネル領域にホールのチャ
ネル反転層を形成して、ソース／ドレイン間にチャネル
電流を流す。このホールからなるチャネル電流におい
て、横方向の電界による加速によりホールの一部がホッ
トホールとなる。このホットホールがトンネル酸化膜４
を介してフローティングゲート電極５へ注入されること
により、書込または消去のいずれかの動作が行なわれ
る。このような注入を、チャネル電流誘起ホットホール
注入という。
に、ＰＭＯＳ型メモリセルにおいて、コントロールゲー
ト電極７に負電位、Ｎウェル１１に正電位（Ｖｎｗｅｌ
ｌ）、Ｐ基板（またはＰウェル）２１に正電位（Ｖｐｓ
ｕｂ）を印加する。ここで、Ｖｎｗｅｌｌ＜Ｖｐｓｕｂ
である。このように電圧を印加することにより、Ｐ基板
２１からＮウェル１１に正孔が注入される。その注入さ
れた正孔は縦方向電界によりチャネル方向に加速されて
高エネルギを得て、その結果ホットホールとなる。この
ホットホールがトンネル酸化膜４を介してフローティン
グゲート電極５へ注入されることによって、書込または
消去の動作が行なわれる。また、実施の形態４の変形例
として、図１０に示すようなホール注入の方法を用いる
こともできる。図１０を参照して、この変形例において
は、ｐ型のドレイン拡散層１２およびコントロールゲー
ト電極７に負電位、ｐ型のソース拡散層１３に接地電位
を印加する。これにより、チャネル領域にホールのチャ
ネル反転層を形成して、ソース／ドレイン間にチャネル
電流を流す。このホールからなるチャネル電流におい
て、横方向の電界による加速によりホールの一部がホッ
トホールとなる。このホットホールがトンネル酸化膜４
を介してフローティングゲート電極５へ注入されること
により、書込または消去のいずれかの動作が行なわれ
る。このような注入を、チャネル電流誘起ホットホール
注入という。
【００６３】（実施の形態５）図１１は、本発明の実施
の形態５による不揮発性半導体記憶装置のメモリセルを
示した断面図である。図１１を参照して、この実施の形
態５では、ＮＭＯＳ型メモリセルにおいて、フローティ
ングゲート電極５のみならずコントロールゲート電極１
７をｐ型ポリシリコンにより形成する。これにより、上
記した実施の形態１〜４と同様、ｐ型ポリシリコンから
なるフローティングゲート電極５によって、図１２およ
び図１４に示すように、フローティングゲート電極５か
らコントロールゲート電極７または１７に向かうリーク
電流を低減することができる。
の形態５による不揮発性半導体記憶装置のメモリセルを
示した断面図である。図１１を参照して、この実施の形
態５では、ＮＭＯＳ型メモリセルにおいて、フローティ
ングゲート電極５のみならずコントロールゲート電極１
７をｐ型ポリシリコンにより形成する。これにより、上
記した実施の形態１〜４と同様、ｐ型ポリシリコンから
なるフローティングゲート電極５によって、図１２およ
び図１４に示すように、フローティングゲート電極５か
らコントロールゲート電極７または１７に向かうリーク
電流を低減することができる。
【００６４】また、コントロールゲート電極１７をｐ型
ポリシリコンにより形成することにより、コントロール
ゲート電極１７と絶縁膜（この場合はＳｉＯ2 ）６との
電子に対するポテンシャル障壁が増大する。これによ
り、図１５に示すように、コントロールゲート電極１７
からフローティングゲート電極５に向かう電子の漏れ電
流を低減することができる。この図１５に示したコント
ロールゲート電極１７からのリーク電流は、図１３に示
したｎ型ポリシリコンからなるコントロールゲート電極
７を用いた場合に比べてより低減される。
ポリシリコンにより形成することにより、コントロール
ゲート電極１７と絶縁膜（この場合はＳｉＯ2 ）６との
電子に対するポテンシャル障壁が増大する。これによ
り、図１５に示すように、コントロールゲート電極１７
からフローティングゲート電極５に向かう電子の漏れ電
流を低減することができる。この図１５に示したコント
ロールゲート電極１７からのリーク電流は、図１３に示
したｎ型ポリシリコンからなるコントロールゲート電極
７を用いた場合に比べてより低減される。
【００６５】このようにコントロールゲート電極１７か
らのリーク電流を低減することができるので、層間絶縁
膜６を薄膜化することが可能となる。この層間絶縁膜６
の薄膜化によって、カップリング比を増大させることが
できる。これにより、コントロールゲート電極１７への
印加電圧が効率的にフローティングゲート電極５に伝達
できるようになり、その結果、動作電圧の低電圧化およ
び低消費電力化を実現することができる。
らのリーク電流を低減することができるので、層間絶縁
膜６を薄膜化することが可能となる。この層間絶縁膜６
の薄膜化によって、カップリング比を増大させることが
できる。これにより、コントロールゲート電極１７への
印加電圧が効率的にフローティングゲート電極５に伝達
できるようになり、その結果、動作電圧の低電圧化およ
び低消費電力化を実現することができる。
【００６６】なお、図１２〜１５に示したエネルギーバ
ンド図では、層間絶縁膜６を構成するＯＮＯ膜を簡単化
のためＳｉＯ2 膜としている。
ンド図では、層間絶縁膜６を構成するＯＮＯ膜を簡単化
のためＳｉＯ2 膜としている。
【００６７】また、コントロールゲート電極１７として
ｐ型ポリシリコンを用いることにより上記のようにデー
タ保持特性を向上することができるので、以下のような
効果を得ることもできる。すなわち、データ保持時に層
間絶縁膜６に印加される電界を、コントロールゲート電
極１７からフローティングゲート電極５へ電子が漏れる
向きになるようなデバイス条件に設定したとしても、層
間絶縁膜６を介してリーク電流を有効に低減することが
でき、それによりデータ保持特性を改善することができ
る。
ｐ型ポリシリコンを用いることにより上記のようにデー
タ保持特性を向上することができるので、以下のような
効果を得ることもできる。すなわち、データ保持時に層
間絶縁膜６に印加される電界を、コントロールゲート電
極１７からフローティングゲート電極５へ電子が漏れる
向きになるようなデバイス条件に設定したとしても、層
間絶縁膜６を介してリーク電流を有効に低減することが
でき、それによりデータ保持特性を改善することができ
る。
【００６８】（実施の形態６）この実施の形態６では、
ｐ型ポリシリコンからなるフローティングゲート電極５
内の空乏層におけるバンド間トンネル電流現象により発
生した電子に対するＦＮトンネル現象を用いて書込また
は消去動作を行なう。ｐ型ポリシリコンをフローティン
グゲート電極５として用いる場合、ｐ型ポリシリコンの
導電帯には電子は存在しない。このため、実施の形態１
では、図２に示したように、価電子帯からの電子による
ＦＮトンネル現象を用いて書込または消去動作を行なう
よう構成した。 この実施の形態６では、フローティン
グゲート電極５を構成するｐ型ポリシリコンのｐ型不純
物濃度を、フローティングゲート電極５内の全体または
フローティングゲート電極５とトンネル酸化膜４との界
面近傍のみ若干低くする。これにより、トンネル酸化膜
４に１０ＭＶ／ｃｍ以上の電界を印加して電子を引抜く
際にフローティングゲート電極５とトンネル酸化膜４と
の界面近傍に空乏層が形成される。
ｐ型ポリシリコンからなるフローティングゲート電極５
内の空乏層におけるバンド間トンネル電流現象により発
生した電子に対するＦＮトンネル現象を用いて書込また
は消去動作を行なう。ｐ型ポリシリコンをフローティン
グゲート電極５として用いる場合、ｐ型ポリシリコンの
導電帯には電子は存在しない。このため、実施の形態１
では、図２に示したように、価電子帯からの電子による
ＦＮトンネル現象を用いて書込または消去動作を行なう
よう構成した。 この実施の形態６では、フローティン
グゲート電極５を構成するｐ型ポリシリコンのｐ型不純
物濃度を、フローティングゲート電極５内の全体または
フローティングゲート電極５とトンネル酸化膜４との界
面近傍のみ若干低くする。これにより、トンネル酸化膜
４に１０ＭＶ／ｃｍ以上の電界を印加して電子を引抜く
際にフローティングゲート電極５とトンネル酸化膜４と
の界面近傍に空乏層が形成される。
【００６９】さらに、その空乏層のバンドポテンシャル
は、図１６に示すように、全体として１．１Ｖ〜１．５
Ｖ程度曲がる。この場合、この空乏層のバンドはシリコ
ンの禁制帯幅より曲がっているために、価電子帯から導
電帯への電子のバンド間トンネル現象が発生する。この
バンド間トンネル現象により発生したフローティングゲ
ート電極５内の導電帯電子は、ＦＮトンネル現象によっ
てＳｉ基板１へと透過する。
は、図１６に示すように、全体として１．１Ｖ〜１．５
Ｖ程度曲がる。この場合、この空乏層のバンドはシリコ
ンの禁制帯幅より曲がっているために、価電子帯から導
電帯への電子のバンド間トンネル現象が発生する。この
バンド間トンネル現象により発生したフローティングゲ
ート電極５内の導電帯電子は、ＦＮトンネル現象によっ
てＳｉ基板１へと透過する。
【００７０】このような空乏化現象は、印加電圧の効率
的使用を妨げるものであるため、従来では基本的に空乏
化が起こらないように作成されていた。しかし、この実
施の形態６では、若干の空乏化のみを意図的に起こさせ
る。これにより、その空乏化現象により起こるバンド間
トンネルによる導電帯電子の発生を利用してＦＮトンネ
ル現象の発生効率を高めることができる。なお、価電子
帯電子の酸化膜に対するポテンシャル障壁は上述したよ
うに４．４ｅＶと大きいのに対して、導電帯電子のポテ
ンシャル障壁は３．２ｅＶと小さい。
的使用を妨げるものであるため、従来では基本的に空乏
化が起こらないように作成されていた。しかし、この実
施の形態６では、若干の空乏化のみを意図的に起こさせ
る。これにより、その空乏化現象により起こるバンド間
トンネルによる導電帯電子の発生を利用してＦＮトンネ
ル現象の発生効率を高めることができる。なお、価電子
帯電子の酸化膜に対するポテンシャル障壁は上述したよ
うに４．４ｅＶと大きいのに対して、導電帯電子のポテ
ンシャル障壁は３．２ｅＶと小さい。
【００７１】この実施の形態６では、導電帯電子による
ＦＮトンネル現象を用いているので、ＦＮトンネル現象
の発生効率を大きく増大させることができる。その一
方、保持時はトンネル酸化膜４には小さい電界しか印加
されないため、フローティングゲート電極５内の空乏層
に１．１Ｖ以上の電圧が印加されることはない。このた
め、バンド間トンネル現象は全く発生せず、その結果保
持特性の劣化を引起こすこともない。
ＦＮトンネル現象を用いているので、ＦＮトンネル現象
の発生効率を大きく増大させることができる。その一
方、保持時はトンネル酸化膜４には小さい電界しか印加
されないため、フローティングゲート電極５内の空乏層
に１．１Ｖ以上の電圧が印加されることはない。このた
め、バンド間トンネル現象は全く発生せず、その結果保
持特性の劣化を引起こすこともない。
【００７２】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではない。本発明の範
囲は上記した実施の形態の説明ではなく特許請求の範囲
によって示され、さらに特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれる。たとえば、上
述した実施例はシリコン基板上にフローティングゲート
型不揮発性半導体メモリを形成する場合について述べた
が、ＳＯＩ構造の薄膜半導体層を利用したフローティン
グゲート型不揮発性半導体メモリについても同様に適用
可能である。
の点で例示であって制限的なものではない。本発明の範
囲は上記した実施の形態の説明ではなく特許請求の範囲
によって示され、さらに特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれる。たとえば、上
述した実施例はシリコン基板上にフローティングゲート
型不揮発性半導体メモリを形成する場合について述べた
が、ＳＯＩ構造の薄膜半導体層を利用したフローティン
グゲート型不揮発性半導体メモリについても同様に適用
可能である。
【００７３】
【発明の効果】以上のように、請求項１〜５に記載の発
明によれば、トンネル酸化膜を薄膜化することが可能と
なり、この薄膜化によって書込／消去時の動作電圧を低
減することができる。これにより、不揮発性半導体記憶
装置の消費電力の低減および動作特性の向上を図ること
ができる。
明によれば、トンネル酸化膜を薄膜化することが可能と
なり、この薄膜化によって書込／消去時の動作電圧を低
減することができる。これにより、不揮発性半導体記憶
装置の消費電力の低減および動作特性の向上を図ること
ができる。
【図１】 本発明の実施の形態１によるフローティング
ゲート型不揮発性半導体メモリのメモリセルを示した断
面図である。
ゲート型不揮発性半導体メモリのメモリセルを示した断
面図である。
【図２】 図１に示した不揮発性半導体メモリの動作を
説明するためのバンド図である。
説明するためのバンド図である。
【図３】 データ保持時のトンネル酸化膜にかかる電界
がフローティングゲート電極からＳｉ基板に電子が流れ
る方向になる場合のバンド図である。
がフローティングゲート電極からＳｉ基板に電子が流れ
る方向になる場合のバンド図である。
【図４】 データ保持時のトンネル酸化膜にかかる電界
がＳｉ基板からフローティングゲート電極に電子が流れ
る方向になる場合のバンド図である。
がＳｉ基板からフローティングゲート電極に電子が流れ
る方向になる場合のバンド図である。
【図５】 本発明の実施の形態２によるフローティング
ゲート型不揮発性半導体メモリの書込または消去動作を
説明するための断面図である。
ゲート型不揮発性半導体メモリの書込または消去動作を
説明するための断面図である。
【図６】 本発明の実施の形態３によるフローティング
ゲート型不揮発性半導体メモリのメモリセルを示した断
面図である。
ゲート型不揮発性半導体メモリのメモリセルを示した断
面図である。
【図７】 図６に示した実施の形態３によるＰＭＯＳ型
のメモリセルにおけるフローティングゲート電極からの
リーク電流を説明するためのバンド図である。
のメモリセルにおけるフローティングゲート電極からの
リーク電流を説明するためのバンド図である。
【図８】 図６に示した実施の形態３によるＰＭＯＳ型
のメモリセルのソース／ドレイン拡散層からフローティ
ングゲート電極へのリーク電流を説明するためのバンド
図である。
のメモリセルのソース／ドレイン拡散層からフローティ
ングゲート電極へのリーク電流を説明するためのバンド
図である。
【図９】 本発明の実施の形態４によるフローティング
ゲート型不揮発性半導体メモリの書込または消去動作を
説明するための断面図である。
ゲート型不揮発性半導体メモリの書込または消去動作を
説明するための断面図である。
【図１０】 本発明の実施の形態４の変形例による書込
または消去動作を説明するための断面図である。
または消去動作を説明するための断面図である。
【図１１】 本発明の実施の形態５によるフローティン
グゲート型不揮発性半導体メモリのメモリセルを示した
断面図である。
グゲート型不揮発性半導体メモリのメモリセルを示した
断面図である。
【図１２】 ｐ型ポリシリコンからなるフローティング
ゲート電極とｎ型ポリシリコンからなるコントロールゲ
ート電極とを用いた場合のフローティングゲート電極か
らコントロールゲート電極へのリーク電流を説明するた
めのバンド図である。
ゲート電極とｎ型ポリシリコンからなるコントロールゲ
ート電極とを用いた場合のフローティングゲート電極か
らコントロールゲート電極へのリーク電流を説明するた
めのバンド図である。
【図１３】 ｐ型ポリシリコンからなるフローティング
ゲート電極とｎ型ポリシリコンからなるコントロールゲ
ート電極とを用いた場合のコントロールゲート電極から
フローティングゲート電極へのリーク電流を説明するた
めのバンド図である。
ゲート電極とｎ型ポリシリコンからなるコントロールゲ
ート電極とを用いた場合のコントロールゲート電極から
フローティングゲート電極へのリーク電流を説明するた
めのバンド図である。
【図１４】 ｐ型ポリシリコンからなるフローティング
ゲート電極とｐ型ポリシリコンからなるコントロールゲ
ート電極とを用いた場合のフローティングゲート電極か
らコントロールゲート電極へのリーク電流を説明するた
めのバンド図である。
ゲート電極とｐ型ポリシリコンからなるコントロールゲ
ート電極とを用いた場合のフローティングゲート電極か
らコントロールゲート電極へのリーク電流を説明するた
めのバンド図である。
【図１５】 ｐ型ポリシリコンからなるフローティング
ゲート電極とｐ型ポリシリコンからなるコントロールゲ
ート電極とを用いた場合のコントロールゲート電極から
フローティングゲート電極へのリーク電流を説明するた
めのバンド図である。
ゲート電極とｐ型ポリシリコンからなるコントロールゲ
ート電極とを用いた場合のコントロールゲート電極から
フローティングゲート電極へのリーク電流を説明するた
めのバンド図である。
【図１６】 本発明の実施の形態６による書込または消
去動作を説明するためのバンド図である。
去動作を説明するためのバンド図である。
【図１７】 従来のフローティングゲート型不揮発性半
導体メモリのメモリセルを示した断面図である。
導体メモリのメモリセルを示した断面図である。
【図１８】 図１７に示した不揮発性半導体メモリの書
込または消去動作を説明するためのバンド図である。
込または消去動作を説明するためのバンド図である。
【図１９】 従来のｎ型ポリシリコンからなるフローテ
ィングゲート電極を用いた場合の書込または消去動作を
説明するためのバンド図である。
ィングゲート電極を用いた場合の書込または消去動作を
説明するためのバンド図である。
１ Ｐウェル、２ ｎ型ドレイン拡散層、３ ｎ型ソー
ス拡散層、４ トンネル酸化膜、５ フローティングゲ
ート電極、６ 層間絶縁膜（ＯＮＯ膜）、７コントロー
ルゲート電極、８ サイドウォール酸化膜、１１ Ｎウ
ェル、１２ｐ型ドレイン拡散層、１３ ｐ型ソース拡散
層、１７ コントロールゲート電極、２１ Ｐ基板（Ｐ
ウェル）。
ス拡散層、４ トンネル酸化膜、５ フローティングゲ
ート電極、６ 層間絶縁膜（ＯＮＯ膜）、７コントロー
ルゲート電極、８ サイドウォール酸化膜、１１ Ｎウ
ェル、１２ｐ型ドレイン拡散層、１３ ｐ型ソース拡散
層、１７ コントロールゲート電極、２１ Ｐ基板（Ｐ
ウェル）。
Claims (5)
- 【請求項１】 ｐ型の半導体領域の主表面に、チャネル
領域を挟むように間隔を隔てて形成されたｎ型のソース
領域およびドレイン領域と、 前記チャネル領域上に形成され、１０ｎｍ未満の厚みを
有する第１の絶縁膜と、 前記第１の絶縁膜上に形成された、ｐ型多結晶シリコン
を含むフローティングゲート電極と、 前記フローティングゲート電極上に形成された第２の絶
縁膜と、 前記第２の絶縁膜上に形成されたコントロールゲート電
極とを備え、 前記第１の絶縁膜に１０ＭＶ／ｃｍ以上の電界を印加す
ることによりトンネル現象を用いて前記フローティング
ゲート電極内の電子を前記半導体領域の主表面の方向に
引抜き、これにより、前記フローティングゲート電極内
の正電荷の帯電量を増加させて、書込および消去のいず
れかの動作を行なう、不揮発性半導体記憶装置。 - 【請求項２】 ｐ型の半導体領域の主表面に、チャネル
領域を挟むように間隔を隔てて形成されたｎ型のソース
領域およびドレイン領域と、 前記チャネル領域上に形成され、１０ｎｍ未満の厚みを
有する第１の絶縁膜と、 前記第１の絶縁膜上に形成された、ｐ型多結晶シリコン
を含むフローティングゲート電極と、 前記フローティングゲート電極上に形成された第２の絶
縁膜と、 前記第２の絶縁膜上に形成されたコントロールゲート電
極とを備え、 前記半導体領域の主表面の方向から前記フローティング
ゲート電極へのホットホール注入現象を用いて前記フロ
ーティングゲート電極内の正電荷の帯電量を増加させる
ことにより、書込および消去のいずれかの動作を行な
う、不揮発性半導体記憶装置。 - 【請求項３】 ｎ型の半導体領域の主表面に、チャネル
領域を挟むように間隔を隔てて形成されたｐ型のソース
領域およびドレイン領域と、 前記チャネル領域上に形成され、１０ｎｍ未満の厚みを
有する第１の絶縁膜と、 前記第１の絶縁膜上に形成された、ｐ型多結晶シリコン
を含むフローティングゲート電極と、 前記フローティングゲート電極上に形成された第２の絶
縁膜と、 前記第２の絶縁膜上に形成されたコントロールゲート電
極とを備え、 前記第１の絶縁膜に１０ＭＶ／ｃｍ以上の電界を印加す
ることによりトンネル現象を用いて前記フローティング
ゲート電極内の電子を前記半導体領域の主表面の方向に
引抜き、これにより、前記フローティングゲート電極内
の正電荷の帯電量を増加させて、書込および消去のいず
れかの動作を行なう、不揮発性半導体記憶装置。 - 【請求項４】 ｎ型の半導体領域の主表面に、チャネル
領域を挟むように間隔を隔てて形成されたｐ型のソース
領域およびドレイン領域と、 前記チャネル領域上に形成され、１０ｎｍ未満の厚みを
有する第１の絶縁膜と、 前記第１の絶縁膜上に形成された、ｐ型多結晶シリコン
を含むフローティングゲート電極と、 前記フローティングゲート電極上に形成された第２の絶
縁膜と、 前記第２の絶縁膜上に形成されたコントロールゲート電
極とを備え、 前記半導体領域の主表面の方向から前記フローティング
ゲート電極へのホットホール注入現象を用いて前記フロ
ーティングゲート電極内の正電荷の帯電量を増加させる
ことにより、書込および消去のいずれかの動作を行な
う、不揮発性半導体記憶装置。 - 【請求項５】 前記コントロールゲート電極はｐ型多結
晶シリコンを含む、請求項１〜４のいずれか１項に記載
の不揮発性半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054906A JPH10256400A (ja) | 1997-03-10 | 1997-03-10 | 不揮発性半導体記憶装置 |
| TW086110542A TW338193B (en) | 1997-03-10 | 1997-07-24 | Non-volatile semiconductor memory |
| KR1019970047059A KR19980079362A (ko) | 1997-03-10 | 1997-09-12 | 비휘발성 반도체 기억 장치 |
| US08/933,764 US5901084A (en) | 1997-03-10 | 1997-09-23 | Nonvolatile semiconductor memory device having floating gate electrode |
| DE19752434A DE19752434C2 (de) | 1997-03-10 | 1997-11-26 | Nichtflüchtige Halbleiterspeichervorrichtung mit einer p-Typ dotierten Gateelektrode mit schwebendem Potential |
| IT97MI002762A IT1296864B1 (it) | 1997-03-10 | 1997-12-12 | Dospositivo di memoria a semiconduttore non volatile avente un elettrodo di porta fluttuante |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054906A JPH10256400A (ja) | 1997-03-10 | 1997-03-10 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256400A true JPH10256400A (ja) | 1998-09-25 |
Family
ID=12983656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9054906A Pending JPH10256400A (ja) | 1997-03-10 | 1997-03-10 | 不揮発性半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5901084A (ja) |
| JP (1) | JPH10256400A (ja) |
| KR (1) | KR19980079362A (ja) |
| DE (1) | DE19752434C2 (ja) |
| IT (1) | IT1296864B1 (ja) |
| TW (1) | TW338193B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150680A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 半導体記憶装置 |
| KR20010008442A (ko) * | 1998-12-31 | 2001-02-05 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
| JP2003204000A (ja) * | 2002-01-10 | 2003-07-18 | Sony Corp | 不揮発性半導体メモリ装置および電荷注入方法 |
| JP2007053171A (ja) * | 2005-08-16 | 2007-03-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JP2008270364A (ja) * | 2007-04-17 | 2008-11-06 | Toyota Motor Corp | 不揮発性半導体記憶素子 |
| JP2014179361A (ja) * | 2013-03-13 | 2014-09-25 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2014183293A (ja) * | 2013-03-21 | 2014-09-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6965142B2 (en) * | 1995-03-07 | 2005-11-15 | Impinj, Inc. | Floating-gate semiconductor structures |
| TW365001B (en) * | 1996-10-17 | 1999-07-21 | Hitachi Ltd | Non-volatile semiconductor memory apparatus and the operation method |
| ITTO980557A1 (it) * | 1998-06-26 | 1999-12-26 | St Microelectronics Srl | Metodo di programmazione rapida per effetto tunnel di memorie a porta flottante |
| WO2001024268A1 (en) * | 1999-09-24 | 2001-04-05 | Intel Corporation | A nonvolatile memory device with a high work function floating-gate and method of fabrication |
| US6518618B1 (en) | 1999-12-03 | 2003-02-11 | Intel Corporation | Integrated memory cell and method of fabrication |
| US6313487B1 (en) | 2000-06-15 | 2001-11-06 | Board Of Regents, The University Of Texas System | Vertical channel floating gate transistor having silicon germanium channel layer |
| US6313486B1 (en) | 2000-06-15 | 2001-11-06 | Board Of Regents, The University Of Texas System | Floating gate transistor having buried strained silicon germanium channel layer |
| US6664909B1 (en) | 2001-08-13 | 2003-12-16 | Impinj, Inc. | Method and apparatus for trimming high-resolution digital-to-analog converter |
| KR100466187B1 (ko) * | 2002-05-17 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 셀 |
| US7221596B2 (en) * | 2002-07-05 | 2007-05-22 | Impinj, Inc. | pFET nonvolatile memory |
| US6950342B2 (en) * | 2002-07-05 | 2005-09-27 | Impinj, Inc. | Differential floating gate nonvolatile memories |
| US6760270B2 (en) * | 2002-09-30 | 2004-07-06 | Motorola, Inc. | Erase of a non-volatile memory |
| US8691647B1 (en) * | 2002-10-07 | 2014-04-08 | Spansion Llc | Memory devices containing a high-K dielectric layer |
| US6995060B2 (en) * | 2003-03-19 | 2006-02-07 | Promos Technologies Inc. | Fabrication of integrated circuit elements in structures with protruding features |
| US6962852B2 (en) | 2003-03-19 | 2005-11-08 | Promos Technologies Inc. | Nonvolatile memories and methods of fabrication |
| US6962851B2 (en) * | 2003-03-19 | 2005-11-08 | Promos Technologies, Inc. | Nonvolatile memories and methods of fabrication |
| US6893921B2 (en) * | 2003-04-10 | 2005-05-17 | Mosel Vitelic, Inc. | Nonvolatile memories with a floating gate having an upward protrusion |
| US6902974B2 (en) * | 2003-05-16 | 2005-06-07 | Promos Technologies Inc. | Fabrication of conductive gates for nonvolatile memories from layers with protruding portions |
| US6846712B2 (en) * | 2003-05-16 | 2005-01-25 | Promos Technologies Inc. | Fabrication of gate dielectric in nonvolatile memories having select, floating and control gates |
| US6974739B2 (en) * | 2003-05-16 | 2005-12-13 | Promos Technologies Inc. | Fabrication of dielectric on a gate surface to insulate the gate from another element of an integrated circuit |
| US7214585B2 (en) * | 2003-05-16 | 2007-05-08 | Promos Technologies Inc. | Methods of fabricating integrated circuits with openings that allow electrical contact to conductive features having self-aligned edges |
| US6951782B2 (en) * | 2003-07-30 | 2005-10-04 | Promos Technologies, Inc. | Nonvolatile memory cell with multiple floating gates formed after the select gate and having upward protrusions |
| US7060565B2 (en) * | 2003-07-30 | 2006-06-13 | Promos Technologies Inc. | Fabrication of dielectric for a nonvolatile memory cell having multiple floating gates |
| US7101757B2 (en) * | 2003-07-30 | 2006-09-05 | Promos Technologies, Inc. | Nonvolatile memory cells with buried channel transistors |
| US7169667B2 (en) * | 2003-07-30 | 2007-01-30 | Promos Technologies Inc. | Nonvolatile memory cell with multiple floating gates formed after the select gate |
| US7052947B2 (en) * | 2003-07-30 | 2006-05-30 | Promos Technologies Inc. | Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates |
| US6885044B2 (en) | 2003-07-30 | 2005-04-26 | Promos Technologies, Inc. | Arrays of nonvolatile memory cells wherein each cell has two conductive floating gates |
| TWI220252B (en) * | 2003-08-06 | 2004-08-11 | Ememory Technology Inc | Method for programming, erasing and reading a flash memory cell |
| US7145370B2 (en) * | 2003-09-05 | 2006-12-05 | Impinj, Inc. | High-voltage switches in single-well CMOS processes |
| US7088623B2 (en) * | 2003-10-16 | 2006-08-08 | United Microelectronics Corp. | Non-volatile memory technology suitable for flash and byte operation application |
| US7148104B2 (en) * | 2004-03-10 | 2006-12-12 | Promos Technologies Inc. | Fabrication of conductive lines interconnecting first conductive gates in nonvolatile memories having second conductive gates provided by conductive gate lines, wherein the adjacent conductive gate lines for the adjacent columns are spaced from each other, and non-volatile memory structures |
| US7238575B2 (en) * | 2004-03-10 | 2007-07-03 | Promos Technologies, Inc. | Fabrication of conductive lines interconnecting conductive gates in nonvolatile memories, and non-volatile memory structures |
| US7388420B2 (en) * | 2004-03-30 | 2008-06-17 | Impinj, Inc. | Rewriteable electronic fuses |
| US7177182B2 (en) * | 2004-03-30 | 2007-02-13 | Impinj, Inc. | Rewriteable electronic fuses |
| US7242614B2 (en) * | 2004-03-30 | 2007-07-10 | Impinj, Inc. | Rewriteable electronic fuses |
| US7283390B2 (en) * | 2004-04-21 | 2007-10-16 | Impinj, Inc. | Hybrid non-volatile memory |
| US8111558B2 (en) * | 2004-05-05 | 2012-02-07 | Synopsys, Inc. | pFET nonvolatile memory |
| US8896048B1 (en) * | 2004-06-04 | 2014-11-25 | Spansion Llc | Apparatus and method for source side implantation after spacer formation to reduce short channel effects in metal oxide semiconductor field effect transistors |
| KR100647482B1 (ko) | 2004-09-16 | 2006-11-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US8482052B2 (en) * | 2005-01-03 | 2013-07-09 | Macronix International Co., Ltd. | Silicon on insulator and thin film transistor bandgap engineered split gate memory |
| US7257033B2 (en) * | 2005-03-17 | 2007-08-14 | Impinj, Inc. | Inverter non-volatile memory cell and array system |
| US7679957B2 (en) * | 2005-03-31 | 2010-03-16 | Virage Logic Corporation | Redundant non-volatile memory cell |
| US8122307B1 (en) | 2006-08-15 | 2012-02-21 | Synopsys, Inc. | One time programmable memory test structures and methods |
| US7719896B1 (en) | 2007-04-24 | 2010-05-18 | Virage Logic Corporation | Configurable single bit/dual bits memory |
| EP2068351A1 (en) * | 2007-12-03 | 2009-06-10 | INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) | Floating gate non-volatile memory device and method for manufacturing same |
| US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
| US8125835B2 (en) * | 2008-09-22 | 2012-02-28 | Cypress Semiconductor Corporation | Memory architecture having two independently controlled voltage pumps |
| CN102376715B (zh) * | 2010-08-11 | 2014-03-12 | 中国科学院微电子研究所 | 一种无电容型动态随机访问存储器结构及其制备方法 |
| US20120043600A1 (en) * | 2010-08-18 | 2012-02-23 | Van Der Vegt Henderikus Albert | Floating-Gate Device and Method Therefor |
| CN102468342A (zh) * | 2010-11-10 | 2012-05-23 | 中国科学院微电子研究所 | 一种半导体存储单元、器件及其制备方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3744036A (en) * | 1971-05-24 | 1973-07-03 | Intel Corp | Electrically programmable read only memory array |
| JP2633571B2 (ja) * | 1987-07-30 | 1997-07-23 | 株式会社東芝 | 紫外線消去型不揮発性半導体装置 |
| JPH07118511B2 (ja) * | 1989-01-17 | 1995-12-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH0425176A (ja) * | 1990-05-18 | 1992-01-28 | Seiko Instr Inc | 半導体装置の製造方法 |
| US5260593A (en) * | 1991-12-10 | 1993-11-09 | Micron Technology, Inc. | Semiconductor floating gate device having improved channel-floating gate interaction |
| JP3071578B2 (ja) * | 1992-10-13 | 2000-07-31 | 沖電気工業株式会社 | 不揮発性半導体記憶装置 |
| JPH07169861A (ja) * | 1993-12-14 | 1995-07-04 | Nec Corp | 不揮発性半導体記憶装置 |
| JP3541958B2 (ja) * | 1993-12-16 | 2004-07-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5508543A (en) * | 1994-04-29 | 1996-04-16 | International Business Machines Corporation | Low voltage memory |
| JP3673538B2 (ja) * | 1994-11-28 | 2005-07-20 | 沖電気工業株式会社 | 不揮発性半導体記憶装置の形成方法 |
-
1997
- 1997-03-10 JP JP9054906A patent/JPH10256400A/ja active Pending
- 1997-07-24 TW TW086110542A patent/TW338193B/zh active
- 1997-09-12 KR KR1019970047059A patent/KR19980079362A/ko not_active Application Discontinuation
- 1997-09-23 US US08/933,764 patent/US5901084A/en not_active Expired - Fee Related
- 1997-11-26 DE DE19752434A patent/DE19752434C2/de not_active Expired - Fee Related
- 1997-12-12 IT IT97MI002762A patent/IT1296864B1/it active IP Right Grant
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150680A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 半導体記憶装置 |
| KR20010008442A (ko) * | 1998-12-31 | 2001-02-05 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
| JP2003204000A (ja) * | 2002-01-10 | 2003-07-18 | Sony Corp | 不揮発性半導体メモリ装置および電荷注入方法 |
| JP2007053171A (ja) * | 2005-08-16 | 2007-03-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US7550801B2 (en) | 2005-08-16 | 2009-06-23 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7968933B2 (en) | 2005-08-16 | 2011-06-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2008270364A (ja) * | 2007-04-17 | 2008-11-06 | Toyota Motor Corp | 不揮発性半導体記憶素子 |
| JP2014179361A (ja) * | 2013-03-13 | 2014-09-25 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2014183293A (ja) * | 2013-03-21 | 2014-09-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
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