JP2009501449A - 高密度nand不揮発性メモリデバイス - Google Patents
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Abstract
【選択図】図1A
Description
他の実施形態も記述され請求される。
NANDメモリアレイアーキテクチャにおいてフロントサイド又はバックサイド電荷トラップゲートスタック構成におけるチャネル領域の上方又は下方に配置されたバンドエンジニアゲートスタックを有するデュアルゲート(又はバックサイドゲート)不揮発性メモリセルを利用する不揮発性メモリデバイス及びアレイが記述された。本発明の実施形態の浮遊ノードメモリセルの非対称又は直接トンネルバリアを有するバンドギャップエンジニアゲートスタックは、電子及びホールによる低電圧トンネリングプログラミング及び効率的消去を可能にし、一方で、良好な電荷保持のための高電荷阻止バリア及びディープキャリアトラップサイトを維持する。直接トンネリングプログラム及び効率的消去能力は、高エネルギーキャリアからのゲートスタック及び結晶格子への損傷を減少し、書き込み疲労及び漏洩問題を減少し、デバイス寿命を高め、一方で、進行的なリソグラフィック及び形状サイズスケーリングを利用することが出来るメモリセルを可能にする。一実施形態において、メモリセルアーキテクチャは、縮小した形状のワード線及び一体垂直選択ゲートを利用する改良した高密度メモリデバイス又はアレイを可能にする。本発明のメモリセル実施形態は、単一メモリセルにおけるビットストレージの多重レベル、及びフロント又はバックサイド制御ゲートからのホール注入による消去を可能にする。
Claims (50)
- NANDアーキテクチャメモリセルストリングであって:
基板上に形成された複数のデュアルゲート不揮発性メモリセルを含み、前記複数のデュアルゲート不揮発性メモリセルは、連続ストリングに結合され;
前記複数のデュアルゲート不揮発性メモリセルの内の1つ以上のデュアルゲート不揮発性メモリセルの電荷トラップゲートスタックが、
チャネル領域に隣接して形成された1つ以上の副層を含む非対称バンドギャップトンネルインシュレータ層であり、前記1つ以上の副層は増加する伝導バンドオフセットの複数の層を含む、非対称バンドギャップトンネルインシュレータ層と、
前記トンネルインシュレータ層に隣接して形成されたトラップ層と、
前記トラップ層に隣接して形成された電荷阻止層と、
前記電荷阻止層に隣接して形成された制御ゲート
を含む、NANDアーキテクチャメモリセルストリング。 - 各NANDアーキテクチャメモリストリングの前記デュアルゲート不揮発性メモリセルは、前記基板上及び前記チャネル領域の下に形成されたバックサイドゲートインシュレータスタック、及び前記チャネル領域の上に形成されたフロントサイドゲートインシュレータスタックを更に含む、請求項1に記載のNANDアーキテクチャメモリセルストリング。
- 前記デュアルゲート不揮発性メモリセルは、バックサイドトラップデュアルゲート不揮発性メモリセルであり、前記バックサイドゲートインシュレータスタックは、前記電荷トラップゲートスタックであり、前記フロントサイドゲートは無電荷トラップアクセスゲートスタックである、請求項2に記載のNANDアーキテクチャメモリセルストリング。
- 前記デュアルゲート不揮発性メモリセルは、フロントサイドトラップデュアルゲート不揮発性メモリセルであり、前記フロントサイドゲートインシュレータスタックは、前記電荷トラップゲートスタックであり、前記バックサイドゲートは無電荷トラップアクセスゲートスタックである、請求項2に記載のNANDアーキテクチャメモリセルストリング。
- 前記トンネルインシュレータ層の1つ以上の副層は、酸素リッチSiON(約1.5の屈折率)の層を含み、前記トラップ層は、窒素リッチSiON(約1.8の屈折率)の層を含む、請求項1に記載のNANDアーキテクチャメモリセルストリング。
- 前記トンネルインシュレータ層の1つ以上の副層は、増加する伝導バンドオフセットの誘電材料の2つ以上の副層を含み、前記2つ以上の誘電材料の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩の内の一つから選択される、請求項1に記載のNANDアーキテクチャメモリセルストリング。
- 前記トンネルインシュレータ層の2つ以上の副層は、Al2O3、Pr2O3、TiO2、SiO2、HfO2、ZrO2、SiN、AlN、HfN、酸素リッチSiON(約1.5の屈折率)、窒素リッチSiON(約1.8の屈折率)、HfとAlの混合酸化物、及びHfとTiの混合酸化物の内の一つから選択される、請求項6に記載のNANDアーキテクチャメモリセルストリング。
- 前記トンネルインシュレータ層の2つ以上の副層は、2つの副層を含み、第1及び第2の副層は、SiO2及びPr2O3、SiO2及びTiO2、ならびにSiO2及びHfO2の内の一つである、請求項6に記載のNANDアーキテクチャメモリセルストリング。
- 前記トンネルインシュレータ層の2つ以上の副層は、3つの副層を含み、第1、第2、及び第3の副層は、SiO2、SiN、及びHfO2;SiO2、HfO2、及びPr2O3;SiO2、HfO2、及びTiO2;SiO2、酸素リッチSiON(約1.5の屈折率)、及びHfO2;ならびにSiO2、Al2O3、及びHfO2の内の一つである、請求項6に記載のNANDアーキテクチャメモリセルストリング。
- 前記トンネルインシュレータ層の前記以上の副層の各々は、前記チャネルボディ領域に隣接して配置され、誘電定数(K)の値が前記チャネルボディから延出して増加する、請求項6に記載のNANDアーキテクチャメモリセルストリング。
- 前記トラップ層は、酸素リッチ酸窒化ケイ素(SiON)、窒素リッチ酸窒化ケイ素(SiON)、窒化アルミニウム(AlN)、窒化ケイ素(SiN)、シリコンリッチ窒化物(SRN)、酸化ハフニウム(HfO2)、及び酸化チタニウム(TiO2)の内の一つを更に含む、請求項1に記載のNANDアーキテクチャメモリセルストリング。
- 前記トラップ層は、電荷をトラップする深いポテンシャル井戸を更に含む、請求項1に記載のNANDアーキテクチャメモリセルストリング。
- 前記トラップ層は、金属、半導体、シリコン、窒化物、誘起されたインターフェース状態、又は電荷トラップ不純物のナノ結晶又はナノドットを更に含む、請求項1に記載のNANDアーキテクチャメモリセルストリング。
- 前記深いポテンシャル井戸は、シリコン、ゲルマニウム、金、タングステン、チタニウム、コバルト、白金、及びパラジウムのナノドット又はナノ結晶の内の一つを更に含む、請求項13に記載のNANDアーキテクチャメモリセルストリング。
- 前記電荷阻止層は、高K誘電体の1つ以上の副層を含む、請求項1に記載のNANDアーキテクチャメモリセルストリング。
- 前記1つ以上の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩系の内の一つからである、請求項15に記載のNANDアーキテクチャメモリセルストリング。
- 前記1つ以上の副層の各々は、酸化ハフニウム(HfO2)、アルミナ(Al2O3)、ハフニウムシリコン酸窒化物(HfSiON)、酸化プラセオジム(Pr2O3)、及び酸化チタン(TiO2)の内の一つである、請求項16に記載のNANDアーキテクチャメモリセルストリング。
- 前記NANDアーキテクチャメモリセルストリングは、NANDアーキテクチャメモリアレイの一部を形成し:
複数のNANDアーキテクチャメモリセルストリングを含み、各NANDアーキテクチャメモリセルストリングは、複数のデュアルゲート不揮発性メモリセルを有し、各デュアルゲート不揮発性メモリセルの電荷トラップゲートインシュレータスタックは、
薄ボディチャネル領域に隣接して形成された1つ以上の副層を含む非対称バンドギャップトンネルインシュレータ層であって、前記1つ以上の副層は増加する伝導バンドオフセットの複数の層を含む、非対称バンドギャップトンネルインシュレータ層と、
前記トンネルインシュレータ層に隣接して形成されたトラップ層、
前記トラップ層に隣接して形成された電荷阻止層、及び
前記電荷阻止層に隣接して形成された制御ゲート
を含み、
前記NANDアーキテクチャメモリセルストリングは、
複数のワード線を含み、各ワード線は、1つ以上のデュアルゲート不揮発性メモリセルの1つ以上の制御ゲートに結合され、前記1つ以上のデュアルゲート不揮発性メモリセルの各々は、前記複数のNANDアーキテクチャメモリストリングの異なるストリングからである、請求項3又は4に記載のNANDアーキテクチャメモリセルストリング。 - 前記複数のNANDアーキテクチャメモリストリングの隣接するストリング同士間に絶縁領域が形成される、請求項18に記載のNANDアーキテクチャメモリセルストリング。
- 前記複数のワード線は交互に並ぶ“T”ワード線である、請求項18に記載のNANDアーキテクチャメモリセルストリング。
- 前記デュアルゲート不揮発性メモリセル及び複数のワード線は、対称的サブ機能要素である、請求項18に記載のNANDアーキテクチャメモリセルストリング。
- 前記NANDアーキテクチャメモリセルストリングは、更に:
少なくとも1つのビット線であって、前記少なくとも1つのビット線は、第1のトレンチの底部に形成されたソース/ドレイン拡散に結合され、前記複数のNANDアーキテクチャメモリストリングの各ストリングの第1の垂直選択ゲートのドレインに結合され、前記第1の垂直選択ゲートは前記第1のトレンチの側壁上に形成される、少なくとも1つのビット線;及び
少なくとも1つのソース線であって、前記少なくとも1つのソース線は、第2のトレンチの底部に形成されたソース/ドレイン拡散に結合され、前記複数のNANDアーキテクチャメモリストリングの各ストリングの第2の垂直選択ゲートのソースに結合され、前記第2の垂直選択ゲートは第2のトレンチの側壁上に形成される、少なくとも1つのソース線
を含む、請求項18に記載のNANDアーキテクチャメモリセルストリング。 - 前記NANDアーキテクチャメモリアレイは、
基板上に形成された前記NANDアーキテクチャメモリアレイと;
制御回路と;
行デコーダであって、前記行デコーダには前記複数のワード線が結合されている、行デコーダ
を含むメモリデバイスの一部を形成する、請求項18に記載のNANDアーキテクチャメモリセルストリング。 - メモリデバイスは、EEPROMメモリデバイス及びフラッシュメモリデバイスの内の一つである、請求項23に記載のNANDアーキテクチャメモリセルストリング。
- 前記メモリデバイスは、システムの一部を形成し:
少なくとも1つのメモリデバイスに結合されたプロセッサ
を含む、請求項23に記載のNANDアーキテクチャメモリセルストリング。 - NANDアーキテクチャデュアルゲート不揮発性メモリセルストリングを形成する方法であって:
複数のデュアルゲート不揮発性メモリセルを基板上に形成することを含み、前記デュアルゲート不揮発性メモリセルを形成することは、
薄ボディチャネル領域を形成することと、
電荷トラップゲートインシュレータスタックを形成することと、
無電荷トラップゲートインシュレータスタックを形成すること
を含み、
前記電荷トラップゲートインシュレータスタックを形成することは、
薄ボディチャネル領域に隣接して1つ以上の副層のトンネルインシュレータ層を形成することであり、前記1つ以上の副層は増加する伝導バンドオフセットの複数の層を含む、ことと、
前記トンネルインシュレータ層に隣接してトラップ層を形成することと、
前記トラップ層に隣接して電荷阻止層を形成することと、
前記電荷阻止層に隣接して制御ゲートを形成することを含み;及び
前記複数のデュアルゲート不揮発性メモリセルをNANDアーキテクチャメモリセルストリングに結合すること
を含む、方法。 - 電荷トラップゲートインシュレータスタックを形成すること及び無電荷トラップゲートインシュレータスタックを形成することは、バックサイドゲートインシュレータスタックを前記薄ボディチャネル領域の下に形成することと、フロントサイドゲートインシュレータスタックを前記薄ボディチャネル領域の上に形成することを更に含む、請求項26に記載の方法。
- 電荷トラップゲートインシュレータスタックを形成するステップは、前記バックサイドゲートインシュレータスタックを形成することを更に含む、請求項27に記載の方法。
- 電荷トラップゲートインシュレータスタックを形成するステップは、前記フロントサイドゲートインシュレータスタックを形成することを更に含む、請求項27に記載の方法。
- 前記複数のデュアルゲート不揮発性メモリセルをNANDアーキテクチャメモリセルストリングに結合することは、各デュアルゲート不揮発性メモリセル間に1つ以上のソース/ドレイン領域を形成することを更に含む、請求項26に記載の方法。
- 前記複数のデュアルゲート不揮発性メモリセルをNANDアーキテクチャメモリセルストリングに結合することは、前記NANDアーキテクチャメモリセルストリングの前記デュアルゲート不揮発性メモリセルを介して単一薄ボディチャネル領域を形成することを更に含む、請求項26に記載の方法。
- 請求項26に記載の方法であり、更に:
前記基板上に1つ以上のトレンチを形成することであって、前記トレンチは関連する介在***エリアを画定する、ことと;
前記***エリアに前記複数のデュアルゲート不揮発性メモリセルを形成することと;
第1のトレンチの側壁上に第1の垂直選択ゲートを形成することであって、前記第1の垂直選択ゲートは、前記NANDアーキテクチャメモリストリングの第1のデュアルゲート不揮発性メモリセルに結合される、ことと;
前記第1のトレンチの底部に垂直選択ゲートのソース/ドレイン領域を形成することと;
第2のトレンチの側壁上に第2の垂直選択ゲートを形成することあって、前記第2の垂直選択ゲートは、前記NANDアーキテクチャメモリストリングの最後のデュアルゲート不揮発性メモリセルに結合される、ことと;
前記第2のトレンチの底部に前記第2の選択ゲートのソース/ドレイン領域を形成すること
を含む、請求項26に記載の方法。 - 更に、複数のワード線を交互に並ぶ“T”形に形成することを含む、請求項26に記載の方法。
- 更に、対称的サブ機能要素として前記デュアルゲート不揮発性メモリセルを形成することを含む、請求項26に記載の方法。
- 1つ以上の副層のトンネルインシュレータ層を形成することは、酸素リッチSiON(約1.5の屈折率)の層のトンネルインシュレータ層を形成することを更に含み、前記トラップ層を形成することは、窒素リッチSiON(約1.8の屈折率)の層を含む、請求項26に記載の方法。
- 1つ以上の副層のトンネルインシュレータ層を形成することは、前記トンネルインシュレータ層及び電荷トラップ層を有する増加する伝導バンドオフセットの1つ以上の層を形成することを更に含み、材料の前記1つ以上の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩の一つから選択される、請求項26に記載の方法。
- 1つ以上の副層のトンネルインシュレータ層を形成することは、増加する伝導バンドオフセットの誘電材料の2つ以上の副層を形成することを更に含み、前記誘電材料の2つ以上の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩の一つから選択される、請求項26に記載の方法。
- 2つ以上の副層のトンネルインシュレータ層を形成することは、2つの副層を形成することを更に含み、第1及び第2の副層は、SiO2及びPr2O3、SiO2及びTiO2、ならびにSiO2及びHfO2の内の一つである、請求項37に記載の方法。
- 2つ以上の副層のトンネルインシュレータ層を形成することは、3つの副層を形成することを更に含み、第1、第2、及び第3の副層は、SiO2、SiN、及びHfO2;SiO2、HfO2、及びPr2O3;ならびにSiO2、HfO2、及びTiO2の内の一つである、請求項37に記載の方法。
- トラップ層を形成することは、浮遊ゲート、浮遊ノード、及び埋め込みトラップ層の内の一つを形成することを更に含む、請求項26に記載の方法。
- トラップ層を形成することは、電荷をトラップする深いポテンシャル井戸を形成することを更に含む、請求項26に記載の方法。
- トラップ層を形成することは、酸素リッチ酸窒化ケイ素(SiON)、窒素リッチ酸窒化ケイ素(SiON)、窒化アルミニウム(AlN)、窒化ケイ素(SiN)、シリコンリッチ窒化物(SRN)、酸化ハフニウム(HfO2)、及び酸化チタニウム(TiO2)の内の一つのトラップ層を形成することを更に含む、請求項40に記載の方法。
- 電荷阻止層を形成することは、高K誘電体の1つ以上の副層の電荷阻止層を形成することを更に含む、請求項26に記載の方法。
- 高K誘電体の1つ以上の副層の電荷阻止層を形成することは、酸化物、混合酸化物、窒化物、及びケイ酸塩系のうちの一つからのインシュレータから前記1つ以上の副層を形成することを更に含む、請求項43に記載の方法。
- 高K誘電体の1つ以上の副層の電荷阻止層を形成することは、酸化ハフニウム(HfO2)、アルミナ(Al2O3)、ハフニウムシリコン酸窒化物(HfSiON)、酸化プラセオジム(Pr2O3)、及び酸化チタン(TiO2)の内の一つの前記1つ以上の副層を形成することを更に含む、請求項44に記載の方法。
- NANDアーキテクチャデュアルゲート不揮発性メモリセルストリングを作動する方法であって:
トンネルインシュレータ層を介するキャリアの直接的トンネリングを介して複数のデュアルゲート不揮発性メモリセルの選択されたデュアルゲート不揮発性メモリセルをプログラミングすることであって、前記トンネルインシュレータ層は、デュアルゲート不揮発性メモリセルの薄ボディチャネル領域に隣接して形成された1つ以上の副層を有する非対称バンドギャップトンネルインシュレータ層であり、前記1つ以上の副層は、増加する伝導バンドオフセットの材料の複数の層を含む、ことと;
前記トンネルインシュレータ層の下に形成されたトラップ層に前記キャリアをトラップすること
を含む、方法。 - 垂直選択ゲートを介してビット線及びソース線に前記NANDアーキテクチャデュアルゲート不揮発性メモリセルストリングを結合することによって前記デュアルゲート不揮発性メモリセルストリングを選択することを更に含む、請求項46に記載の方法。
- 前記トンネルインシュレータ層の下に形成されたトラップ層に前記キャリアをトラップすることは、多数のビットストレージのために前記バックサイドトラップ不揮発性メモリセルのソース/ドレイン領域に近接して局在させられた前記電荷をトラップすることを更に含む、請求項46に記載の方法。
- 前記チャネル領域から直接的トンネリング、ファウラノルドハイムトンネリング、チャネルホットエレクトロン(CHE)注入、及びホットホール注入の内の一つを介して前記複数の不揮発性メモリセルトラップ層上にトラップされた前記キャリアを取り除くことによって前記NANDアーキテクチャデュアルゲート不揮発性メモリセルストリングを消去することを更に含む、請求項46に記載の方法。
- 前記トラップ層に隣接して形成された電荷阻止層を通して前記トラップ層へ又は前記トラップ層からキャリアを搬送することを介して、前記複数のデュアルゲート不揮発性メモリセルトラップ層上にトラップされた前記キャリアを取り除くことによって前記NANDアーキテクチャデュアルゲート不揮発性メモリセルストリングを消去することを更に含む、請求項46に記載の方法。
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