JPH11330277A

JPH11330277A - 不揮発性半導体記憶装置及びその読み出し方法

Info

Publication number: JPH11330277A
Application number: JP27218498A
Authority: JP
Inventors: Ichiro Fujiwara; 一郎藤原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-11-05
Filing date: 1998-09-25
Publication date: 1999-11-30
Anticipated expiration: 2018-09-25
Also published as: EP0915479A2; JP4810712B2; EP0915479A3; US6191445B1; KR19990045036A

Abstract

(57)【要約】【課題】微細ゲート長を有する不揮発性メモリ装置のリ
ードディスターブ特性を改善して、１トランジスタセル
を実現する。【解決手段】比較的厚膜化されたトンネル絶縁膜を有す
るメモリトランジスタが行列状に複数配置されてメモリ
アレイが構成され、選択メモリトランジスタＭ１１を含
まない列に配置された非選択列メモリトランジスタＭ２
１のソース及び／又はドレインに対し、選択トランジス
タＭ１１の読み出し時のソース電位とゲート電位との間
の値をとる非選択列バイアス電圧を例えばチャネル形成
領域に対して逆バイアス方向に印加し、また選択メモリ
トランジスタＭ１１のソースに対し、当該選択メモリト
ランジスタＭ１１のゲートに読み出し時に印加する電圧
と接地電位との間の値をとる電圧を印加する。さらに、
非選択行のゲートに選択メモリトランジスタＭ１１のソ
ースと同等以下の電圧を印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリトランジス
タのチャネル形成領域とゲート電極との間のゲート絶縁
膜の内部に電荷蓄積手段を有し、当該電荷蓄積手段に対
し電荷（電子またはホール）を電気的に注入して蓄積し
又は引き抜くことを基本動作とする不揮発性半導体記憶
装置及びその読み出し方法に関する。特定的に、本発明
は、例えば平面的に離散化された電荷蓄積手段を有す
る、又はしきい値電圧分布が狭く設定される選択メモリ
トランジスタ、又は非選択なメモリトランジスタについ
て、そのソースおよびドレイン、或いはゲートにそれぞ
れ所定のバイアス電圧を印加することによって、選択メ
モリトランジスタへの読み出し時に選択メモリトランジ
スタ及び非選択メモリトランジスタの誤読み出しを有効
に防止するためのインヒビット電圧印加及び消去状態で
のしきい値電圧の制御に関する。

【０００２】

【従来の技術】高度情報化社会、或いは高速，高帯域ネ
ットワーク社会において、大容量のファイルメモリ、大
容量のＡＶ用途メモリに対するニーズは大きい。現在、
１ギガバイト（ＧＢ）以上のデータを記憶する大容量メ
モリシステムとして、ハードディスクおよび光ディスク
などのディスクを記録媒体としたディスクメモリシステ
ムが使用されている。この大きな市場を、不揮発性半導
体メモリで置き換えようとする研究が近年、活発化して
いる。ところが、不揮発性半導体メモリは、ハード装置
の小型化，軽量化のトレンドには合致しているものの、
現状では未だ記憶容量が不足し、１ギガビット（Ｇｂ）
以上の大容量を有する一括消去型の不揮発性半導体メモ
リ（フラッシュメモリ）を実現するに至っていない。ま
た、上記不揮発性半導体メモリは、記憶容量不足に加
え、ディスクメモリと比較してビットコストの低減が不
十分であり、これらを解消するために不揮発性半導体メ
モリを高集積化することは重要である。

【０００３】不揮発性半導体メモリを高集積化するため
には、大別すると、半導体の微細加工技術を駆使し或い
はメモリセルの回路方式やデバイス構造を工夫して、メ
モリセルアレイおよび周辺回路の占有面積そのものを縮
小していく方法と、各メモリセルを構成するメモリトラ
ンジスタを多値化し、単一メモリトランジスタに複数ビ
ットを記憶させて同じ集積度で実質的に記憶容量を上げ
る方法が、現在、精力的に検討されている。

【０００４】前者の方法のうち、微細化はいわゆるスケ
ーリング則によって行われるが、１Ｇｂ以上の大容量半
導体メモリをＦＧ(Floating Gate) 型のフラッシュメモ
リで実現するにはスケーリングに関する種々の本質的な
問題点、とくにトンネル酸化膜厚がスケーリングされな
いことに起因した動作電圧の低電圧化が難しくなってい
る点が指摘されている（日経マイクロデバイス１月号及
び２月号，１９９７年参照）。すなわち、ＦＧ型のフラ
ッシュメモリではフローティングゲートでの電荷の保持
がトンネル酸化膜の膜厚に主として依存しているため、
フローティングゲートからのバックトンネリング電流の
理論的な解析により、トンネル酸化膜の膜厚は６ｎｍ程
度に物理的に制限されている。しかし、この物理的限界
に達する以前の段階で、現行のＦＧ型では、データの書
き込みに１０〜１２ＭＶ／ｃｍ程度の高電界を用いるた
めに、データの書換え回数の増加にともなってトンネル
酸化膜のストレスリークが増え、これが実効的なトンネ
ル酸化膜の膜厚限界を決めることが指摘されている。ス
トレスリーク電流の増大による膜厚制限により、トンネ
ル酸化膜の厚みを理論限界値の６ｎｍまで薄膜化するこ
とが困難であり、現実的なトンネル酸化膜の限界は８ｎ
ｍであるとされている。低電圧書き込みのためにはトン
ネル酸化膜を薄くしなければならないが、上記したトン
ネル酸化膜の薄膜化の限界は、低電圧化のスケーリング
則に矛盾し、動作電圧のスケーリングが困難になってき
ている。そして、その結果、周辺回路の面積縮小化等が
大変困難になってきている。

【０００５】一方、ＭＯＮＯＳ(Metal-Oxide-Nitride-O
xide Semiconductor) 型不揮発性メモリでは、電荷保持
を主体的に担っている窒化膜〔Ｓｉx Ｎy （０＜ｘ＜
１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒化膜と
の界面のキャリアトラップが膜厚方向或いは面方向に離
散化して拡がっているために、データ保持特性が、トン
ネル酸化膜厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラ
ップに捕獲される電荷のエネルギー的及び空間的な分布
に依存する。このトンネル酸化膜に局所的にリーク電流
パスが発生した場合、ＦＧ型では多くの電荷がリークパ
スを通ってリークするのに対し、ＭＯＮＯＳ型ではリー
クパス周辺の局所的な電荷がリークパスを通して局所的
にリークするに過ぎない。このため、トンネル酸化膜の
薄膜化の問題はＦＧ型ほど深刻ではなく、ゲート長が極
めて短い微細メモリトランジスタにおけるトンネル酸化
膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型より
も優れている。

【０００６】かかるＭＯＮＯＳ型またはＭＮＯＳ型の不
揮発性メモリについて、ビットあたりのコスト低減、高
集積化を図り大規模な不揮発性メモリを実現するには、
１トランジスタ型のセル構造を実現することが必須であ
る。しかし、従来のＭＯＮＯＳ型等不揮発性メモリで
は、メモリトランジスタに選択トランジスタを接続させ
た２トランジスタ型が主流であり、１トランジスタセル
を実現するセル技術の確立が従来からの課題となってい
た。この１トランジスタセル技術確立のためには、電荷
蓄積手段を含むゲート絶縁膜を中心としたデバイス構造
の最適化及び信頼性向上のほかに、ディスターブ特性の
向上が重要である。

【０００７】ＭＯＮＯＳ型１トランジスタセルついて、
例えば特表平８−５０７４１１号公報にリードディスタ
ーブを回避するための技術が記述されている。この公報
に記述された内容によれば、リードディスターブはＯＮ
Ｏ膜に印加される弱い書き込み電界に起因しているた
め、選択メモリトランジスタのソースをゲート読み出し
電圧までバイアスし、ソースとゲート間を同一電位とす
ることで、リードディスターブを回避している。また、
消去時のしきい電圧を負の値に設定している。その場
合、トンネル絶縁膜厚を典型値で１．６ｎｍとしてい
る。

【０００８】

【発明が解決しようとする課題】しかしながら、上記公
報に記述された技術においては、以下のような問題点が
存在する。

【０００９】（１）トンネル絶縁膜厚が典型値で１．６
ｎｍと比較的薄いため、消去時にホール注入に起因した
しきい電圧のデプリーション方向へのシフト量が大きく
なる。このため、データ書換え時にホールの注入、放出
に起因してトンネル絶縁膜内にトラップが形成され、そ
の結果として、データ書き換え特性が劣化する。

【００１０】（２）メモリセルのスケーリングに対応し
て、ドレイン読み出し電圧（供給電圧Ｖ_CC）をスケーリ
ングすることが難しい。たとえば、消去状態のしきい電
圧−２Ｖを、ソースバイアス後に０．５Ｖ程度とするに
は、ソースとゲートのバイアス電圧Ｖｒは２Ｖ程度必要
となる。したがって、この場合にドレインに印加するド
レイン読み出し電圧は最低でも３Ｖ程度は必要である。
このドレイン読み出し電圧について、メモリトランジス
タを微細化してもソースバイアス電圧Ｖｒがほとんど変
化しないため、スケーリングが難しい。実際に上記公報
において、ドレイン読み出し電圧（電源電圧Ｖ_CC）の典
型値は３Ｖ〜６Ｖと記述されている。

【００１１】（３）上記公報では、選択ワード線に接続
された非選択トランジスタの書き込み禁止を、そのソー
スおよびドレインを供給電圧Ｖ_CCにして達成している。
このため、短ゲート長領域（特にゲート長０．２μｍ以
下の場合）において、非選択ワード線をある程度高い正
の電位に設定しなければ非選択ワード線に接続された非
選択列のセルの誤書き込みまたは誤消去を禁止できな
い。ところが、非選択ワード線に接続されたセルのう
ち、選択セルのソース線およびビット線が共通に接続さ
れたセル（選択列で非選択行のセル）において、ソース
およびドレインの電位は、選択セルの書き込み条件によ
り決まるためむやみに上げることができない。その結
果、この選択列で非選択行のセルが弱い書き込み状態と
なり、しかもトンネル絶縁膜厚が典型値で１．６ｎｍと
比較的薄いことから、書き込みディスターブを受けるこ
とは避けられない。

【００１２】ところで、ＭＯＮＯＳ型１トランジスタセ
ルを実現するには、データ書き換えを多数回繰り返した
後に所望のディスターブ特性が保証されている必要があ
るにもかかわらず、上記公報では、データ書き換え後の
ディスターブ特性についての記述がない。そこで、本発
明者らは、ＭＯＮＯＳ型に代表される電荷蓄積層が平面
的に離散化された不揮発性半導体記憶装置のリードディ
スターブマージンを決めている要因を探る検討を種々行
い、ＮＯＲ型セルを用いてＭＯＮＯＳメモリトランジス
タのデータ書き変えを多数回行うことにより、リードデ
ィスターブ特性の劣化に関する問題点をあらいだした。
その結果、データ書換えを１００万回行った後のリード
ディスターブ特性の読み出しゲート電圧依存性におい
て、２つの問題点が存在することが明らかとなった。な
お、このときの選択ワード線および選択ビット線の印加
電圧は１．５Ｖであり、非選択ワード線，非選択ビット
線および全ソース線電圧は０Ｖとした。

【００１３】第１の問題としては、電圧（１．５Ｖ）が
印加された選択ワード線にゲートが接続された同一行の
選択メモリトランジスタまたは非選択メモリトランジス
タが時間経過とともに弱い書き込み状態に推移し、この
結果、消去状態でのゲート閾値電圧が時間とともに増大
して、１０年後における書き込み状態と消去状態のゲー
ト閾値電圧の差（Ｖthウインドウ幅）が充分でないこと
が判明した。

【００１４】また、第２の問題としては、消去時に例え
ばホール注入によるデプリーション方向への弱い書き込
みによって消去状態でのＶthを低くしメモリトランジス
タのＶthウインドウ幅を大きくすること、及び、短チャ
ネル効果のためのゲート閾値電圧のロールオフ(roll-of
f)によって、ゲート長が短い場合にＶthウインドウが相
対的にしきい電圧の負側にシフトし、１０年間読み出し
を行う間に書き込み状態のゲート閾値電圧が選択ワード
線の電圧（読み出しゲート電圧）より小さくなっている
ことが判明した。この結果、書き込み状態のデータを読
み出すときに、消去状態を読みだすときと同様に電流が
ビット線とソース線との間に流れるため、１トランジス
タ動作が難しくなる。また、非選択メモリトランジスタ
の消去状態のゲート閾値電圧が低すぎる場合には、トラ
ンジスタがデプリーションになり、ゲート電圧が０Ｖで
も読み出し時にリーク電流が流れる問題が生じ、１トラ
ンジスタ動作が難しくなる。

【００１５】これらの現象は、通常のＦＧ型でも内在し
ていると考えられるが、ＦＧ型ではトンネル酸化膜が８
ｎｍ以上と厚いために、読み出し時の選択ワード線電圧
が３．３Ｖと高い場合でもソフトライトが問題となるこ
とはない。また、ＦＧ型では、消去状態でのゲート閾値
電圧ＶthをＭＯＮＯＳ型と比較して高く設定可能であ
る。上記２つの問題は、ＦＧ型と比較してトンネル絶縁
膜の薄膜化が可能で、電荷蓄積手段が平面的に離散化さ
れたＭＯＮＯＳ型等のメモリ素子においてゲート長を微
細化した１トランジスタセルの場合に顕在化してきた問
題である。

【００１６】本発明は、このような実情に鑑みてなさ
れ、その目的は、ゲート絶縁膜内に電荷蓄積手段を有
し、特に電荷を平面的に離散化されたキャリアトラップ
に注入または当該トラップから放出させて基本動作する
不揮発性半導体記憶装置について、その１トランジスタ
型セルの実現を容易化する検討の一環として、読み出し
速度およびデータ保持特性を劣化させることなくリード
ディスターブ特性を改善することができるバイアス設定
手法、トンネル絶縁膜の条件、及び消去状態のしきい値
の条件を新たに提案し、その実施に好適な構成の不揮発
性半導体記憶装置を提供することにある。

【００１７】

【課題を解決するための手段】上記検討の結果明らかに
なった第１の問題点を解決するために、本発明の不揮発
性半導体記憶装置の読み出し方法は、基板と、当該基板
表面に設けられた半導体のチャネル形成領域と、当該チ
ャネル形成領域と接するソース領域と、当該ソース領域
と離間して前記チャネル形成領域と接するドレイン領域
と、前記チャネル形成領域上に設けられたトンネル絶縁
膜を含むゲート絶縁膜と、当該ゲート絶縁膜上に設けら
れた導電性のゲート電極と、前記ゲート絶縁膜内に設け
られた電荷蓄積手段とを有するメモリトランジスタを複
数、行列状に配置した不揮発性半導体記憶装置の読み出
し方法であって、読み出しに際し、情報を読み出す選択
メモリトランジスタを含まない列に配置された非選択列
メモリトランジスタのソース及び／又はドレインに対
し、電圧値が前記選択メモリトランジスタの読み出し時
のソース電位と、前記選択メモリトランジスタのゲート
に読み出し時に印加する電圧との間にある非選択バイア
ス電圧を印加することによって、当該非選択列メモリト
ランジスタへの誤読み出しを禁止する。また、好ましく
は、選択メモリトランジスタのソースにも電圧（選択ソ
ース線バイアス電圧）を印加することにより、当該選択
メモリトランジスタの誤読み出しを抑止する。また、好
ましくはトンネル絶縁膜の膜厚を比較的厚くして、２．
３ｎｍ以上に設定する。さらに、好ましくは、読み出し
に際し、前記選択メモリトランジスタを含まない行に配
置された非選択行メモリトランジスタのゲートに対し、
前記ソース電位設定時のバイアス電圧とほぼ同じかそれ
以下の電圧（非選択ワード線バイアス電圧）を印加す
る。

【００１８】本発明の不揮発性半導体記憶装置の読み出
し方法は、電荷蓄積手段が平面的に離散化された不揮発
性半導体記憶装置（例えば、ＭＯＮＯＳ型、ＭＮＯＳ
型、ナノ結晶型等）に好適であり、セル方式ではＮＯＲ
型に好適である。また、セル面積縮小の観点では、ソー
ス線又はビット線の一方が、他方との接続を達成する自
己整合コンタクトを素子分離領域上に避けながら蛇行し
たレイアウト、ソース線及び／又はビット線が階層化し
ているレイアウトの何れかが望ましい。本発明の読み出
し方法は、前述の検討結果および経緯から、さらに以下
の２つの場合に好適である。（１）非選択列メモリトランジスタのソース及び／又は
ドレインへの印加電圧は、好適には、前記選択メモリト
ランジスタのゲートに対し読み出し時に印加する電圧と
の差の絶対値が１Ｖ以内である。（２）選択ビット線に接続された短ゲート長の非選択メ
モリトランジスタは、メモリセルの読み出し時に選択ビ
ット線に電圧が印加された場合にパンチスルーしないチ
ャネル形成領域の不純物濃度分布を有する。

【００１９】このような本発明の読み出し方法では、読
み出し時に非選択列メモリトランジスタのソース及び／
又はドレインに電圧を印加することによって、例えば電
荷蓄積手段との間に介在するトンネル絶縁膜にかかる実
効的な電界を緩和できる。その結果、特に消去状態にあ
る非選択列メモリトランジスタのしきい電圧が時間経過
とともに増大するといった、いわゆるソフトライトが有
効に防止され、リードディスターブ特性が改善される。
このリードディスターブ特性が問題ない範囲で、読み出
しゲート電圧（選択ワード線電圧）を高くすることが可
能であり、そのぶん読み出し時のセル電流が増大する。
この場合、読み出しゲート電圧は読み出しドレイン電圧
より高くなる。また、前記公報と比較して、トンネル絶
縁膜が比較的厚く設定されているため、選択メモリセ
ル、非選択メモリセルでは共にトンネル確率が減少する
ため、リードディスターブ特性が改善される。

【００２０】一方、前記検討の結果明らかになった第２
の問題点を解決するために、また、前記公報に記載され
た技術が有する問題点を解決するために、本発明の不揮
発性半導体記憶装置の読み出し方法は、読み出しに際
し、情報を読み出す選択メモリトランジスタのソースに
対し、当該選択メモリトランジスタのゲートに読み出し
時に印加する電圧と接地電位との間にある電圧を印加す
る。この選択ソース線等に対する印加電圧は、例えばチ
ャネル形成領域に対してソース領域を逆バイアスするこ
ととなり、選択メモリセルトランジスタのリードディス
ターブ特性を改善する効果と、消去状態でのしきい電圧
をプラス方向にシフトさせる作用を併せもつ。ソースバ
イアス電圧の印加によりしきい電圧がプラス方向にシフ
トするため、ソースバイアス電圧値を大きくするにつれ
て選択ソース線／ビット線に接続された非選択セルから
のリーク電流が抑制される。

【００２１】この読み出し方法は、前記検討において、
選択メモリトランジスタのソース電位を若干上げるだけ
で、その電位上昇幅以上に大きくゲート閾値電圧が上昇
することが判明したことに由来する。ソース電位を上昇
しすぎると、ビット線に印加された読み出しドレイン電
圧との関係で当該選択メモリトランジスタのソースとド
レイン間の印加電圧が不十分となる。この読み出し方法
では、ソースとドレイン間の印加電圧値を大幅に犠牲に
することなく、ゲート閾値電圧を大きく上昇できる作用
があり、これによって前記検討によって明らかとなった
消去側でＶthシフト量を大きくする効果及びロールオフ
効果によるＶthウインドウ幅の下方シフトの問題を改善
することができる。また、前記公報に記載の技術では難
しかったドレイン読み出し電圧のスケーリングが容易と
なる。さらに、同一ワード線に接続されたセル群を選択
して並列に読み出すページ読み出しの場合、選択ワード
線に接続されたセルは全て選択セルとしてとり扱うた
め、上述した選択メモリセルに対する問題解決方法が適
用できる。このため、ページ読み出し可能な１トランジ
スタセルが実施できる。

【００２２】これらの選択メモリトランジスタのソー
ス、及び前者の方法による選択行の非選択列メモリトラ
ンジスタのソースとドレインの電圧印加において、残る
非選択行のメモリトランジスタのバイアス設定値を最適
化するには、当該非選択行メモリトランジスタのゲート
に対し、前記選択メモリトランジスタのソースとほぼ同
じかそれ以下の電圧を印加することが望ましい。ＮＯＲ
型では、当該選択メモリトランジスタのソース電圧印加
とともに非選択行のメモリトランジスタのソースにも同
じ電圧が印加され、また前記ソースとドレインへの電圧
印加は、非選択列メモリトランジスタ全てに対し行わ
れ、読み出しゲート電圧が印加されない非選択行のメモ
リトランジスタについても同様である。このようにＮＯ
Ｒ型における非選択行のメモリトランジスタは、本発明
で問題としているリードディスターブ特性を改善する対
象ではないが、本発明のバイアス電圧設定によって、そ
のソース（又はソースとドレイン）に電圧が印加されて
しまう。非選択行のゲートに電圧印加するのは、かかる
本発明のバイアス電圧設定による影響を緩和する趣旨で
ある。

【００２３】なお、ＦＧ型においては、データ読み出し
の際に、上記非選択セルのディスターブの改善を意図し
た非選択ソース線、非選択ビット線および非選択ワード
線にバイアス電圧を印加する公知技術は存在しない。Ｆ
Ｇ型ではトンネル酸化膜厚が８ｎｍ以上と厚いために読
み出しゲート電圧３．３Ｖ程度では消去状態での選択ワ
ード線に連なる非選択セルがソフトライトをうけないた
めである。

【００２４】一方、本発明の不揮発性半導体記憶装置
は、上記読み出し方法を実施する手段として、選択メモ
リトランジスタバイアス手段、及び／又は、非選択列バ
イアス手段を有することを特徴とする。選択メモリトラ
ンジスタバイアス手段は、情報を読み出す選択メモリト
ランジスタのソースに対し、当該選択メモリトランジス
タのゲートに読み出し時に印加する電圧と接地電位との
間にある電圧を印加する。非選択列バイアス手段は、選
択メモリトランジスタを含まない列に配置された非選択
列メモリトランジスタのソース及び／又はドレインに対
し、前記選択メモリトランジスタの読み出し時のソース
電位と、前記選択メモリトランジスタのゲートに読み出
し時に印加する電圧との間をとる電圧を印加する。好ま
しくは、非選択行メモリトランジスタのゲートに対し、
前記選択メモリトランジスタのソース電圧とほぼ同じか
それ以下の電圧を印加する非選択行バイアス手段を更に
有する。

【００２５】本発明の不揮発性半導体記憶装置は、基板
と、当該基板表面に設けられた半導体のチャネル形成領
域と、当該チャネル形成領域と接するソース領域と、当
該ソース領域と離間して前記チャネル形成領域と接する
ドレイン領域と、前記チャネル形成領域上に設けられた
トンネル絶縁膜を含むゲート絶縁膜と、当該ゲート絶縁
膜上に設けられた導電性のゲート電極と、前記トンネル
絶縁膜内に設けられた電荷蓄積手段とを有する記憶素子
を複数、行列状に配置した不揮発性半導体記憶装置であ
って、前記複数の記憶素子のゲート電極が複数のワード
線に接続され、前記ソース領域またはドレイン領域が前
記ワード線と電気的に絶縁された状態で交差するビット
線方向の共通線と結合され、読み出し時において選択さ
れたワード線に接続されたゲート電極を有する非選択な
前記記憶素子のソース領域及び／又はドレイン領域に、
当該領域が前記チャネル形成領域に対して逆バイアスと
なる電圧を前記共通線を介して供給する非選択列バイア
ス手段を有する。また、好適には、読み出し時において
選択された前記記憶素子のソース領域に接続された共通
線に、当該記憶素子の前記チャネル形成領域に対し逆バ
イアスとなる方向の電圧を供給する選択素子バイアス手
段を更に有する。さらに、好適には、読み出し時におい
て、前記チャネル形成領域に対し逆バイアス方向となる
電圧であって、かつ前記選択素子バイアス手段の印加電
圧とほぼ同じかそれ以下の電圧を非選択ワード線に供給
する非選択行バイアス手段を更に有する。

【００２６】

【発明の実施の形態】以下、本発明に係る不揮発性半導
体記憶装置及びその読み出し方法の実施形態を、図面を
参照しながら詳細に説明するが、これに先立って、先に
記述したリードディスターブ特性における問題点が判明
した検討結果が本発明の前提となっていることから、こ
の検討結果について述べる。つぎに、本発明の実施形態
を、本発明適用後の不揮発性メモリの諸特性を示すこと
によって本発明の有効性を実証しながら詳細に説明す
る。

【００２７】本発明前のリードディスターブに関する検
討ＭＯＮＯＳ型不揮発性メモリにおいては、先に述べたよ
うに、１トランジスタセルを実現するには、リードディ
スターブ特性、特に、データ書換え後のリードディスタ
ーブ特性が重要である。また、その際には、セル動作を
確認するためにＮＯＲ型、ＮＡＮＤ型などの具体的なセ
ル構造を想定し、このセル構造ごとに異なるバイアス条
件下でのディスターブ特性、特にデータ書換え回数とリ
ードディスターブ特性との関係を明かにすることが望ま
しい。リードディスターブ特性は、トンネル絶縁膜の膜
厚が厚い方が改善されるが、トンネル絶縁膜厚を厚くし
過ぎると、書き込み／消去の動作速度が遅くなるととも
に動作電圧が増大する。ここでは、トンネル絶縁膜を比
較的厚くしたＭＯＮＯＳ型不揮発性メモリトランジスタ
のリードディスターブ特性を評価した。

【００２８】図２４には、この検討の際に用いたソース
分離ＮＯＲ型のセル配列を示している。ここで、選択ワ
ード線ＷＬ１に接続された非選択なセルをＡ、非選択ワ
ード線ＷＬ２に接続されたセルで、選択セルＳと同じ選
択ソース線ＳＬ１および選択ビット線ＢＬ１に接続され
た非選択なセルをＣ、非選択ワード線ＷＬ２に接続さ
れ、非選択ソース線ＳＬ２および非選択ビット線ＢＬ２
に接続された非選択なセルをＢと定義した。また、１ス
トリング内のワード線は１００本であった。

【００２９】ＮＯＲ型セルにおいて、ＭＯＮＯＳ型メモ
リトランジスタの読み出し動作時には、通常、選択ソー
ス線ＳＬ１および非選択ソース線ＳＬ２、非選択ビット
線ＢＬ２、非選択ワード線ＷＬ２を全て接地電位０Ｖに
し、選択ビット線ＢＬ１に所定の読み出しドレイン電圧
（例えば、１．５Ｖ）を印加した状態で、選択ワード線
ＷＬ１に所定の読み出しゲート電圧（例えば、１．５
Ｖ）を印加する。このとき、選択セルＳのみソースとド
レイン間に１．５Ｖの電圧が印加され、かつゲートに
１．５Ｖの電圧が印加されることから、当該セルデータ
が例えば“０”の場合、そのゲート閾値電圧が読み出し
ゲート電圧より低いので、メモリトランジスタがオンし
選択ビット線ＢＬ１から選択ソース線ＳＬ１に読み出し
電流が流れる。当該セルデータが例えば“１”の場合
は、そのゲート閾値電圧が読み出しゲート電圧より高い
ので、メモリトランジスタがオフしたままで読み出し電
流は流れない。その一方、選択ワード線ＷＬ１に読み出
しゲート電圧が印加されているため、選択セルＳ及び非
選択セルＡが弱い書き込み状態となることから、かかる
１トランジスタ型セルの実現のためには、この選択セル
Ｓ，非選択セルＡの読み出し時のディスターブを如何に
抑えるかが重要となる。すなわち、消去状態にある選択
セルＳ及び非選択セルＡのメモリトランジスタについ
て、チャネル形成領域側からＯＮＯ膜中のトラップへの
電子の弱い注入によるゲート閾値電圧の上昇が問題とな
る。このゲート閾値電圧の上昇が最も顕著なのは、デー
タ書換が頻繁に行われた後である。そこで、標準的なデ
バイス寿命までのデータ書換回数を１００万回と仮定し
て、データ書換１００万回後のリードディスターブ特性
を測定した。

【００３０】図２５に、非選択セルＡにおけるメモリト
ランジスタ（ゲート長：０．２μｍ）について、データ
書換を１００万回行った後のリードディスターブ特性を
示す。この特性評価では、消去側の弱い書き込み状態の
程度を変えるために、ゲート電圧Ｖｇ（選択ワード線Ｗ
Ｌ１の印加電圧）をパラメータとした。後段のセンスア
ンプの感度によるが、一般に、充分に高速性を維持しな
がら確実にデータを読み出すには、ゲート閾値電圧の消
去側と書き込み側の差（以下、Ｖthウインドウ幅とい
う）は、最低でも０. ５Ｖは必要である。図２５に示す
ように、本特性評価では、おおよそ１×１０⁴ 秒までの
実験データをとり、後は１０年である３. １×１０⁸ 秒
までデータを直線で外挿して、このときのＶthウインド
ウ幅を推定した。ある一定の時間より長い時間領域（例
えば１×１０⁴ 秒）でのリードディスターブ特性または
データ保持特性において、Ｖthシフトの時間依存性があ
る一定の長い時間領域以降で直線的に減少することは、
ランドキストの理論により裏づけられている。

【００３１】その結果、このバイアス電圧の設定では、
以下の２つの問題点が存在することが分かった。

【００３２】第１の問題としては、ゲート電圧Ｖｇ
（１．５Ｖ）が印加された選択ワード線ＷＬ１に接続さ
れた非選択メモリセルＡにおいて、時間経過とともに消
去側のゲート閾値電圧Ｖth(E) が増大する一方で、書き
込み側のゲート閾値電圧Ｖth(W)も徐々に低下し、この
結果、１０年後のＶthウインドウ幅が実用的な最低値
０．５Ｖ以下になってしまうことが判明した。これは、
データ書換えを多数回行うことにより、トンネル絶縁膜
内にキャリアトラップが発生し、そのキャリアトラップ
を介してバックトンネル電流が流れるためである。

【００３３】また、第２の問題としては、選択メモリセ
ルＳについて、Ｖthウインドウ幅を規定する書き込み側
のゲート閾値電圧Ｖth(W) 、消去側のゲート閾値電圧Ｖ
th(E) がともに負側にシフトし、特に書き込み側のゲー
ト閾値電圧Ｖth(W) が選択ビット線ＢＬ１の印加電圧
（読み出しドレイン電圧）より小さくなっていることが
判明した。また、消去状態でのＶthがマイナス方向にシ
フトした場合、非選択メモリセルＣでのリーク電流が増
大し問題となる。これらの問題はメモリトランジスタの
ゲート長が０．１８μｍより短い場合に顕在化した。こ
の結果、選択メモリトランジスタの書き込み状態のデー
タを読み出すときに、消去状態を読みだすときと同様に
電流がビット線に流れる。また、消去状態での非選択セ
ルにおいて、リーク電流が流れてしまう。消去状態での
選択メモリセルと非選択メモリセルとの電流量の差また
は選択メモリセルにおける書き込み状態と消去状態での
電流量の差のマージンが充分であればデータの判別は可
能であるが、上記現象によって１トランジスタセルへの
置き換えがそのままできない、或いはエンハンスメント
動作領域を狭くして多値化の達成を困難なものとすると
いったことが問題となる。なお、ゲート閾値電圧の低下
はＶthシフト量を大きくする観点から消去状態でのＶth
を低くせざるを得ないこと、またはメモリトランジスタ
の短チャネル効果によってゲート閾値電圧のロールオフ
(roll-off)が生じていることが原因である。

【００３４】これらの問題点は、本検討におけるＭＯＮ
ＯＳ型のみならず、後述する電荷蓄積手段が平面的に離
散化している他の不揮発性メモリにおいても、ＮＯＲ型
１トランジスタセルを実現する際に同様に存在すると考
えられる。

【００３５】また、これらの現象は、通常のＦＧ型でも
内在していると考えられるが、ＦＧ型ではトンネル酸化
膜が８ｎｍ以上と厚いために、読み出し時の選択ワード
線電圧が３．３Ｖと高い場合でもソフトライトが問題と
なることはない。また、ＦＧ型では、消去状態でのゲー
ト閾値電圧ＶthをＭＯＮＯＳ型と比較して高く設定可能
である。上記２つの問題は、ＦＧ型と比較してトンネル
酸化膜の薄膜化が可能で、電荷蓄積手段が平面的に離散
化されたＭＯＮＯＳ型等のメモリ素子において顕在化し
てきた問題である。

【００３６】本実施形態に係る不揮発性半導体記憶装置
の読み出し方法では、まず、上記第２の問題に対する解
決策として、選択メモリセルＳのソース線ＳＬ１を後述
するチャネル形成領域に対し逆バイアス、即ち選択メモ
リセルＳのソース領域とチャネル形成領域間のｐｎ接合
が逆バイアスとなる方向にバイアスして読み出すことと
した。一般に、ソースバイアスによって相対的にゲート
閾値電圧が正方向にシフトする。本検討では、このゲー
ト閾値電圧のシフト量が、ソース電圧のバイアス量を越
えて大きく変化することを見いだした。この結果、ソー
ス電圧を上げることが、選択メモリトランジスタのソー
スとドレイン間の印加電圧を余り犠牲にしないで、当該
トランジスタのゲート閾値電圧を大きくするのに効果的
であることが分かった。本読み出し方法は、このソース
バイアス電圧を最適化して、消去状態でのゲート閾値電
圧低下を改善するものである。この場合、ソースには、
ゲート読み出し電圧と接地電圧との間のバイアス電圧を
印加する。

【００３７】次に、前記第１の問題点に対する解決策と
して、本実施形態では、非選択メモリセルＡのトンネル
絶縁膜にかかる実効的な電界を緩和した。例えば、当該
非選択セルＡに接続された非選択ソース線ＳＬ２と非選
択ビット線ＢＬ２に正のバイアス電圧を印加することと
した。この正のバイアス電圧は、後述するチャネル形成
領域に対し逆バイアス、即ち非選択セルのソース領域又
はドレイン領域とチャネル形成領域間のｐｎ接合が逆バ
イアスとなる方向の電圧であり、その値は後述するよう
に、選択メモリセルＳのソース印加電圧とゲート印加電
圧との間が望ましく、とくにゲートとソース又はドレイ
ンとの間の電位差を１Ｖ以内とするのが更に好適であ
る。また、非選択ソース線ＳＬ２と非選択ビット線ＢＬ
２に正のバイアス電圧を印加した場合に、非選択メモリ
セルＢの書き込み状態でのディスターブが問題になる可
能性があり、その場合は非選択ワード線ＷＬ２に正バイ
アス電圧を印加することにより改善可能である。この非
選択ワード線ＷＬ２への印加電圧は、後述するチャネル
形成領域に対し逆バイアス方向となる電圧であり、その
値は後述するように、選択メモリセルＳのソース印加電
圧とほぼ同じかそれ以下にして、非選択セルＣからのリ
ーク電流を十分抑制できる程度のバイアス電圧に設定す
ることが望ましい。なお、上記第２の問題解決を目的と
した選択メモリセルＳのソース印加電圧は、選択メモリ
セルＳのディスターブを改善する効果があり、その効果
も確認した。

【００３８】このような読み出し方法を達成する具体的
な手段として、本発明の不揮発性半導体メモリ装置で
は、選択メモリトランジスタバイアス手段（又は、選択
素子バイアス手段ともいう）、非選択列バイアス手段、
及び非選択行バイアス手段を有する。また、本発明はＦ
Ｇ型の不揮発性メモリ装置への適用も可能であるが、特
に好適な不揮発性メモリ装置としては、電荷蓄積手段が
平面的に離散化されたメモリトランジスタを有するもの
がある。ここで、「電荷蓄積手段」とは、ゲート絶縁膜
内に形成され、そのゲート絶縁膜上のゲート電極への印
加電圧に応じて基板側との間で電荷をやり取りし、電荷
保持する電荷保持媒体をいう。また、「平面的に離散化
された電荷蓄積手段」とは、ＯＮＯ(Oxide-Nitride-Oxi
de) 膜またはＮＯ(Nitride-Oxide) 膜等の窒化膜バルク
のキャリアトラップ或いは酸化膜と窒化膜界面付近に形
成された深いキャリアトラップ、シリコン等からなり粒
径がナノメータ（ｎｍ）オーダのナノ結晶、ポリシリコ
ン等からなり微細なドット状に分割された微細分割フロ
ーティングゲート等をいう。メモリ素子が多値化された
場合、読み出しディスターブが厳しくなることから本発
明は特に好適である。さらに、本発明でメモリトランジ
スタが形成される領域（素子形成領域）には、種々の形
態がある。たとえば、半導体基板そのもののほか、基板
内の表面側に形成されたウェル、半導体基板面に形成し
たエピタキシャル成長層、或いはＳＯＩ(Silicon On In
sulator)型の絶縁構造を有する半導体層などが、素子形
成領域に該当する。本発明における“チャネル形成領
域”とは、その表面側内部に電子または正孔が導電する
チャネルが形成される領域をいう。

【００３９】つぎに、本発明の実施形態を、更に具体的
に説明する。

【００４０】第１実施形態本実施形態は、上記ゲート電極とチャネル形成領域との
間の積層膜（ゲート絶縁膜）がＯＮＯ膜からなるＭＯＮ
ＯＳ型不揮発性メモリについてである。図１は、このＭ
ＯＮＯＳ型メモリトランジスタの素子構造を示す断面
図、図２は本発明のＭＯＮＯＳ型不揮発性メモリ装置の
要部構成を示す回路図である。

【００４１】図中、符号１はｎ型またはｐ型の導電型を
有するシリコンウェーハ等の半導体基板、１ａはチャネ
ル形成領域、２および４は当該メモリトランジスタのソ
ース領域およびドレイン領域を示す。本例のチャネル形
成領域は、前記素子形成領域としての基板１内でソース
領域２およびドレイン領域４に挟まれた部分が該当す
る。また、ソース領域２及びドレイン領域４は、チャネ
ル形成領域１ａと逆導電型の不純物を高濃度に半導体基
板１に導入することにより形成された導電率が高い領域
であり、種々の形態がある。通常、ソース領域２及びド
レイン領域４のチャネル形成領域１ａに臨む基板表面位
置に、ＬＤＤ(Lightly Doped Drain) と称する低濃度不
純物領域を具備させることが多い。

【００４２】チャネル形成領域１ａ上には、ゲート絶縁
膜６を介してメモリトランジスタのゲート電極８が積層
されている。ゲート電極８は、一般に、ｐ型またはｎ型
の不純物が高濃度に導入されたポリシリコン(doped pol
y-Si) 、又はdoped poly-Siと高融点金属シリサイドと
の積層膜からなる。

【００４３】本実施形態におけるゲート絶縁膜６は、下
層から順に、トンネル絶縁膜１０，窒化膜１２，トップ
酸化膜１４から構成されている。トンネル絶縁膜１０
は、例えば熱酸化により形成された酸化シリコン（Ｓｉ
Ｏ₂ ）を熱窒化した窒化酸化膜からなり、この絶縁膜内
を電子が直接トンネリングにより伝導する。また、ＭＯ
ＮＯＳ型ではトンネル絶縁膜１０と窒化膜１２の一部と
で形成される三角ポテンシャルは電子が実効的にトンネ
ルする領域となり、その内部の電子伝導がモディファイ
ドＦＮ(Modified Fowler Nordheim)トンネリングを利用
して行われる。トンネル絶縁膜１０の膜厚は、使用用途
に応じて２．０ｎｍから３．６ｎｍの範囲内で決めるこ
とができ、ここでは２．８ｎｍに設定されている。窒化
膜１２は、例えば５．０ｎｍの窒化シリコン（Ｓｉx Ｎ
y ，０＜ｘ＜１，０＜ｙ＜１）膜から構成されている。
トップ酸化膜１４は、窒化膜１２との界面付近に深いキ
ャリアトラップを高密度に形成する必要があり、このた
め成膜後の窒化膜を熱酸化して形成される。トップ酸化
膜１４の膜厚は、ゲート電極８からのホールの注入を有
効に阻止してデータ書換可能な回数の低下防止を図るた
めに、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上
が必要である。

【００４４】つぎに、このような構成のメモリトランジ
スタの製造方法例を、ゲート絶縁膜工程を中心に簡単に
述べる。まず、基本的な製造方法の大まかな流れを説明
すると、用意した半導体基板（例えばｐ型シリコンウェ
ーハ）１に対し素子分離領域の形成、ゲート閾値電圧Ｖ
th調整用のイオン注入等を必要に応じて行った後、半導
体基板１の能動領域上にゲート絶縁膜６を介してゲート
電極８を積層し、これと自己整合的にソース・ドレイン
領域２，４を形成し、層間絶縁膜の成膜とコンタクト孔
の形成を行い、ソース・ドレイン電極形成、及び必要に
応じて行う層間絶縁層を介した上層配線の形成およびオ
ーバーコート成膜とパッド窓開け工程等を経て、当該不
揮発性メモリトランジスタを完成させる。

【００４５】上記ゲート絶縁膜６の形成工程では、ま
ず、窒素で希釈した高温短時間熱酸化法（ＲＴＯ法）で
シリコン基板１を熱酸化し、つぎに、アンモニア雰囲気
中でトンネル絶縁膜１０に対し高温短時間熱窒化処理
（ＲＴＮ処理）を、例えば炉温度１０００℃、処理時間
１分の条件で行うことにより、トンネル絶縁膜１０（最
終厚み２．８ｎｍ）を形成する。つぎに、減圧ＣＶＤ法
で窒化膜１２を最終膜厚が５．０ｎｍとなるように、こ
れより厚めに堆積する。このＣＶＤは、例えば、ジクロ
ロシラン（ＤＣＳ）とアンモニアを混合した導入ガスを
用い、基板温度６５０℃で行う。この熱酸化膜上の窒化
シリコン膜形成では、必要に応じて、予め、出来上がり
膜表面の荒さの増大を抑止するため下地面の前処理（ウ
ェーハ前処理）及び成膜条件を最適化するとよい。この
場合、ウェーハ前処理を最適化していないと窒化シリコ
ン膜の表面モフォロジーが悪く正確な膜厚測定ができな
いことから、このウェーハ前処理を充分に最適化した上
で、次の熱酸化工程で膜減りする窒化シリコン膜の減少
分を考慮した膜厚設定を行う。形成した窒化シリコン膜
表面を熱酸化法により酸化して、トップ酸化膜１４
（３．５ｎｍ）を形成する。この熱酸化は、例えばＨ₂
Ｏ雰囲気中で炉温度９５０℃で行う。これにより、トラ
ップレベル（窒化シリコンの伝導帯からのエネルギー
差）が２．０ｅＶ以下の程度の深いキャリアトラップが
約１〜２×１０¹³／ｃｍ²の密度で形成される。また、
窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トップ酸
化膜１４）が１．６ｎｍ形成され、この割合で下地の窒
化膜厚が減少し、窒化膜１２の最終膜厚は５ｎｍとな
る。

【００４６】本実施形態の不揮発性メモリでは、図２に
示すように、上記構成のメモリトランジスタ１個でＮＯ
Ｒ型セルアレイのメモリセルが構成されている。ＮＯＲ
型セルアレイでは、メモリトランジスタＭ１１〜Ｍ２２
が行列状に配置され、これらトランジスタ間が前記図２
４と同様にワード線、ビット線および分離型ソース線に
よって配線されている。また、前記図２４と同様に、セ
ルＡ〜Ｃ及びセルＳを定義する。なお、図２では４セル
分を示すが、実際のセルアレイは同様な繰り返し配置、
結線によって構成されている。

【００４７】本例の不揮発性メモリでは、全てのビット
線およびソース線に接続され、選択メモリトランジスタ
Ｍ１１のソース領域２、及び非選択メモリトランジスタ
のソース領域２及び／又はドレイン領域４に対し、それ
ぞれ所定電圧を印加する列バイアス回路２０と、全ワー
ド線に接続され、非選択ワード線ＳＬ２に対し所定電圧
を印加する行バイアス回路２２とを有する。これらバイ
アス回路２０，２２は、選択セルＳからデータを読み出
す場合に、特に非選択セルＢのディスターブ劣化を防止
しながら非選択セルＡのリードディスターブを大幅に改
善するためのものである。列バイアス回路２０は、本発
明の“選択メモリトランジスタバイアス手段（または、
選択素子バイアス手段）”および“非選択列バイアス手
段”に該当する。また、行バイアス回路２２は、本発明
の“非選択行バイアス手段”に該当する。

【００４８】なお、列バイアス回路２０は、メモリトラ
ンジスタのソース領域２とドレイン領域４との双方に同
時に同一電圧（非選択列バイアス電圧）を付与すること
を前提として以下の説明を進めるが、本発明では、非選
択列バイアス電圧は同一電圧に限定されない。したがっ
て、ソース線とビット線で異なる電圧を印加することも
可能である。また、ソース線とビット線の一方に電圧を
印加し、他方は例えばオープンとしてもよい。

【００４９】このような構成の不揮発性メモリにおい
て、選択セルＳからデータを読みだす際、前記列バイア
ス回路２０によって、選択列のソース線ＳＬ１に選択ソ
ース線バイアス電圧、例えば０．５Ｖが印加され、非選
択列のソース線ＳＬ２とビット線ＢＬ２に非選択列バイ
アス電圧、例えば１Ｖが印加される。また、前記行バイ
アス回路２２によって、非選択行のワード線ＷＬ２に非
選択ワード線バイアス電圧、例えば０．５Ｖが印加され
る。さらに、選択ビット線ＢＬ１に読み出しドレイン電
圧、例えば１．５Ｖを印加した後、選択ワード線ＷＬ１
に所定電圧、例えば１．５Ｖを印加する。これにより、
選択セルＳのメモリトランジスタＭ１１では、そのソー
ス・ドレイン間に電圧が印加され、またゲートが所定の
読み出しゲート電圧に設定されているので、当該メモリ
トランジスタＭ１１が導通可能なバイアス電圧の設定が
なされる。選択セルデータが例えば“０”の場合、その
ゲート閾値電圧が読み出しゲート電圧より低いので、メ
モリトランジスタＭ１１がオンし選択ビット線ＢＬ１か
ら選択ソース線ＳＬ１に読み出し電流が流れる。当該セ
ルデータが例えば“１”の場合は、そのゲート閾値電圧
が読み出しゲート電圧より高いので、メモリトランジス
タがオフしたままで読み出し電流は流れない。

【００５０】その一方、非選択セルＡでは、そのメモリ
トランジスタＭ２１のゲート絶縁膜６に印加される電圧
差が従来の１．５Ｖから０．５Ｖに緩和されており、そ
の結果、非選択ソース線及び非選択ビット線へのバイア
ス電圧が０Ｖの場合と比較してリードディスターブが大
幅に改善される。この非選択列バイアス電圧（１Ｖ）の
印加は、非選択セルＢに対しても同様に行われる。した
がって、非選択列バイアス電圧（１Ｖ）の印加自体は、
メモリトランジスタＭ２２のソースおよびドレインと、
ゲート電極との間の電圧差を拡大する方向である。しか
し、その一方で、前記行バイアス回路２２による非選択
ワード線バイアス電圧の印加によって、メモリトランジ
スタＭ２２のゲート電位が持ち上げられており、この結
果、非選択セルＢのディスターブ特性の劣化が有効に防
止される。また、非選択セルＣにおいても、そのメモリ
トランジスタＭ１２のソースとゲート電位がほぼ連動し
て持ち上げられるので、そのディスターブ特性の劣化が
有効に防止される。

【００５１】以下、本発明適用後の不揮発性メモリの諸
特性を示すことによって、本発明の効果を実証する。

【００５２】〔ゲート閾値電圧のソースバイアス電圧依
存性〕まず、前記列バイアス回路２０によって、選択メ
モリトランジスタＭ１１のソースに選択ソース線バイア
ス電圧を印加する効果について述べる。図３は、選択ソ
ース線バイアス電圧Ｖｓ(sel) とゲート閾値電圧Ｖthと
の関係を示すグラフである。このグラフより、ゲート閾
値電圧Ｖthは選択ソース線バイアス電圧Ｖｓ(sel)に対
して線形に増大していることが分かる。そして、その比
例係数は１．２６と１より大きいことが判明した。先の
例で選択ソース線バイアス電圧Ｖｓ(sel) を０. ５Ｖに
設定した場合に、ゲート閾値電圧Ｖthは０. ６３Ｖと大
幅に増加しているので、消去状態における深い書き込み
により低下したゲート閾値電圧Ｖthを回復することがで
きる。

【００５３】図４に、選択ソース線バイアス電圧Ｖｓ(s
el) として０．５Ｖを印加したときのリードディスター
ブ特性を示した。なお、この図４では、Ｖthウインドウ
幅を同時に示すため、便宜上、非選択セルＡのデータを
読み出すときのリードディスターブ特性を示す。この図
４を図２５と比較すると明らかなように、ゲート閾値電
圧Ｖthが全体的に上方に０．６３Ｖだけ線形にシフトし
ていることが分かる。また、この０．６３Ｖの線形シフ
ト後の書き込み側のゲート閾値電圧Ｖth(W) は、読み出
し電圧１．５Ｖに対し充分に高くできた。よって、選択
ソース線バイアス電圧Ｖｓ(sel)が０．５Ｖ程度でも、
消去側のＶthがデプリーション近くまで低下する、或い
は書き込み側のゲート閾値電圧Ｖth(W) が読み出しゲー
ト電圧以下となるといった従来の問題回避のためには充
分であることが判明した。なお、選択ソース線バイアス
電圧Ｖｓ(sel) の印加によって、書き込み側と消去側の
ゲート閾値電圧差（Ｖthウインドウ幅）自体に変化はな
かった。

【００５４】〔非選択セルＡのリードディスターブ特性
改善〕次に、ゲート絶縁膜６に印加される電圧について
述べた後、前記列バイアス回路２０によって、非選択ト
ランジスタＭ２１のソースとドレインに非選択列バイア
ス電圧ＶS/D (unsel) を印加する効果（リードディスタ
ーブ特性の改善効果）について述べる。

【００５５】ＭＯＮＯＳ型不揮発性メモリの場合、平面
的に離散化されたキャリアトラップで電荷保持を行なう
ため、リードディスターブによってゲート閾値電圧Ｖth
の減少量を検討する場合、ゲート絶縁膜６（ＯＮＯ膜）
に印加されるチャネル垂直方向の電界の向きと大きさが
重要となる。読み出し時のゲート電圧が１．５Ｖの場
合、図１のソース領域２とドレイン領域４間の電圧が充
分だと、これら領域に挟まれたチャネル形成領域１ａに
はチャネルが形成されている。この場合、チャネル部分
にかかる電界は、ゲート印加電圧とソースおよびドレイ
ンの電圧との差で規定される。すなわち、読み出し時の
選択ワード線ＷＬ１の印加電圧をＶｇ、ソースとドレイ
ンの電位ＶS/D とすると、実効的にゲート絶縁膜６にか
かる電圧Ｖは次式により表わされる。

【００５６】

【数１】Ｖ＝Ｖｇ−ＶS/D …（１）

【００５７】図５には、非選択セルＡのリードディスタ
ーブ特性を、ゲート電圧Ｖｇとソースとドレインの電位
ＶS/D をパラメータとして示す。この図５によれば、ゲ
ート電圧Ｖｇが１．５Ｖでソースとドレインの電位ＶS/
D が１Ｖの場合と、ゲート電圧Ｖｇが０．５Ｖでソース
とドレインの電位ＶS/Dが０Ｖでのリードディスターブ
特性はほぼ一致していることが分かる。つまり、上記
（１）式のゲート絶縁膜６にかかる電圧Ｖが０．５Ｖと
等しければ、リードディスターブ特性がほぼ一致するこ
とが明らかとなった。また、この場合、１０年後でのＶ
thウインドウ幅は約２倍に拡大されている。同様に、前
記バイアス電圧設定例のごとくゲート絶縁膜６にかかる
電圧Ｖが１Ｖの場合でも、その電圧値が等しければリー
ドディスターブ特性が改善され、Ｖthウインドウ幅が従
来より拡大することが容易に推測できる。

【００５８】以上より、本実施形態において、前記列バ
イアス回路２０により非選択列バイアス電圧ＶS/D (uns
el) を非選択セルＡのソースとドレインに印加し、ゲー
ト絶縁膜６にかかる実効的な電界を緩和することは、リ
ードディスターブ特性の改善に効果がある明らかとなっ
た。この改善効果に関し、ゲート電圧０Ｖの従来の場合
にチャネル形成領域がその中心部まで空乏化されないこ
とが電界の緩和と深く関与することが他の実験で明らか
になっており、この改善効果は、チャネル垂直方向の電
界の向きと大きさが電荷が注入されにくい方向に変化し
たことの現れであると考えられる。なお、特に図示しな
いが、高速度読み出しを可能とすべくゲート電圧Ｖｇを
３Ｖと高くした場合でも、非選択列バイアス電圧ＶS/D
(unsel) を２．５Ｖに設定すれば、非選択セルＡのリー
ドディスターブの改善が可能なことを確認した。

【００５９】〔データ書換特性、データ書換え１００万
回後のリードディスターブ特性〕つぎに、メモリトラン
ジスタのデータ書換特性を検討した。図６に、ゲート長
が０. １７μｍのメモリトランジスタにおいて、そのデ
ータ書換えを１００万回まで行った場合のゲート閾値電
圧Ｖthの書換回数依存性を示す。図６から、データ書換
えを１００万回行った後でも、ゲート閾値電圧Ｖthは余
り変化せず、Ｖthウインドウ幅の大きな変動、低下等は
ないことが分かった。

【００６０】このデータ書換え後の、非選択セルＡ及び
選択セルＳのリードディスターブ特性について検討し
た。図７に、データ書換え１００万回後のセルＡのリー
ドディスターブ特性を示す。ここでは、ドレイン読み出
し電圧（選択ビット線ＢＬ１の印加電圧）、読み出しゲ
ート電圧（選択ワード線ＷＬ１の印加電圧）を共に１．
５Ｖ、非選択列バイアス電圧ＶS/D (unsel) を１Ｖに設
定した。なお、このときのメモリトランジスタのゲート
長は０．１８μｍ世代である。図７では、測定データを
直線で外挿して、書き込み状態および消去状態での１０
年後のゲート閾値電圧Ｖth(W),Ｖth(E) を求め、両者の
差からＶthウインドウ幅を求めた。その結果、Ｖthウイ
ンドウ幅は、データ書換え１００万回後１０年経っても
約０．９４Ｖあり、耐年数１０年後の実用的で望ましい
Ｖthウインドウ幅０．５Ｖ以上を満足していることが分
かった。

【００６１】つぎに、同一の条件で、リードディスター
ブを受ける可能性がある選択セルＳ、非選択セルＢ及び
Ｃのリードディスターブ特性を評価した。

【００６２】〔選択セルＳのディスターブ特性〕選択セ
ルＳにおいては読み出しゲート電圧１．５Ｖ、読み出し
ドレイン電圧１．５Ｖ、ソース電圧Ｖs （０〜０．５Ｖ
程度）となる。この場合も、１０年後のＶthウィンドウ
幅が０．５Ｖ以上あることを確認した。また、選択ソー
ス線ＳＬ１に正のバイアス電圧Ｖs （０．５Ｖ程度）を
印加すると、通常のＶs ＝０Ｖの場合と比較して、選択
セルＳのリードディスターブ特性が改善されることを確
認した。

【００６３】〔非選択セルＢのリードディスターブ特
性〕図８は、データ書換え１００万回後の非選択セルＢ
のリードディスターブ特性を示すグラフである。ここで
は、読み出しドレイン電圧、読み出しゲート線電圧は図
７の場合と同じく１．５Ｖとしたが、非選択列バイアス
電圧ＶS/D (unsel)をパラメータとして、その値が１
Ｖ、１. ４Ｖおよび１. ９Ｖの場合につき示した。ま
た、前記行バイアス回路２２により非選択ワード線ＢＬ
２に対し、選択ソース線バイアス電圧とほぼ等しい０.
４Ｖの電圧印加を行った。図８に示すように、非選択列
バイアス電圧ＶS/D (unsel) を変えた何れの場合でも、
リードディスターブ特性はほとんど同一であり、また１
０年後のＶthウインドウ幅も余裕をもって０. ５Ｖ以上
が確保されることが分かった。また、更に非選択列バイ
アス電圧ＶS/D (unsel) を２．４Ｖまで上げても、１０
年後のＶthウインドウ幅が実用的な規格（０. ５Ｖ）を
確保できることを確かめることができた。

【００６４】〔非選択セルＣのリードディスターブ特
性〕図９は、データ書換え１００万回後の非選択セルＣ
のリードディスターブ特性を示すグラフである。ここで
は、ドレイン読み出し線電圧、読み出しゲート線電圧は
図８の場合と同じく１．５Ｖとし、また行バイアス回路
２２により非選択ワード線ＢＬ２に対し、選択ソース線
バイアス電圧とほぼ等しい０. ４Ｖの電圧印加を行っ
た。なお、非選択セルＣは、選択セルＳとソース線が共
通なので、ソース電圧Ｖｓは０．５Ｖである。この非選
択セルＣにおいても、１０年後のＶthウインドウ幅が
０. ５Ｖ以上確保されることが分かった。

【００６５】また、図９では非選択ワード線電圧を０.
４Ｖとしたが、読み出し時のビット線電圧が１. ５Ｖの
場合において、Ｖthウインドウ幅の非選択ワード線電圧
依存性を調べた。この結果、非選択ワード線電圧が０Ｖ
から０. ６Ｖまでは１０年後のＶthウインドウ幅の外挿
値は０. ５Ｖ以上であり、１０年の実用的な規格を満足
していることが分かった。

【００６６】以上より、選択セルデータを読み出す際
に、非選択列のソース線とビット線に正の電圧を印加す
ることにより、０. ２μｍより短い短ゲート長領域での
非選択セルＡのリードディスターブ特性が大幅に改善さ
れ、現行の０. １８μｍ世代のＭＯＮＯＳ型の１トラン
ジスタセル動作において、その読み出し精度および信頼
性が向上することを確認できた。また、その検討結果
は、例えば０. １３μｍとゲート長が更に短くなった
０.１８μｍ以降の世代においても、非選択列バイアス
電圧ＶS/D (unsel) および非選択行ゲートバイアス電圧
Ｖｇ(unsel) を上げることが可能で、実用的なリードデ
ィスターブ特性の確保が可能なことを示唆するものであ
った。

【００６７】さらに、非選択セルＢのリードディスター
ブ特性の評価では、非選択ソース線ＳＬ２と非選択ビッ
ト線ＢＬ２に対し、少なくとも２. ４Ｖまでは印加する
ことが可能であることが分かった。その結果として、読
み出しゲート電圧を現行の１．５Ｖより３Ｖまで大きく
することが可能になり、読み出し時のドレイン電流を大
きくすることができることが示された。読み出し時のド
レイン電流が大きいと、それだけセンスアンプを用いた
読み出し速度を高速化することが可能になる。

【００６８】以上は、本実施形態におけるリードディス
ターブ関連の特性評価・検討結果を述べてきた。本例の
ソースおよびドレイン電圧の印加は、基板（素子形成領
域）に対しては、そのｐｎ接合を逆バイアスする。した
がって、その接合耐圧に問題はないかを調べ、また主要
デバイス特性についても確認しておく必要がある。

【００６９】〔メモリトランジスタの耐圧〕図１０に、
ゲート電圧０Ｖの場合の電流−電圧特性について書き込
み状態及び消去状態の両者の場合について示した。この
結果、接合の降伏電圧は約１０Ｖで、書き込み状態、消
去状態に依存しないことが分かった。しかし、３Ｖ〜５
Ｖ付近のサブブレークダウン領域における立ち上がり電
圧は書き込み状態と消去状態で異なることが分かる。

【００７０】図１１に、書き込み状態における電流−電
圧特性のゲート電圧依存性を示した。降伏電圧はゲート
電圧依存性を示さず、サブブレークダウン領域における
立ち上がり電圧はゲート電圧依存性を示した。サブブレ
ークダウン領域はゲートエッジ部表面でのバンド間トン
ネル現象に起因していると推定されるが、電流レベルが
小さいため、ここでは問題にならないと考えられる。ま
た、約１０Ｖの降伏電圧もリードディスターブ特性にお
ける非選択列バイアス電圧より充分に大きいことから、
リードディスターブ特性のインヒビット特性に直接的に
影響することはないと考えられる。以上より、０．１８
μｍＭＯＮＯＳ型メモリトランジスタにおいて、その接
合耐圧はリードディスターブ特性の制限要因とはならな
いことが分かった。また、読み出しの際に非選択セルの
パンチスルー耐圧も充分に大きなことも確認した。

【００７１】〔主要デバイス特性〕図１２にゲート電圧
０Ｖにおけるメモリトランジスタの電流−電圧特性を示
す。この図１２は、ゲート幅が１０μｍで消去状態（ゲ
ート閾値電圧Ｖth：約０．５Ｖ）におけるＭＯＮＯＳ型
メモリトランジスタについて、そのゲート電圧が０Ｖの
場合のソースとドレイン間の電圧と電流の測定データを
示したものである。この図１２より、ドレイン電圧１.
５Ｖでの非選択セルの電流値は約１ｎＡであった。図よ
り読み出し時に問題となる非選択セルにおけるパンチス
ルー電流は低く抑止されていることが分かった。

【００７２】図１３に、ドレイン電流のドレイン電圧依
存性を示した。ゲート電圧Ｖｇが１. ５Ｖ場合のドレイ
ン電流（読み出し電流）は３１０μＡ程度であった。ゲ
ート電圧１．５Ｖ、ドレイン電圧１．５Ｖの場合、選択
セルと非選択セルから流れる電流の比は５桁とれること
が分かった。このため、非選択セルのから誤読み出しが
生じることが有効に防止される。

【００７３】また、図１４にゲート長が０. １８μｍ
で、ゲート幅を０. ２μｍ換算でのドレイン電流のゲー
ト電圧依存性を示した。ゲート電圧が１. ５Ｖで、ドレ
イン電圧１. ５Ｖでのドレイン電流は約６μＡであっ
た。ソース線とビット線に正のバイアス電圧を印加する
ことにより、ゲート電圧を３Ｖまで高くしてもドレイン
電流が余り飽和せず、その結果としてドレイン電流を１
４μＡまで増大させることが可能になった。この図１４
から、ゲート電圧が１. ５Ｖのときと比較して、ドレイ
ン電流が２. ３倍になっていることが分かる。このドレ
イン電流の大幅な増加が可能なことは、同一センスアン
プ感度でのセンスアンプの動作速度はドレイン電流の大
きさに比例するため、センスアンプの動作速度を２. ３
倍して読み出しの高速化を図り得ることを示すものであ
る。

【００７４】なお、データの書換特性については、先の
図６で示したように良好で１００万回を満足しており、
これはＭＯＮＯＳ型ではキャリアトラップが平面的に離
散化され、かつ深いので電荷が抜けにくいことが寄与し
ていると考えられる。また、データ保持特性は、先に述
べたようにデータ書換え１００万回後であっても８５
℃、１０年を満足する。

【００７５】本実施形態では、非選択列に属するメモリ
トランジスタＭ２１のソースとドレインにそれぞれ正の
電圧を印加することによって、ゲート絶縁膜６、特に、
電荷のやりとりがされるトンネル絶縁膜１０にかかる実
効的な電界を緩和することができる。その結果、消去状
態にある非選択メモリトランジスタＭ２１のゲート閾値
電圧Ｖth(E) が時間とともに増大するといった、いわゆ
るソフトライトが有効に防止され、非選択セルＡのリー
ドディスターブ特性が改善される。また、このリードデ
ィスターブ特性が問題ない範囲で、読み出しゲート電圧
（選択ワード線ＢＬ１の印加電圧）を高くすることがで
き、そのぶん高速読み出しが可能となる。たとえば、読
み出しゲート電圧を通常の１. ５Ｖより３Ｖまで増加し
ても、リードディスターブ特性においてインヒビット電
圧のマージンが十分とれることがわかった。ＭＯＮＯＳ
型不揮発性メモリでは、読みだし速度が選択ワード線電
圧の１Ｖ増加で約２倍改善される。したがって、読み出
し時のワード線電圧を１. ５Ｖより３Ｖにすることで、
読みだし速度が約２倍改善される。

【００７６】一方、選択メモリトランジスタＭ１１のソ
ース電位を若干上げるだけで、その上げ幅を越えて当該
選択メモリトランジスタＭ１１のゲート閾値電圧Ｖthを
上昇させることができる。このため、素子微細化により
益々顕著となってきた短チャネル効果の一態様、即ちロ
ールオフによって低下したゲート閾値電圧Ｖthを、容易
に回復させることができる。また、Ｖthシフト量を大き
くする観点から消去側のＶthを深く書き込んだために生
じる消去側Ｖth低下の問題も回避することができる。こ
の結果、非選択メモリセルにリーク電流が流れ、これが
ビット線電流の読み出し精度を低下させるといった従来
の問題が回避され、２トランジスタセルから１トランジ
スタセルへの置き換えが容易になる。また、ゲート閾値
電圧Ｖthを上昇させることは、多値化データの有効なＶ
th分布領域を拡大することになり、これが多値メモリの
実現に寄与する。さらに、このソースバイアス電圧とほ
ぼ同じ程度の電圧まで、非選択ワード線ＢＬ２の電圧を
上げることが可能となり、この結果、非選択セルＢ，Ｃ
のディスターブの劣化防止、或いは改善することが可能
となる。

【００７７】これらの諸効果は、０．１８μｍ世代で確
かめられた。また、０．１３μｍ世代でも同様な効果が
あることを実験的に確認することができた。さらに、こ
の効果は０．１３μｍ世代以降においても得られる可能
性が高いことを実験的に示すことができた。また、トラ
ンジスタの耐圧を実験的に検討した結果、トランジスタ
耐圧は非選択セルに印加するソースとドレインの電圧よ
り大きく、読み出し時のリードインヒビット特性の制限
要因にはならないことが分かった。主要デバイス特性へ
の影響がないことも確認した。

【００７８】以上より、０．１８μｍ世代のＭＯＮＯＳ
型不揮発性メモリトランジスタとして充分な特性が得ら
れていることを確かめることができた。

【００７９】最後に、本発明が好適に実施可能な微細Ｎ
ＯＲ型セル構造の具体例について説明する。

【００８０】〔自己整合技術と蛇行ソース線を用いた微
細ＮＯＲ型セル〕図１５に、自己整合技術と蛇行ソース
線を用いた微細ＮＯＲ型セルアレイの概略平面図を示
す。この微細ＮＯＲ型セルアレイ７０では、図示せぬｐ
ウエルの表面に縦帯状のトレンチまたはＬＯＣＯＳなど
素子分離領域７１が等間隔でビット線方向（図１５の縦
方向）に配置されている。素子分離領域７１にほぼ直交
して、各ワード線ＷＬ_m-2，ＷＬ_m-1，ＷＬ_m，ＷＬ
_m+1が等間隔に配線されている。このワード線に接続さ
れたゲート構造は、例えば図１と同様に、トンネル絶縁
膜，窒化膜，トップ酸化膜及びゲート電極の積層膜から
構成されている。

【００８１】各素子分離領域の間隔内の能動領域におい
て、各ワード線の離間スペースに、例えばｎ型不純物が
高濃度に導入されてソース領域とドレイン領域とが交互
に形成されている。このソース領域とドレイン領域は、
その大きさがワード線方向（図１５の横方向）には微細
な素子分離領域（主としてトレンチ素子分離領域）７１
の間隔のみで規定され、ビット線方向にはワード線間隔
のみで規定される。したがって、ソース領域とドレイン
領域の大きさと配置のばらつきに関し、マスク合わせの
誤差が殆ど導入されないことから、極めて均一に形成さ
れている。

【００８２】各ワード線の周囲は、サイドウォールを形
成するだけで、ソース領域とドレイン領域とに対し、ビ
ット線接続用のコンタクト孔とソース線接続用のコンタ
クト孔とが２度のセルフアラインコンタクト技術を同時
に転用しながら形成される。しかも、上記プロセスはフ
ォトマスクが不要となる。したがって、先に述べたよう
にソース領域とドレイン領域の大きさや配置が均一な上
に、これに対して２次元的に自己整合して形成されるビ
ット線またはソース線接続用のコンタクト孔の大きさも
極めて均一となる。また、上記コンタクト孔はソース領
域とドレイン領域の面積に対し、ほぼ最大限の大きさを
有している。

【００８３】その上でビット線方向に配線されているソ
ース線ＳＬ_n-1，ＳＬ_n，ＳＬ_n+1は、ドレイン領域を
避けながら素子分離領域７１上とソース領域上に蛇行し
て配置され、上記ソース線接続用のコンタクト孔を介し
て、下層の各ソース領域に接続されている。ソース線上
には、第２の層間絶縁膜を介してビット線ＢＬ_n-1，Ｂ
Ｌ_n，ＢＬ_n+1が等間隔で配線されている。このビット
線は、能動領域上方に位置し、ビット線接続用のコンタ
クト孔を介して、下層の各ドレイン領域に接続されてい
る。

【００８４】このような構成のセルパターンでは、上記
したように、ソース領域とドレイン領域の形成にマスク
合わせの影響を受けにくく、また、ビット線接続用のコ
ンタクト孔とソース線接続用のコンタクト孔が、２度の
セルフアライン技術を一括転用して形成されることか
ら、コンタクト孔がセル面積縮小の制限要素とはなら
ず、ウエハプロセス限界の最小線幅Ｆでソース配線等が
でき、しかも、無駄な空間が殆どないことから、約６Ｆ
²と非常に小さいセル面積が実現できる。なお、このセ
ル構造においても、先に記述した本実施形態に係る選択
セル及び非選択セルの誤読み出しの禁止オペレーション
が適用される。

【００８５】〔ビット線及び／又はソース線が階層化さ
れたＮＯＲ型セル〕図１６に、ビット線及びソース線が
階層化された分離ソース型の微細ＮＯＲ型セルアレイの
回路構成を示す。単位ユニットは、サブビット線ＳＢＬ
とサブソース線ＳＳＬとの間に並列に挿入（接続又は結
合）された複数の単位セルトランジスタＭ11〜Ｍ1n又は
Ｍ21〜Ｍ2nと、サブ配線ＳＢＬ, ＳＳＬをメインの配線
（ビット線ＢＬ1,ＢＬ2 又はソース線ＳＬ1,ＳＬ2 ）に
それぞれ接続する２個の選択トランジスタＳ11, Ｓ12又
はＳ21, Ｓ22とから構成されている。

【００８６】その特徴は、第１にビット線とソース線が
階層化されていること、第２にサブ配線を拡散層で構成
した疑似コンタクトレス構造を有すること、第３にチャ
ネル全面書き込み、チャネル全面消去のオペレーション
を採用していることである。配線の階層化に関しては、
ドレイン側の選択トランジスタＳ11又はＳ21が非選択の
単位ユニットをメインのビット線ＢＬ1,ＢＬ2 から切り
離すため、メインビット線の容量が著しく低減され、高
速化, 低消費電力化に有利である。また、ソース側の選
択トランジスタＳ12又はＳ22の働きで、サブソース線Ｓ
ＳＬをメインソース線ＭＳＬから切り離して、低容量化
することができる。疑似コンタクトレス構造を採用する
ことにより、ＮＯＲ型セルの単位面積を小さくすること
ができる。さらに、トレンチ分離技術、自己整合作製技
術（例えば、上記微細ＮＯＲ型セルで用いた自己整合コ
ンタクト形成技術）等を用いることにより、約６Ｆ
²（Ｆは最小デザインルール）のセル面積を達成可能で
ある。サブビット線ＳＢＬまたはサブソース線ＳＳＬは
拡散層、またはサリサイドを張り付けた拡散層で形成
し、メインビット線ＢＬ1,ＢＬ2 はメタル配線を用い
る。

【００８７】チャネル全面の書き込み／消去オペレーシ
ョンを用いることにより、ドレインまたはソース拡散層
でのバンド間トンネル電流を抑止するための２重拡散層
構造を用いる必要がないため、拡散層から蓄積電荷を引
く抜くオペレーションと比較して、メモリトランジスタ
のソース／ドレイン拡散層のスケーリング性に優れる。
その結果として、セルの微細化スケーリング性が優れ、
このため、より微細なゲート長のメモリトランジスタを
実現することができる。

【００８８】この回路構成のセルにおいても、先に記述
した本実施形態に係る選択セル及び非選択セルの誤読み
出し禁止オペレーションが、ほぼ同様に適用される。な
お、ビット線またはソース線を階層化した他の構造、例
えばＤＩＮＯＲ型、いわゆるＨｉＣＲ型と称されソース
線を隣接する２つのソース領域で共有した分離ソース型
のセルアレイから構成される微細ＮＯＲ型セルの場合で
あっても、本発明を適用することは可能である。

【００８９】以上、述べてきたＭＯＮＯＳ型メモリトラ
ンジスタのリードディスターブマージンの拡大によっ
て、メモリセルのトランジスタ数を単一とした１トラン
ジスタセルの実現が容易化される。この実現のために
は、ディスターブマージン拡大のほか、メモリトランジ
スタのゲート閾値電圧がデプリーションにならないエン
ハンス型メモリセルとする必要がある。本不揮発性半導
体メモリ装置では、トンネル絶縁膜を比較的厚くするこ
とで、消去時に、エンハンスメントで飽和するメモリ特
性が得られ、1 メモリトランジスタセルには好適であ
る。また、本読み出し方法では、例えデプリーション領
域のゲート閾値電圧であっても、ソースをバイアスした
状態にして読みだすことから、実質的にエンハンスメン
ト領域でのデータ読み出しが可能であり、この意味で、
１トランジスタ化が更に達成しやすい。

【００９０】さらに、トンネル絶縁膜が比較的厚くでき
るために、ホールの注入が抑制され、このためホールに
よるトンネル絶縁膜の劣化が防止され、書き込み／消去
の繰り返し特性（エンデュランス特性）の向上が期待で
きる。１トランジスタセルでは、選択トランジスタをメ
モリセルごとに配置する必要がなく、セル面積縮小、ひ
いてはチップ面積縮小によるコスト低減、大容量化がが
図れる。この結果、ＦＧ型不揮発性メモリのＮＯＲ型、
ＡＮＤ型、ＮＡＮＤ型あるいはＤＩＮＯＲ型等と同等の
セル面積の大容量ＭＯＮＯＳ型不揮発性メモリを低コス
トで実現することが可能となる。

【００９１】第２実施形態本実施形態では、ＭＯＮＯＳ型不揮発性メモリ装置の変
形例について示す。図１７は、このＭＯＮＯＳ型メモリ
トランジスタの素子構造を示す断面図である。本実施形
態のＭＯＮＯＳ型不揮発性メモリが、先の第１実施形態
と異なるのは、本実施形態のゲート絶縁膜３０が、窒化
膜１２に代えて酸化窒化膜３２（ＳｉＯx Ｎy ，０＜ｘ
＜１，０＜ｙ＜１）を具備することである。その他の構
成、即ち半導体基板１、ソース領域２、ドレイン領域
４、チャネル形成領域１ａ、トンネル絶縁膜１０、トッ
プ酸化膜１４およびゲート電極８は、第１実施形態と同
様である。酸化窒化膜３２は、例えば５．０ｎｍの膜厚
を有する。また、本例におけるトンネル絶縁膜１０は、
第１実施形態よりやや薄く、使用用途に応じて２．０ｎ
ｍから３．０ｎｍまでの範囲内で適宜選択できる。ここ
では、２．５ｎｍ程度の膜厚とした。このことは、第１
実施形態でトンネル絶縁膜１０にＳｉＯ₂ 膜を用いた場
合も同様である。

【００９２】このような構成のメモリトランジスタの製
造では、トンネル絶縁膜１０の成膜後、例えば減圧ＣＶ
Ｄ法で酸化窒化膜３２を最終膜厚が５．０ｎｍとなるよ
うに、これより厚めに堆積する。このＣＶＤは、例え
ば、ジクロロシラン（ＤＣＳ），アンモニアおよびＮ₂
Ｏを混合した導入ガスを用い、基板温度６５０℃で行
う。この熱酸化膜上のＳｉＯx Ｎｙ膜形成では、必要に
応じて、予め下地面の前処理（ウェーハ前処理）及び成
膜条件を最適化するとよいことは第１実施形態と同様で
ある。その後は、第１実施形態と同様に、トップ酸化膜
１４およびゲート電極材の成膜、電極加工等を経て、当
該ＭＯＮＯＳ型メモリトランジスタを完成させる。な
お、本実施形態では、電荷蓄積手段を形成する酸化窒化
膜３２の形成において、窒化シリコン膜に酸素ドープし
てＳｉＯx Ｎｙ膜としてもよい。

【００９３】図２に示す回路構成は本実施形態において
もそのまま適用され、第１実施形態と同様な読み出し動
作の際、非選択セルＡのソースとドレインに非選択列バ
イアス電圧の印加と、又は／及び、選択セルＳにソース
線バイアス電圧の印加とを行い、必要に応じて、非選択
ワード線への電圧印加を行う。

【００９４】この作製したメモリトランジスタのデータ
書換特性を、図６の場合と同様にして検討した。この結
果、データ書換えを１００万回行った後でも十分なＶth
ウインドウ幅が得られた。また、データ書換え後の非選
択セルＡ〜Ｃ及び選択セルのリードディスターブ特性に
ついて検討した。この検討は、図７〜図９と同様に行
い、同様な結果、即ち選択セル及び何れの非選択セルで
も消去状態での１０年後のゲート閾値電圧Ｖthのウイン
ドウ幅０．５Ｖ以上を達成できた。また、選択セルＳの
１０年間読み出しが可能であることが分かった。この結
果、０. １８μｍ以降の世代においても本発明の有効性
を示唆した。

【００９５】耐圧についても先の図１０，図１１と同様
に検討した結果、良好であった。また主要デバイス特
性、即ち電流電圧特性はカットオフ領域（図１２）とゲ
ート電圧依存性（図１３，図１４）について評価し、ま
たエンデュランス特性およびデータ保持特性を第１実施
形態と同様に評価した結果、何れも第１実施形態と同様
な満足な結果が得られた。

【００９６】なお、本実施形態においても、先の第１実
施形態と同様に、自己整合技術と蛇行ソース線を用いた
微細ＮＯＲ型セルまたはビット線及び／又はソース線が
階層化されたＮＯＲ型セルを用いて、チップ面積が小さ
い（例えば、約６Ｆ² （Ｆ；最小デザイン幅）の）微細
ＮＯＲ型セルを実現可能である。

【００９７】本実施形態においても、先の第１実施形態
と同様な効果が得られる。すなわち、非選択セルＡにつ
いては、そのトンネル絶縁膜１０にかかる電界が緩和さ
れる結果、消去状態にある非選択メモリトランジスタＭ
２１のソフトライトが有効に防止され、非選択セルＡの
リードディスターブ特性が改善される。また、読み出し
ゲート電圧高くできる分、高速読み出しが可能となる。
一方、選択セルＳについては、消去状態での深い書き込
みまたはロールオフによって低下したゲート閾値電圧Ｖ
thを向上させ、この結果として従来の問題が回避でき
る。また、選択ソース線にバイアス電圧を印加すること
によって、選択メモリトランジスタのＯＮＯ膜にかかる
電界を減少させ、選択セルＳのリードディスターブ特性
を改善することが可能になる。さらに、非選択ワード線
ＢＬ２の電圧を上げることが可能となり、この結果、非
選択セルＢ，Ｃのディスターブ特性の改善が可能とな
る。これらの諸効果は０．１８μｍ世代以降においても
有効で、トランジスタ耐圧や主要デバイス特性への影響
がない。このようなリードディスターブマージンの拡大
によって、第１実施形態と同様な様々な意味においてＭ
ＯＮＯＳＮＯＲ型１トランジスタセルの実現が容易化
される。さらに、エンデュランス特性の向上、コスト低
減および大容量化等を図ることが可能となる。

【００９８】第３実施形態本実施形態は、メモリトランジスタの電荷蓄積手段とし
てゲート絶縁膜中に埋め込まれた多数のＳｉナノ結晶を
用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶型
という）について示す。このＳｉナノ結晶は、粒径が１
０ナノメータ以下であることが好適である。図１８は、
このＳｉナノ結晶型メモリトランジスタの素子構造を示
す断面図である。本実施形態のＳｉナノ結晶型不揮発性
メモリが、先の第１実施形態と異なるのは、本実施形態
のゲート絶縁膜４０が、窒化膜１２とトップ酸化膜１４
に代えて、トンネル絶縁膜１０上の電荷蓄積手段として
のＳｉナノ結晶４２と、その上の酸化膜４４とがゲート
電極８との間に形成されていることである。その他の構
成、即ち半導体基板１、ソース領域２、ドレイン領域
４、チャネル形成領域１ａ、トンネル絶縁膜１０、ゲー
ト電極８は、第１実施形態と同様である。

【００９９】Ｓｉナノ結晶４２は、そのサイズ（直径）
が例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同
士が酸化膜４４で空間的に、例えば４ｎｍ程度の間隔で
分離している。本例におけるトンネル絶縁膜１０は、電
荷蓄積手段（Ｓｉナノ結晶４２）が基板側に近いことと
の関係で、第１実施形態よりやや厚く、使用用途に応じ
て２．６ｎｍから４．０ｎｍまでの範囲内で適宜選択で
きる。ここでは、３．２ｎｍ程度の膜厚とした。

【０１００】このような構成のメモリトランジスタの製
造では、トンネル絶縁膜１０の成膜後、例えば減圧ＣＶ
Ｄ法でトンネル酸化膜１０の上に、複数のＳｉナノ結晶
４２を形成する。また、Ｓｉナノ結晶４２を埋め込むか
たちで、酸化膜４４を、例えば７ｎｍほど減圧ＣＶＤに
より成膜する。この減圧ＣＶＤでは、原料ガスがＤＣＳ
とＮ₂ Ｏの混合ガス、基板温度が例えば７００℃とす
る。この時Ｓｉナノ結晶４２は酸化膜４４に埋め込ま
れ、酸化膜４４表面が平坦化される。平坦化が不十分な
場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行
うとよい。その後は、ゲート電極材の成膜、電極加工等
を経て、当該Ｓｉナノ結晶型メモリトランジスタを完成
させる。このように形成されたＳｉナノ結晶４２は、平
面方向に離散化されたキャリアトラップとして機能す
る。そのトラップレベルは、周囲の酸化シリコンとのバ
ンド不連続値で推定可能で、その推定値では約３．１ｅ
Ｖ程度とされる。この大きさの個々のＳｉナノ結晶４２
は、数個の注入電子を保持できる。

【０１０１】図２に示す回路構成は本実施形態において
もそのまま適用され、第１実施形態と同様な読み出し動
作の際、非選択セルＡのソースとドレインに非選択列バ
イアス電圧の印加と、又は／及び、選択セルＳにソース
線バイアス電圧の印加とを行い、必要に応じて、非選択
ワード線への電圧印加を行う。

【０１０２】このような構成のＳｉナノ結晶型不揮発性
メモリについて、まず、ランドキストのバックトンネリ
ングモデルによりデータ保持特性を検討した。データ保
持特性を向上させるためには、トラップレベルを深くし
て、電荷重心と基板１との距離を大きくすることが重要
となる。そこで、ランドキストモデルを物理モデルに用
いたシミュレーションにより、トラップレベル３. １ｅ
Ｖの場合のデータ保持を検討した。この結果、トラップ
レベル３. １ｅＶの深いキャリアトラップを用いること
により、電荷保持媒体からチャネル形成領域１ａまでの
距離が３. ２ｎｍと比較的に近い場合でも良好なデータ
保持を示すことが分かった。

【０１０３】次いで、もう一つの重要な特性である書き
込み消去における低電圧プログラミングについて検討し
た。本例における書き込み時間は、プログラム電圧が５
Ｖの低プログラム電圧で１ｍｓｅｃ以下であり、Ｓｉナ
ノ結晶型の高速書き込み性が実証できた。

【０１０４】この作製したメモリトランジスタのデータ
書換特性を、図６の場合と同様にして検討した。この結
果、データ書換えを１００万回行った後でも十分なＶth
ウインドウ幅が得られた。また、データ書換え後の非選
択セルＡ〜Ｃのリードディスターブ特性について検討し
た。この検討は、図７〜図９と同様に行い、選択セル及
び何れの非選択セルでも消去状態での１０年後のゲート
閾値電圧Ｖthのウインドウ幅０．５Ｖ以上を達成でき、
選択セルの１０年間読み出しが可能であることが分かっ
た。この結果は、０. １８μｍ以降の世代においても本
発明の有効性を示した。

【０１０５】耐圧についても先の図１０，図１１と同様
に検討した結果、良好であった。また主要デバイス特
性、即ち電流電圧特性はカットオフ領域（図１２）とゲ
ート電圧依存性（図１３，図１４）について評価し、ま
たエンデュランス特性およびデータ保持特性を第１実施
形態と同様に評価した結果、何れも第１実施形態と同様
な満足な結果が得られた。

【０１０６】なお、本実施形態においても、先の第１実
施形態と同様に、自己整合技術と蛇行ソース線を用いた
微細ＮＯＲ型セルまたはビット線及び／又はソース線が
階層化されたＮＯＲ型セルを用いて、チップ面積が小さ
い（例えば、約６Ｆ²（Ｆ；最小デザイン幅）の）微細
ＮＯＲ型セルを実現可能である。

【０１０７】本実施形態においても、先の第１実施形態
と同様な効果が得られる。すなわち、非選択セルＡにつ
いては、そのトンネル絶縁膜１０にかかる電界が緩和さ
れる結果、消去状態にある非選択メモリトランジスタＭ
２１のソフトライトが有効に防止され、非選択セルＡの
リードディスターブ特性が改善される。また、読み出し
ゲート電圧高くできる分、高速読み出しが可能となる。
一方、選択セルＳについては、消去状態でのゲート閾値
電圧Ｖthの深い書き込みまたはロールオフによって低下
したＶthを向上させ、この結果として従来の問題が回避
できる。また、選択ソース線にバイアス電圧を印加する
ことによって、選択メモリトランジスタのトンネル絶縁
膜にかかる電界を減少させ、選択セルＳのリードディス
ターブ特性を改善することが可能になる。さらに、非選
択ワード線ＢＬ２の電圧を上げることが可能となり、こ
の結果、非選択セルＢ，Ｃのディスターブ改善が可能と
なる。これらの諸効果は０．１８μｍ世代以降において
も有効で、トランジスタ耐圧や主要デバイス特性への影
響がない。このようなリードディスターブマージンの拡
大によって、第１実施形態と同様な様々な意味において
１トランジスタセルの実現が容易化される。さらに、エ
ンデュランス特性の向上、コスト低減および大容量化等
を図ることが可能となる。

【０１０８】第４実施形態本実施形態は、第１実施形態とほぼ同様なゲート電極構
造のメモリトランジスタを、ＳＯＩ基板に形成した場合
である。図１９は、このＳＯＩ絶縁分離構造のＭＯＮＯ
Ｓ型メモリトランジスタの素子構造を示す断面図であ
る。本実施形態のＳＯＩ絶縁分離構造のＭＯＮＯＳ型不
揮発性メモリが、先の第１実施形態と異なるのは、メモ
リトランジスタがＳＯＩ基板に形成されていることであ
る。その他の構成、即ちソース領域２、ドレイン領域
４、トンネル絶縁膜１０、窒化膜１２、トップ酸化膜１
４およびゲート電極８は、第１実施形態と同様である。

【０１０９】ＳＯＩ基板としては、酸素イオンをシリコ
ン基板に高濃度にイオン注入し基板表面より深い箇所に
埋込酸化膜を形成したＳＩＭＯＸ（Separation by Impl
anted Oxygen）基板や、一方のシリコン基板表面に酸化
膜を形成し他の基板と張り合わせた張合せ基板などが用
いられる。このような方法によって形成され図１９に示
したＳＯＩ基板は、半導体基板５６、分離酸化膜５８お
よびシリコン層６０（素子分離形成領域）とから構成さ
れ、シリコン層６０内に、チャネル形成領域６０ａ，ソ
ース領域２およびドレイン領域４が設けられている。

【０１１０】このような構成のメモリトランジスタの製
造では、ＳＯＩ基板上にトンネル絶縁膜１０を成膜する
以外の工程は、既に第１実施形態で述べたので、ここで
は省略する。

【０１１１】図２に示す回路構成は本実施形態において
もそのまま適用され、第１実施形態と同様な読み出し動
作の際、非選択セルＡのソースとドレインに非選択列バ
イアス電圧の印加と、又は／及び、選択セルＳにソース
線バイアス電圧の印加とを行い、必要に応じて、非選択
ワード線への電圧印加を行う。

【０１１２】この作製したメモリトランジスタについ
て、そのＳＯＩ基板を用いた効果、即ち高速性、低消費
電力については、素子を試作して特性を評価した結果、
良好な特性が得られることを確認した。データ書換速度
に関しては、書き込み時間は０. ２ｍｓを満足、消去は
ブロック一括で消去で５０ｍｓを満足した。

【０１１３】また、データ書換特性を、図６の場合と同
様にして検討した。この結果、データ書換えを１００万
回行った後でも十分なＶthウインドウ幅が得られた。ま
た、データ書換え後の非選択セルＡ〜Ｃのリードディス
ターブ特性について検討した。この検討は、図７〜図９
と同様に行い、選択セル及び何れの非選択セルでも消去
状態での１０年後のゲート閾値電圧Ｖthのウインドウ幅
０．５Ｖ以上を達成でき、選択セルＳの１０年間連続読
み出し可能であることが分かった。また、この結果、
０. １８μｍ以降の世代においても本発明の有効性を示
した。

【０１１４】耐圧についても先の図１０，図１１と同様
に検討した結果、良好であった。また主要デバイス特
性、即ち電流電圧特性はカットオフ領域（図１２）とゲ
ート電圧依存性（図１３，図１４）について評価し、ま
たエンデュランス特性およびデータ保持特性を第１実施
形態と同様に評価した結果、何れも第１実施形態と同様
な満足な結果が得られた。

【０１１５】なお、本実施形態においても、先の第１実
施形態と同様に、自己整合技術と蛇行ソース線を用いた
微細ＮＯＲ型セルまたはビット線及び／又はソース線が
階層化されたＮＯＲ型セルを用いて、チップ面積が小さ
い（例えば、約６Ｆ² （Ｆ；最小デザイン幅）の）微細
ＮＯＲ型セルを実現可能である。

【０１１６】本実施形態においても、先の第１実施形態
と同様な効果が得られる。すなわち、非選択セルＡにつ
いては、そのトンネル絶縁膜１０にかかる電界が緩和さ
れる結果、消去状態にある非選択メモリトランジスタＭ
２１のソフトライトが有効に防止され、非選択セルＡの
リードディスターブ特性が改善される。また、読み出し
ゲート電圧高くできる分、高速読み出しが可能となる。
一方、選択セルＳについては、消去状態でのゲート閾値
電圧Ｖthの深い書き込みまたはロールオフによって低下
したＶthを向上させ、この結果として従来の問題が回避
できる。また、選択ソース線にバイアス電圧を印加する
ことによって、選択メモリトランジスタのトンネル絶縁
膜にかかる電界を減少させ、選択セルＳのリードディス
ターブ特性を改善することが可能になる。さらに、非選
択ワード線ＢＬ２の電圧を上げることが可能となり、こ
の結果、非選択セルＢ，Ｃのディスターブ改善が可能と
なる。これらの諸効果は０．１８μｍ世代以降において
も有効で、トランジスタ耐圧や主要デバイス特性への影
響がない。このようなリードディスターブマージンの拡
大によって、第１実施形態と同様な様々な意味において
１トランジスタセルの実現が容易化される。さらに、エ
ンデュランス特性の向上、コスト低減および大容量化等
を図ることが可能となる。

【０１１７】第５実施形態本実施形態では、選択セルＳのリードディスターブ特性
を更に改善することを目的として、消去状態のしきい電
圧との関係を含むソース及びドレインバイアス電圧の条
件を最適化したメモリトランジスタの読み出し方法に関
する。本実施形態は、並列に書き込んだセルの情報を並
列に読み出す、いわゆるページ読み出しにおけるリード
ディスターブ抑止技術に関する。この場合、図２におけ
る非選択セルＡ（選択ワード線に接続されたセル）は並
列で読み出すページ読み出しのために、すべて選択セル
Ｓと同じ取り扱いとなる。

【０１１８】メモリトランジスタの素子構造は、第１実
施形態と同様である。

【０１１９】この読み出し方法では、好適には、ソース
バイアス電圧Ｖｓと読み出しゲート電圧Ｖｇを相互に或
いは消去状態のしきい電圧との関係で以下の要件を満た
すように決定する。（１）ソースバイアス電圧Ｖｓは、読み出しゲート電圧
Ｖｇより小さい。（２）ゲート読み出し電圧Ｖｇは、読み出しドレイン電
圧と同一か大きい。（３）消去状態のしきい電圧Ｖth(E) は、０Ｖ以上（０
Ｖ又は正）の値をとる。

【０１２０】たとえば、消去状態のしきい電圧Ｖth(E)
は、０．５Ｖ〜１．０Ｖに設定する場合、ソースバイア
ス電圧Ｖｓは１Ｖ以下となる。この場合の読み出しゲー
ト電圧Ｖｇは、１．５Ｖ程度となり、明らかにソースバ
イアス電圧Ｖｓより大きくなる。読み出しドレイン電圧
は、ゲート長のスケーリングとともに次第に低下傾向に
ある。その一方で、読み出しゲート電圧Ｖｇは、消去状
態のしきい電圧Ｖth(E)に対して十分大きくとる必要が
ある。その結果として、読み出しゲート電圧Ｖｇが読み
出しドレイン電圧と比較して同一か大きくなる。

【０１２１】トンネル絶縁膜１０（図１参照）は、その
第１実施形態における好ましい膜厚範囲を２．０ｎｍ〜
３．６ｎｍとしたが、ここでは２．３ｎｍ以上と多少厚
膜化する。トンネル絶縁膜１０を厚膜化すると、電荷が
トンネル絶縁膜１０内をトンネリングする確率を減少さ
せることができ、その結果として、リードディスターブ
を更に抑制することができるからである。

【０１２２】図２０に、ゲート長が０．１８μｍのＭＯ
ＮＯＳ型メモリにおける１万回または１０万回データ書
き換え後の選択セルＳのリードディスターブ特性を示
す。この図２０から、実験値をもとに直線外挿すること
により求めた１０年後のしきい電圧のウインドウ幅は、
センスアンプの検出限界である０．５Ｖ以上あることが
分かった。また、１０年後においても書き込み状態のし
きい電圧Ｖth(W) が読み出しゲート電圧である１．５Ｖ
より高いことが分かった。以上より、データを１０万回
書き換えしても１０年間はデータ読み出しが可能である
ことが分かった。また、データ１００万回後の場合であ
っても１０年間データの読み出しが可能であることが分
かった。

【０１２３】図２１に、ゲート長が０．１３μｍのＭＯ
ＮＯＳ型メモリにおける１万回データ書き換え後の選択
セルＳのリードディスターブ特性を示す。この結果はデ
ータ書き換えが１万回のものについてであるが、ウイン
ドウ幅、及び、書き込み状態のしきい電圧Ｖth(W) の読
み出しゲート電圧に対するマージンは図２０と比較して
十分大きい。この結果は、ゲート長が０．１３μｍでも
データ書き換え１００万回後に必要なリードディスター
ブ特性を保証できることを示唆するものであった。

【０１２４】図２２に、ゲート長が０．１８μｍのＭＯ
ＮＯＳ型メモリにおける非選択セルＣをカットオフ状態
としたときのドレイン電流（リーク電流）のソースバイ
アス電圧依存性を示す。図２２において、横軸はドレイ
ン電圧、縦軸は単位ゲート幅当たりのリーク電流を示
す。この電圧−電流特性の測定は、パラメータとしてソ
ースバイアス電圧Ｖｓを０Ｖ，０．１５Ｖ，３Ｖと変え
て行った。この図２２から、リーク電流はソースバイア
ス電圧Ｖｓが大きくなるにつれて減少していることが分
かる。また、ソースバイアスをしない（Ｖｓ＝０Ｖ）消
去状態のしきい電圧Ｖth(E) と、ソースバイアスを行っ
た（Ｖｓ＝０．３Ｖ）後のしきい電圧Ｖthとが同じ０．
５Ｖであれば、リーク電流は殆ど変わらないことが分か
る。

【０１２５】図２３に、ゲート長が０．１８μｍのＭＯ
ＮＯＳ型メモリにおける選択セルＳからの読み出し電流
（ゲート印加電圧Ｖｇ＝１．５Ｖのときのドレイン電
流）と、非選択セルＣからのリーク電流（ゲート印加電
圧Ｖｇ＝０Ｖのときのドレイン電流）とを示す。この図
２３から、ドレイン読み出し電圧が１．５Ｖのときの読
み出し電流はリーク電流より５桁高いことが分かる。１
ストリングが１００セルから構成されており、その殆ど
を占める非選択セルＣのリーク電流が加算されたとして
も、加算されたリーク電流に対して読み出し電流は３桁
程高くできる。以上の結果、ゲート長が０．１８μｍの
ＭＯＮＯＳ型メモリにおけるソースバイアス読み出しに
おいては、ソースバイアスが非選択セルＣのリーク電流
の低減に有効であり、リーク電流に対する読み出し電流
の比が実用上十分にとれ、安定した読み出し動作が可能
であることを確認できた。また、上記説明では消去状態
でのしきい電圧を０Ｖ以上としてきたが、消去状態での
しきい電圧が負の場合であっても、本発明が適用可能で
あることは言うまでもない。以上より、本技術を用いる
ことにより、ＭＯＮＯＳ−ＮＯＲ型１トランジスタセル
において、ページ読み出しが可能であることが分かっ
た。

【０１２６】また、このソースバイアス読み出し技術
が、ゲート長が０．１３μｍのＭＯＮＯＳ型１トランジ
スタメモリセルの読み出しに有効であることも確認し
た。

【０１２７】このソースバイアス読み出し技術は、第２
〜第４実施形態に示す不揮発性半導体メモリトランジス
タに対しても有効に適用できる。

【０１２８】なお、以上の第１〜第５実施形態ではゲー
ト絶縁膜内の電荷蓄積手段が平面的に離散化された不揮
発性半導体メモリについて説明したが、電荷蓄積手段が
離散化されていないフローティングゲート型（ＦＧ型）
の不揮発性半導体メモリ、特にＳＯＩ基板を用いたゲー
ト長０．１μｍ以降のＦＧ型不揮発性メモリ、または単
一電子型不揮発性メモリであっても、本発明が適用可能
なことは言うまでもない。また、近年ＦＧ型を用いて、
１セルに２ビット以上の情報を記憶する多値メモリの研
究開発が行われているが、多値メモリの場合、１ビット
あたりのＶthウインドウ幅が小さくなり、リードディス
ターブ特性、データ保持特性などはＦＧ型２値メモリと
比較して、格段に厳しくなる。このため、特に、本発明
がＦＧ型の多値メモリのリードディスターブ特性の改善
に有効であることは自明である。

【０１２９】

【発明の効果】本発明の不揮発性半導体記憶装置及びそ
の読み出し方法では、非選択列メモリトランジスタのソ
ース及び／又はドレインにそれぞれ電圧を印加すること
によって、ゲート絶縁膜内の印加電界強度を実質的に緩
和でき、その結果、消去状態にある非選択列メモリトラ
ンジスタのソフトライトが有効に防止され、当該トラン
ジスタのリードディスターブ特性が改善される。また、
このリードディスターブ特性が問題ない範囲で、選択ワ
ード線印加電圧を高くできるためセル電流を増大させる
ことができ、そのぶん高速読み出しが可能となる。一
方、選択メモリトランジスタのソース電位を若干上げる
だけで、その上げ幅を越えて当該選択メモリトランジス
タのゲート閾値電圧を上昇させることができる。このた
め、選択ビット線に接続された非選択セルからのリーク
電流を低減することができ、微細ゲートであっても確実
で、信頼性が高い読み出し動作が可能となる。また、ソ
ース電位を上げることによって、選択メモリトランジス
タのゲート絶縁膜にかかる電界を減少させるため、選択
セルのリードディスターブ特性を改善することができ
る。また、トンネル絶縁膜を比較的厚膜化することによ
っても選択セルのリードディスターブ特性を改善するこ
とができる。さらに、このソースバイアス電圧とほぼ同
じ程度かそれ以下の電圧まで、非選択ワード線電圧を上
げることが可能となり、この結果、非選択行メモリトラ
ンジスタのディスターブの劣化防止或いは改善すること
が可能となる。以上より、本技術によりＭＯＮＯＳ１ト
ランジスタセルにおいて、１ビット読み出しまたはペー
ジ読み出しが可能になるため、２トランジスタセルから
１トランジスタセルへの置き換えが容易化される。

【０１３０】上記非選択列メモリトランジスタのリード
ディスターブ特性の改善は、一方で選択ワード線電圧を
ある程度高くできることを意味する。この場合、トンネ
ル絶縁膜厚を比較的に厚くでき、これによりデータ保持
特性の向上が望めるほか、本発明でソースをバイアスに
よって実質的にエンハンスメント領域でのデータ読み出
しが可能であることと相まって、１トランジスタセル化
に貢献する。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るＭＯＮＯＳ型メモ
リトランジスタの素子構造を示す断面図である。

【図２】本発明の第１〜第４実施形態に共通な不揮発性
メモリ装置の要部構成を示す回路図である。

【図３】ソースバイアス電圧とゲート閾値電圧との関係
を示すグラフである。

【図４】ソースバイアス電圧として０．５Ｖを印加した
ときのリードディスターブ特性図である。

【図５】図２の非選択セルＡのリードディスターブ特性
を、ゲート電圧とソース及びドレイン電圧とをパラメー
タとして示すグラフである。

【図６】ゲート長が０. １７μｍのメモリトランジスタ
において、そのデータ書換えを１００万回まで行った場
合のゲート閾値電圧の書換回数依存性を示すグラフであ
る。

【図７】データ書換え１００万回後の非選択セルＡのリ
ードディスターブ特性を示すグラフである。

【図８】データ書換え１００万回後の非選択セルＢのリ
ードディスターブ特性を示すグラフである。

【図９】データ書換え１００万回後の非選択セルＣのリ
ードディスターブ特性を示す図である。

【図１０】ゲート電圧が０Ｖの場合の電流−電圧特性に
ついて書き込み状態及び消去状態の両者の場合について
示す図である。

【図１１】書き込み状態における電流−電圧特性のゲー
ト電圧依存性を示す図である。

【図１２】カットオフ領域における電流−電圧特性を示
す図である。

【図１３】ドレイン電流のドレイン電圧依存性を示す図
である。

【図１４】ゲート長が０. １８μｍで、ゲート幅が０.
２μｍ換算でのドレイン電流のゲート電圧依存性を示す
図である。

【図１５】本発明が適用可能なセル構造例として、自己
整合技術と蛇行ソース線を用いた微細ＮＯＲ型セルを示
す概略平面図である。

【図１６】本発明が適用可能なセル方式例として、ビッ
ト線及びソース線が階層化された微細ＮＯＲ型セルアレ
イを示す回路図である。

【図１７】本発明の第２実施形態に係るＭＯＮＯＳ型メ
モリトランジスタの素子構造を示す断面図である。

【図１８】本発明の第３実施形態に係るＳｉナノ結晶型
メモリトランジスタの素子構造を示す断面図である。

【図１９】本発明の第４実施形態に係るＳＯＩ絶縁分離
構造のＭＯＮＯＳ型メモリトランジスタの素子構造を示
す断面図である。

【図２０】本発明の第５実施形態に係るゲート長が０．
１８μｍのＭＯＮＯＳ型メモリセルにおいて、１万回ま
たは１０万回データ書き換え後の選択セルＳのリードデ
ィスターブ特性を示すグラフである。

【図２１】本発明の第５実施形態に係るゲート長が０．
１３μｍのＭＯＮＯＳ型メモリセルにおいて、１万回デ
ータ書き換え後の選択セルＳのリードディスターブ特性
を示すグラフである。

【図２２】本発明の第５実施形態に係るゲート長が０．
１８μｍのＭＯＮＯＳ型メモリセルにおいて、非選択セ
ルＣをカットオフ状態としたとき（ゲート印加電圧Ｖｇ
＝０Ｖ）のドレイン電流（リーク電流）のソースバイア
ス電圧依存性を示すグラフである。

【図２３】本発明の第５実施形態に係るゲート長が０．
１８μｍのＭＯＮＯＳ型メモリセルにおいて、選択セル
Ｓからの読み出し電流（ゲート印加電圧Ｖｇ＝１．５Ｖ
のときのドレイン電流）と、非選択セルＣからのリーク
電流（ゲート印加電圧Ｖｇ＝０Ｖのときのドレイン電
流）とを示すグラフである。

【図２４】本発明前の検討の際におけるソース分離ＮＯ
Ｒ型のセル配列を示す回路図である。

【図２５】本発明前の検討において明らかとなった問題
点に関し、非選択セルＡにおけるメモリトランジスタに
ついて、データ書換を１００万回行った後のリードディ
スターブ特性を示す図である。

【符号の説明】

１…半導体基板（素子形成領域）、１ａ…チャネル形成
領域、２…ソース領域、４…ドレイン領域、６，３０，
４０，５０…ゲート絶縁膜、８…ゲート電極、１０…ト
ンネル絶縁膜、１２…窒化膜、１４…トップ酸化膜、２
０…列バイアス回路（選択メモリトランジスタバイアス
手段、選択素子バイアス手段、非選択列バイアス手
段）、２２…行バイアス回路（非選択行バイアス手
段）、３２…酸化窒化膜、４２…Ｓｉナノ結晶、４４，
５４…酸化膜、５６…半導体基板、５８…分離酸化膜、
６０…シリコン層（素子形成領域）、Ｍ11〜Ｍ22…メモ
リトランジスタ、Ａ〜Ｃ…非選択セル、Ｓ…選択セル、
ＢＬ1 等…ビット線、ＳＬ1 等…ソース線、ＷＬ1 等…
ワード線、Ｖg …ゲート電圧、Ｖth…ゲート閾値電圧
（しきい電圧）。

Claims

【特許請求の範囲】

【請求項１】基板と、当該基板表面に設けられた半導体
のチャネル形成領域と、当該チャネル形成領域と接する
ソース領域と、当該ソース領域と離間して前記チャネル
形成領域と接するドレイン領域と、前記チャネル形成領
域上に設けられたトンネル絶縁膜を含むゲート絶縁膜
と、当該ゲート絶縁膜上に設けられた導電性のゲート電
極と、前記ゲート絶縁膜内に設けられた電荷蓄積手段と
を有するメモリトランジスタを複数、行列状に配置した
不揮発性半導体記憶装置であって、情報を読み出す選択メモリトランジスタを含まない列に
配置された非選択列メモリトランジスタのソース及び／
又はドレインに対し、前記選択メモリトランジスタの読
み出し時のソース電位と、前記選択メモリトランジスタ
のゲートに読み出し時に印加する電圧との間の値をとる
非選択列バイアス電圧を印加する非選択列バイアス手段
を有する不揮発性半導体記憶装置。
【請求項２】前記選択メモリトランジスタのソースに対
し、前記選択メモリトランジスタのゲートに読み出し時
に印加する電圧と接地電位との間にある電圧を印加して
前記ソース電位を設定する選択メモリトランジスタバイ
アス手段を更に有する請求項１に記載の不揮発性半導体
記憶装置。
【請求項３】前記選択メモリトランジスタを含まない行
に配置された非選択行メモリトランジスタのゲートに対
し、前記選択メモリトランジスタバイアス手段とほぼ同
じかそれ以下の電圧を印加する非選択行バイアス手段を
更に有する請求項２に記載の不揮発性半導体記憶装置。
【請求項４】前記非選択列バイアス手段による印加電圧
と、前記選択メモリトランジスタのゲートに対し読み出
し時に印加する電圧との差の絶対値が１Ｖ以内である請
求項１に記載の不揮発性半導体記憶装置。
【請求項５】前記非選択列バイアス手段は、前記非選択
列メモリトランジスタのソースとドレインに同一の電圧
を印加する請求項１に記載の不揮発性半導体記憶装置。
【請求項６】前記メモリトランジスタは、ゲートが接地
電位のときに、前記チャネル形成領域がその中心部まで
空乏化されない請求項１に記載の不揮発性半導体記憶装
置。
【請求項７】前記メモリトランジスタは、ゲートに接地
電位、ドレインに所定のドレイン読み出し電圧をかけた
ときに、前記チャネル形成領域がその中心部またはソー
ス領域まで空乏化されない請求項１に記載の不揮発性半
導体記憶装置。
【請求項８】複数のメモリトランジスタについて、その
ソースを列方向で共通に接続するソース線と、ドレインを列方向で共通に接続するビット線と、ゲートを行方向で共通に接続するワード線とを有し、前記非選択列バイアス手段は、前記ソース線及び／又は
ビット線に接続されている請求項１に記載の不揮発性半
導体記憶装置。
【請求項９】複数のメモリトランジスタについて、その
ソースを列方向で共通に接続するソース線と、ドレインを列方向で共通に接続するビット線と、ゲートを行方向で共通に接続するワード線とを有し、前記選択メモリトランジスタバイアス手段は、前記ソー
ス線に接続されている請求項２に記載の不揮発性半導体
記憶装置。
【請求項１０】複数のメモリトランジスタについて、そ
のソースを列方向で共通に接続するソース線と、ドレインを列方向で共通に接続するビット線と、ゲートを行方向で共通に接続するワード線とを有し、前記選択行バイアス手段は、前記ワード線に接続されて
いる請求項３に記載の不揮発性半導体記憶装置。
【請求項１１】前記ソース線は、前記ソース領域が接続
された副ソース線と、主ソース線とから構成され、前記ビット線は、前記ドレイン領域が接続された副ビッ
ト線と、主ビット線とから構成され、上記副ソース線と主ソース線の間、上記副ビット線と主
ビット線の間にそれぞれ選択トランジスタを有し、当該選択トランジスタを介して主ソース線側及び／又は
主ビット線側から前記非選択列バイアス電圧が供給され
る請求項８に記載の不揮発性半導体記憶装置。
【請求項１２】前記基板表面に互いに離間して形成され
たビット線方向ライン状の複数の素子分離領域を更に有
し、前記ソース線又はビット線の何れか一方が、前記ソース
領域又はドレイン領域のうち接続すべき一方の領域上に
接続され、かつ、他方の領域上を避けるように素子分離
領域上に迂回して配線されている請求項８に記載の不揮
発性半導体記憶装置。
【請求項１３】前記素子分離領域は平行ストライプ状を
なし、前記ソース領域およびドレイン領域上には、それぞれ前
記ワード線の側壁に形成されたサイドウォール絶縁層に
よって自己整合コンタクト孔が開孔され、前記素子分離領域上に迂回して配線されているソース線
又はビット線の何れか一方は、前記一方の領域を共通に
接続しながら蛇行して配線されている請求項１２に記載
の不揮発性半導体記憶装置。
【請求項１４】前記電荷蓄積手段は、少なくとも外部と
の間で電荷の移動がない場合に、前記チャネル形成領域
に対向する面全体としての導電性を持たない請求項１に
記載の不揮発性半導体記憶装置。
【請求項１５】前記電荷蓄積手段は、少なくとも前記チ
ャネル形成領域に対向する面内で離散化されている請求
項１４に記載の不揮発性半導体記憶装置。
【請求項１６】前記ゲート絶縁膜は、前記チャネル形成
領域上のトンネル絶縁膜と、当該トンネル絶縁膜上の窒
化膜または酸化窒化膜とを少なくとも含む請求項１４に
記載の不揮発性半導体記憶装置。
【請求項１７】前記ゲート絶縁膜は、前記チャネル形成
領域上のトンネル絶縁膜と、前記電荷蓄積手段としてト
ンネル絶縁膜上に形成された粒径が１０ナノメータ以下
の小粒径導電体とを少なくとも含む請求項１４に記載の
不揮発性半導体記憶装置。
【請求項１８】基板と、当該基板表面に設けられた半導
体のチャネル形成領域と、当該チャネル形成領域と接す
るソース領域と、当該ソース領域と離間して前記チャネ
ル形成領域と接するドレイン領域と、前記チャネル形成
領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜
と、当該ゲート絶縁膜上に設けられた導電性のゲート電
極と、前記ゲート絶縁膜内に設けられた電荷蓄積手段と
を有する記憶素子を複数、行列状に配置した不揮発性半
導体記憶装置であって、前記複数の記憶素子のゲート電極が複数のワード線に接
続され、前記ソース領域またはドレイン領域が前記ワード線と電
気的に絶縁された状態で交差するビット線方向の共通線
と結合され、読み出し時において選択されたワード線に接続されたゲ
ート電極を有する非選択な前記記憶素子のソース領域及
び／又はドレイン領域に、当該領域が前記チャネル形成
領域に対して逆バイアスとなる電圧を前記共通線を介し
て供給する非選択列バイアス手段を有する不揮発性半導
体記憶装置。
【請求項１９】読み出し時において選択された前記記憶
素子のソース領域に接続された共通線に、当該記憶素子
の前記チャネル形成領域に対し逆バイアスとなる方向の
電圧を供給する選択素子バイアス手段を更に有する請求
項１８に記載の不揮発性半導体記憶装置。
【請求項２０】読み出し時において、前記チャネル形成
領域に対し逆バイアス方向となる電圧であって、かつ前
記選択素子バイアス手段の印加電圧とほぼ同じかそれ以
下の電圧を非選択ワード線に供給する非選択行バイアス
手段を更に有する請求項１９に記載の不揮発性半導体記
憶装置。
【請求項２１】前記電荷蓄積手段は、少なくとも前記チ
ャネル形成領域に対向する面内で離散化されている請求
項１８に記載の不揮発性半導体記憶装置。
【請求項２２】基板と、当該基板表面に設けられた半導
体のチャネル形成領域と、当該チャネル形成領域と接す
るソース領域と、当該ソース領域と離間して前記チャネ
ル形成領域と接するドレイン領域と、前記チャネル形成
領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜
と、当該ゲート絶縁膜上に設けられた導電性のゲート電
極と、前記ゲート絶縁膜内に設けられた電荷蓄積手段と
を有するメモリトランジスタを複数、行列状に配置した
不揮発性半導体記憶装置であって、情報を読み出す選択メモリトランジスタのソースに対
し、当該選択メモリトランジスタのゲートに読み出し時
に印加する電圧と接地電位との間の値をとる電圧を印加
する選択メモリトランジスタバイアス手段を有する不揮
発性半導体記憶装置。
【請求項２３】基板と、当該基板表面に設けられた半導
体のチャネル形成領域と、当該チャネル形成領域と接す
るソース領域と、当該ソース領域と離間して前記チャネ
ル形成領域と接するドレイン領域と、前記チャネル形成
領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜
と、当該ゲート絶縁膜上に設けられた導電性のゲート電
極と、前記ゲート絶縁膜内に設けられた電荷蓄積手段と
を有するメモリトランジスタを複数、行列状に配置した
不揮発性半導体記憶装置であって、情報を読み出す選択メモリトランジスタのドレインに対
し、ソース電位よりも大きく、ゲートに読み出し時に印
加する読み出しゲート電圧より小さいか同等な読み出し
ドレイン電圧を印加する選択メモリトランジスタバイア
ス手段を有する不揮発性半導体記憶装置。
【請求項２４】前記メモリトランジスタは、消去時のし
きい電圧の値が０Ｖまたは正の値をとる請求項２２に記
載の不揮発性半導体記憶装置。
【請求項２５】前記トンネル絶縁膜の膜厚が２．３ｎｍ
以上である請求項２２に記載の不揮発性半導体記憶装
置。
【請求項２６】基板と、当該基板表面に設けられた半導
体のチャネル形成領域と、当該チャネル形成領域と接す
るソース領域と、当該ソース領域と離間して前記チャネ
ル形成領域と接するドレイン領域と、前記チャネル形成
領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜
と、当該ゲート絶縁膜上に設けられた導電性のゲート電
極と、前記ゲート絶縁膜内に設けられた電荷蓄積手段と
を有するメモリトランジスタを複数、行列状に配置した
不揮発性半導体記憶装置の読み出し方法であって、読み出しに際し、情報を読み出す選択メモリトランジス
タを含まない列に配置された非選択列メモリトランジス
タのソース及び／又はドレインに対し、電圧値が前記選
択メモリトランジスタの読み出し時のソース電位と、前
記選択メモリトランジスタのゲートに読み出し時に印加
する電圧との間にある非選択バイアス電圧を印加する不
揮発性半導体記憶装置の読み出し方法。
【請求項２７】前記読み出しに際し、前記選択メモリト
ランジスタのソースに対し、当該選択メモリトランジス
タのゲートに読み出し時に印加する電圧と接地電位との
間にある電圧を印加して前記ソース電位を設定する請求
項２６に記載の不揮発性半導体記憶装置の読み出し方
法。
【請求項２８】前記読み出しに際し、前記選択メモリト
ランジスタを含まない行に配置された非選択行メモリト
ランジスタのゲートに対し、前記ソース電位設定時の印
加電圧とほぼ同じかそれ以下の電圧を印加する請求項２
７に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項２９】前記非選択列バイアス電圧と、前記選択
メモリトランジスタのゲートに読み出し時に印加する電
圧との差の絶対値が１Ｖ以内である請求項２６に記載の
不揮発性半導体記憶装置の読み出し方法。
【請求項３０】前記非選択列メモリトランジスタのソー
スとドレインに同一の電圧を印加する請求項２６に記載
の不揮発性半導体記憶装置の読み出し方法。
【請求項３１】前記メモリトランジスタは、ゲートが接
地電位のときに、前記チャネル形成領域がその中心部ま
で空乏化されない請求項２６に記載の不揮発性半導体記
憶装置の読み出し方法。
【請求項３２】前記メモリトランジスタは、ゲートに接
地電位、ドレインに所定のドレイン読み出し電圧をかけ
たときに、前記チャネル形成領域がその中心部またはソ
ース領域まで空乏化されない請求項２６に記載の不揮発
性半導体記憶装置の読み出し方法。
【請求項３３】複数のメモリトランジスタについて、ソ
ース線によって各ソースが列方向で共通に接続され、ビット線によって各ドレインが列方向で共通に接続さ
れ、ワード線によって各ゲートが行方向で共通に接続され、前記非選択列メモリトランジスタへの電圧印加は、前記
ソース線またはビット線に対し行う請求項２６に記載の
不揮発性半導体記憶装置の読み出し方法。
【請求項３４】複数のメモリトランジスタについて、ソ
ース線によって各ソースが列方向で共通に接続され、ビット線によって各ドレインが列方向で共通に接続さ
れ、ワード線によって各ゲートが行方向で共通に接続され、前記選択トランジスタのソースへの電圧印加は、前記ソ
ース線に対し行う請求項２７に記載の不揮発性半導体記
憶装置の読み出し方法。
【請求項３５】複数のメモリトランジスタについて、ソ
ース線によって各ソースが列方向で共通に接続され、ビット線によって各ドレインが列方向で共通に接続さ
れ、ワード線によって各ゲートが行方向で共通に接続され、前記選択行メモリトランジスタのゲートへの電圧印加
は、前記ワード線に対して行う請求項２８に記載の不揮
発性半導体記憶装置の読み出し方法。
【請求項３６】前記ソース線は、前記ソース領域が接続
された副ソース線と、主ソース線とから構成され、前記ビット線は、前記ドレイン領域が接続された副ビッ
ト線と、主ビット線とから構成され、上記副ソース線と主ソース線の間、上記副ビット線と主
ビット線の間にそれぞれ選択トランジスタを有し、当該選択トランジスタを介して主ソース線側及び／又は
主ビット線側から前記非選択列バイアス電圧が供給され
る請求項３３に記載の不揮発性半導体記憶装置の読み出
し方法。
【請求項３７】前記不揮発性半導体装置は、前記基板表
面に互いに離間して形成されたビット方向ライン状の複
数の素子分離領域を有し、前記ソース線又はビット線の何れか一方が、前記ソース
領域又はドレイン領域のうち接続すべき一方の領域上に
接続され、かつ、他方の領域上を避けるように上記素子
分離領域上に迂回して配線されている請求項３３に記載
の不揮発性半導体記憶装置の読み出し方法。
【請求項３８】前記複数の素子分離領域は平行ストライ
プ状をなし、前記ソース領域およびドレイン領域上には、それぞれ前
記ワード線の側壁に形成されたサイドウォール絶縁層に
よって自己整合コンタクト孔が開孔され、前記素子分離領域上に迂回して配線されているソース線
又はビット線の何れか一方は、前記一方の領域を共通に
接続しながら蛇行して配線されている請求項３７に記載
の不揮発性半導体記憶装置の読み出し方法。
【請求項３９】前記読み出しに際し、前記選択メモリト
ランジスタのソースに前記ソース電位を設定する電圧
を、前記非選択列メモリトランジスタに前記非選択列バ
イアス電圧をそれぞれ印加し、前記選択メモリトランジスタのゲートと非選択行のメモ
リトランジスタのゲートとにそれぞれ所定の電圧を印加
した後、前記選択メモリトランジスタのドレインに所定のドレイ
ン読み出し電圧を印加する請求項２６に記載の不揮発性
半導体記憶装置の読み出し方法。
【請求項４０】前記電荷蓄積手段は、少なくとも外部と
の間で電荷の移動がない場合に、前記チャネル形成領域
に対向する面全体としての導電性を持たない請求項２６
に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項４１】前記電荷蓄積手段は、少なくとも前記チ
ャネル形成領域に対向する面内で離散化されている請求
項４０に記載の不揮発性半導体記憶装置の読み出し方
法。
【請求項４２】前記ゲート絶縁膜は、前記チャネル形成
領域上のトンネル絶縁膜と、当該トンネル絶縁膜上の窒
化膜または酸化窒化膜とを少なくとも含む請求項４０に
記載の不揮発性半導体記憶装置の読み出し方法。
【請求項４３】前記ゲート絶縁膜は、前記チャネル形成
領域上のトンネル絶縁膜と、前記電荷蓄積手段としてト
ンネル絶縁膜上に形成された粒径が１０ナノメータ以下
の小粒径導電体とを少なくとも含む請求項４０に記載の
不揮発性半導体記憶装置の読み出し方法。
【請求項４４】基板と、当該基板表面に設けられた半導
体のチャネル形成領域と、当該チャネル形成領域と接す
るソース領域と、当該ソース領域と離間して前記チャネ
ル形成領域と接するドレイン領域と、前記チャネル形成
領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜
と、当該ゲート絶縁膜上に設けられた導電性のゲート電
極と、前記ゲート絶縁膜内に設けられた電荷蓄積手段と
を有する記憶素子を複数、行列状に配置した不揮発性半
導体記憶装置の読み出し方法であって、ゲート電極を行方向で共通に接続する複数のワード線の
うち、読み出し時において選択されたワード線に接続さ
れたゲート電極を有する非選択な前記記憶素子のソース
領域及び／又はドレイン領域に、ワード線と電気的に絶
縁された状態で交差しソース領域またはドレイン領域に
結合するビット方向の共通線を介して、当該領域が前記
チャネル形成領域に対して逆バイアスとなる電圧を印加
する不揮発性半導体記憶装置の読み出し方法。
【請求項４５】読み出し時において選択された前記記憶
素子のソース領域に接続された共通線に、当該記憶素子
の前記チャネル形成領域に対し逆バイアスとなる方向の
電圧を印加する請求項４４に記載の不揮発性半導体記憶
装置の読み出し方法。
【請求項４６】読み出し時において、前記チャネル形成
領域に対し逆バイアス方向となる電圧であって、かつ前
記選択された記憶素子のソース領域への印加電圧とほぼ
同じかそれ以下の電圧を非選択のワード線に印加する請
求項４５に記載の不揮発性半導体記憶装置の読み出し方
法。
【請求項４７】前記電荷蓄積手段は、少なくとも外部と
の間で電荷の移動がない場合に、前記チャネル形成領域
に対向する面全体としての導電性を持たない請求項４４
に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項４８】前記電荷蓄積手段は、少なくとも前記チ
ャネル形成領域に対向する面内で離散化されている請求
項４７に記載の不揮発性半導体記憶装置の読み出し方
法。
【請求項４９】基板と、当該基板表面に設けられた半導
体のチャネル形成領域と、当該チャネル形成領域と接す
るソース領域と、当該ソース領域と離間して前記チャネ
ル形成領域と接するドレイン領域と、前記チャネル形成
領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜
と、当該ゲート絶縁膜上に設けられた導電性のゲート電
極と、前記ゲート絶縁膜内に設けられた電荷蓄積手段と
を有するメモリトランジスタを複数、行列状に配置した
不揮発性半導体記憶装置の読み出し方法であって、読み出しに際し、情報を読み出す選択メモリトランジス
タのソースに対し、当該選択メモリトランジスタのゲー
トに読み出し時に印加する電圧と接地電位との間の値を
とる電圧を印加する不揮発性半導体記憶装置の読み出し
方法。
【請求項５０】基板と、当該基板表面に設けられた半導
体のチャネル形成領域と、当該チャネル形成領域と接す
るソース領域と、当該ソース領域と離間して前記チャネ
ル形成領域と接するドレイン領域と、前記チャネル形成
領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜
と、当該ゲート絶縁膜上に設けられた導電性のゲート電
極と、前記ゲート絶縁膜内に設けられた電荷蓄積手段と
を有するメモリトランジスタを複数、行列状に配置した
不揮発性半導体記憶装置の読み出し方法であって、読み出しに際し、情報を読み出す選択メモリトランジス
タのドレインに対し、ソース電位より大きく、ゲートに
読み出し時に印加する読み出しゲート電圧と同等かそれ
以下の読み出しドレイン電圧を印加する不揮発性半導体
記憶装置の読み出し方法。
【請求項５１】前記メモリトランジスタは、消去時のし
きい電圧の値が０Ｖまたは正の値をとる請求項４９に記
載の不揮発性半導体記憶装置の読み出し方法。
【請求項５２】前記トンネル絶縁膜の膜厚が２．３ｎｍ
以上である請求項４９に記載の不揮発性半導体記憶装置
の読み出し方法。
【請求項５３】複数のメモリセルを並列に読み出しに際
し、複数の選択メモリトランジスタのソースに前記ソー
ス電位を設定する電圧を印加し、前記複数の選択メモリトランジスタのゲートと非選択行
のメモリトランジスタのゲートとにそれぞれ所定の電圧
を印加した後、前記複数の選択メモリトランジスタのドレインに所定の
ドレイン読み出し電圧を印加する請求項４９に記載の不
揮発性半導体記憶装置の読み出し方法。