JPH0524600B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気的に内容を書き込むことの出来
る読み出し専用メモリ、すなわちプログラマブ
ル・リード・オンリー・メモリに関し、特に試験
用メモリ・セルを有するプログラマブル・リー
ド・オンリー・メモリに関するものである。

〔従来の技術〕

最近のプログラマブル・リード・オンリー・メ
モリ（以下、Ｐ−ROMという）、特にバイボー
ラＰ−ROMはユーザーが１個毎に自由に記憶さ
せる内容を書き込める融通性のゆえに、極めて広
汎な各種情報処理、制御用途に多様されている。

かかるＰ−ROMのメモリ・セル（以下、セル
という。）としては、第２図に示されるように、
ベース・オープンのトランジスタQ₁のエミツタ
をビツト線Ｂに、コレクタをワード線Ｗに接続
し、第３図に示される等価回路のように、ダイオ
ードD₁，D₂を逆方向に直列接続した接合破壊型
のメモリ・セルがある。この接合破壊型のメモ
リ・セルは、書き込まれる前の非導通状態を等価
回路で示されたダイオードD₂を短絡することに
より導通させて、第４図に示す如く書き込まれる
ものである。

しかしながら、このようなセルへの論理情報を
書き込むＰ−ROMにおいては、メーカーは未書
き込み状態にて出荷し、ユーザーに渡って初めて
書き込みが行なわれることから、書き込み歩留り
の問題がある。

従来の接合破壊型セルは第５図に示すように、
各セルM₁₁，M₁₂，M₂₁，M₂₂にワード線W₁，W₂
を介して、ワード・ドライバー回路WD₁，WD₂
が接続されている。ワード・ドライバー回路WD
はワード線をハイレベル又はロウレベルにしてワ
ード線を選択し、書き込み時は書き込み電流を吸
収するようにした回路である。第５図において、
セルM₁₁とM₂₂は書き込まれた状態を示している
が、セルの状態にてまだ書き込まれていないセル
M₁₂に対して書き込みを実施する場合に、ワード
線W₂に接続されているワード・ドライバー回路
WD₂を選択しオンさせ、セルM₁₂のエミツタ側の
ビツト線B₁より書き込み電流（例えば、200^mA）
を印加すると、セルM₁₂を通じ選択されたワー
ド・ドライバー回路WD₂に書き込み電流が流れ
込み、第３図に示すダイオードD₂を破壊する。

〔発明が解決しようとする問題点〕

しかしながら、このセルM₁₂の書き込み時、ビ
ツト線B₁から書き込もうとするセルM₁₂を通じ、
選択されているワード・ドライバー回路WD₂の
電流通路の他に、ビツト線B₁から書き込まれて
いるセルM₁₁、まだ書き込まれていないセルM₂₁
のコレクタからエミツタ、書き込まれているセル
M₂₂を通じて選択されているワード・ドライバー
回路WD₂への電流通路があることは明らかであ
り、この電流通路のセルM₂₁の逆方向の耐圧（書
き込もうとするセルに印加する電圧とは異なる極
性の電圧を印加したときの耐電圧）が低く、本来
書き込もうとするセルM₁₂を通じた電流通路にて
流れるはずの書き込み電流が、書き込まれている
セルM₁₁、まだ書き込まれていないセルM₂₁のコ
レクタからエミツタ、書き込まれているセルM₂₂
を通じた電流通路にて流れた場合には、書き込み
不良となる。そしてこの書き込み不良は、ユーザ
ーによる書き込みにて発生することから、書き込
み歩留りを低下させるという問題が生じる。

従つて、本発明の目的は、かかる問題点を改善
するもので、所望のメモリ・セルが正常に書き込
みが出来るか否か試験機能を有し、高い書込み歩
留りのＰ−ROMを提供することにある。

〔問題点を解決するための手段〕

本発明のプログラマブル・リード・オンリー・
メモリは、固定メモリ・セルをベース・オープ
ン・トランジスタで構成し、このベース・オープ
ン・トランジスタのエミツタを列線、コレクタを
行線に接続したＮ行×Ｍ列（Ｎ，Ｍは正の整数）
のマトリクス状に配置されたメモリ・セル・アレ
イを含むプログラマブル・リード・オンリー・メ
モリにおいて、前記Ｎ行の行線およびＭ列の列線
の少なくとも一方に対し設けられ前記固定メモ
リ・セルと同一構成の試験用固定メモリ・セル
が、未書き込み状態でかつこの試験用固定メモ
リ・セルのベース・オープン・トランジスタのエ
ミツタが行線にコレクタが列線に接続されている
構成を有している。

〔作用〕

本発明の目的を達する為には、第５図を用いて
説明した如く、ビツト線B₁から書き込まれてい
るセルM₁₁、まだ書き込まれていないセルM₂₁の
コレクタからエミツタ、書き込まれているセル
M₂₂を通じた電流通路が生じるか否かを試験すれ
ばよく、その為には、セルM₂₁書き込み時、第３
図に示す如くダイオードを破壊する瞬間のビツト
線B₁の最大電圧をV₁、すでに書き込まれれてい
るセルM₁₁，M₂₂の順方向電圧をV₂、選択されオ
ンしているワード・ドライバー回路のオンレベル
をV₃とすると、まだ書き込まれていないセルM₂₁
のコレクタからエミツタへの耐圧が（V₁−2V₂−
V₃）以上あることをテストすればよいことに着
目し、正規のセル・マトリクスの他に、すべて未
書き込み状態、すなわち正規のセルと同一構造の
セルを、正規のセルの第２図に示す様なベース・
オープン・トランジスタのエミツタをビツト線、
コレクタをワード線に接続したのとは逆に、エミ
ツタをワード線、コレクタをビツト線に接続した
試験用セルを、行方向および、あるいは列方向に
設けたものである。

Ｐ−ROMは、正規のセルに対してデータを直
接書き込んで試験するとができないし、また一般
的に、回路中に組み込まれた回路素子の逆方向の
耐圧（通常動作時の電圧とは異なる極性の電圧が
印加されたときの耐電圧）を確認することは極め
て困難である。

しかし、同一構成の複数のセルを、同一条件、
同一方法で同時に形成した場合、これらセルの諸
特性は一定の範囲内に納まる。

そこで本発明においては、正規のセルと同一構
成、同一条件、同一方法で同時に形成された試験
用セルの逆方向の耐圧を試験することにより、正
規のセルの逆方向の耐圧を間接的に試験し保証す
る。

かくして、本発明のプログラマブル・リード・
オンリー・メモリは、ユーザーに渡つて初めて書
き込まれる以前、つまりメーカーの出荷段階に
て、本発明による試験用セルが、（V₁−2V₂−
V₃）以上の耐圧を有するか否かを試験する。つ
まり、第５図を用いて説明した如く、セルM₁₂を
書き込もうとした時、本来書き込もうとしたセル
M₁₂に書き込み電流が流れず、ビツト線B₁から書
き込まれているセルM₁₁、まだ書き込まれていな
いセルM₂₁のコレクタからエミツタ、書き込まれ
ているセルM₂₂を通じ書き込み電流が流れるか否
かを試験用セルを試験することにより間接的に試
験出来、書き込み歩留りの高いＰ−ROMを提供
することが出来る。

〔実施例〕

次に本発明の実施例について図面を参照して説
明する。

第１図は本発明の一実施例を示す回路図であ
る。

第１図において、本実施例は一導電型の半導体
の共通領域に少なくとも電気的に書き込み可能な
セルを複数個有し、この各メモリセルM₃₃，
M₃₄，M₄₃，M₄₄が接続されている。さらにセル
M₃₃，M₃₄，M₄₃，M₄₄は、ワード線W₃，W₄を介
してワード・ドライバー回路WD₃，WD₄が接続
されている。さらに本発明による未書き込み状態
すなわち正規のセルM₃₃，M₃₄，M₄₃，M₄₄と同
一構造のセルを、正規のセルの第２図に示す様な
ベース・オープン・トランジスタのエミツタをビ
ツト線、コレクタをワード線との接続とは逆に、
エミツタをワード線、コレクタをビツト線に接続
した試験用セルとして、セルM₃₅，M₄₅を行方向
に、セルM₅₃，M₅₄を列方向にそれぞれ接続し、
セルM₅₃，M₅₄はワード線W₃，W₄を介してワー
ド・ドライバー回路WD₃，WD₄に接続され、セ
ルM₃₅，M₄₅はワード線W₅を介してワード・ドラ
イバー回路WD₅に接続されていることからなつ
ている。

本実施例においては、ワード線W₅に接続され
ているワード・ドライバー回路WD₅をオンさせ、
ビツト線B₃又はB₄よりセルM₃₅又はM₄₅のコレク
タからエミツタの耐圧が、前記（V₁−2V₂−V₃）
以上あるか否かを試験し、さらにワード線W₃に
接続されているワード・ドライバー回路WD₃を
オンさせ、ビツト線B₅よりセルM₅₃のコレクタと
エミツタの耐圧、及び同じくワード線W₄に接続
されているワード・ドライバー回路WD₄をオン
させ、ビツト線B₅よりセルM₅₄のコレクタとエミ
ツタの耐圧が、（V₁−2V₂−V₃）以上あるか否か
を試験すること、つまり所望のセルを書き込もう
とした時、所望のセルと同一ビツト線にすでに書
き込まれているセルから、この書き込まれている
セルと同一ワード線に未書き込みセルのコレクタ
からエミツタを通じ、さらにこの未書き込みセル
と同一ビツト線と所望のセルのワード線間に書き
込まれているセルを通じて書き込み電流が流れ、
所望のセルが書き込まれなく、書き込み不良が生
じるか否かの問題をメーカーが出荷段階にて間接
的に試験し保証することが出来る。

なお、以上の説明においては、ビツト線、ワー
ド線、メモリ・セルの数を限定したが、本発明は
Ｎ行×Ｍ列のマトリクス状に配置されたメモリ・
セル・アレイを有するメモリに適用される。

さらに、試験用メモリ・セルは場合により行あ
るいは列のいずれか一方のみに設けられる。

〔発明の効果〕

本発明は、以上説明した如く、エミツタを列
線、コレクタを行線に接続したベース・オープ
ン・トランジスタを固定メモリセルとして用い、
Ｎ行×Ｍ列（Ｎ，Ｍは正の整数）のマトリクス状
に配置されたメモリセル・アレイを有するプログ
ラマブル・リード・オンリー・メモリにおいて、
固定メモリ・セルと同一構成でエミツタを行線、
コレクタを列線に接続したベース・オープン・ト
ランジスタを試験用にメモリ・セルとして、行方
向および、あるいは列方向に設け、この試験用メ
モリ・セルのコレクタからエミツタの耐圧を試験
することにより、固定メモリ・セルのコレクタか
らエミツタの耐圧を間接的に試験することが可能
となり、書き込み歩留りを向上させることが出
来、その効果は大である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２
図は、接合破壊型メモリ・セルの構成を示す回路
図、第３図はその等価回路図、第４図はその書き
込み後の等価回路図、第５図は一従来例を示す回
路図である。 B₃，B₄，B₅……ビツト線、M₃₃，M₃₄，M₄₃，
M₄₄……メモリ・セル、M₃₅，M₄₅，M₅₃，M₅₄…
…試験用メモリ・セル、W₃，W₄，W₅……ワー
ド線、WD₃，WD₄，WD₅……ワード・ドライバ
ー回路。

Claims (1)

【特許請求の範囲】
1. １ 固定メモリ・セルをベース・オープン・トラ
   ンジスタで構成し、このベース・オープン・トラ
   ンジスタのエミツタを列線、コレクタを行線に接
   続したＮ行×Ｍ列（Ｎ，Ｍは正の整数）のマトリ
   クス状に配置されたメモリ・セル・アレイを含む
   プログラマブル・リード・オンリー・メモリにお
   いて、前記Ｎ行の行線およびＭ列の列線の少なく
   とも一方に対し設けられ前記固定メモリ・セルと
   同一構成の試験用固定メモリ・セルが、未書き込
   み状態でかつこの試験用固定メモリ・セルのベー
   ス・オープン・トランジスタのエミツタが行線に
   コレクタが列線に接続されていることを特徴とす
   るプログラマブル・リード・オンリー・メモリ。