JPS58139397A - 読出専用記憶装置の不良検出回路 - Google Patents
読出専用記憶装置の不良検出回路Info
- Publication number
- JPS58139397A JPS58139397A JP57020108A JP2010882A JPS58139397A JP S58139397 A JPS58139397 A JP S58139397A JP 57020108 A JP57020108 A JP 57020108A JP 2010882 A JP2010882 A JP 2010882A JP S58139397 A JPS58139397 A JP S58139397A
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- JP
- Japan
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- read
- diode
- detection circuit
- common
- diodes
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体配憶装置、特に読出専用記憶装置の不良
検出回路に関する。
検出回路に関する。
〔発明の技術的背景およびその問題点〕通常、半導体記
憶装置の製造に際しては、全プロセス工程【終えた後、
記憶セルおよび周辺回路に不良がないかどうかをチェッ
クし、半導体チップの良また線不良を判別している。
憶装置の製造に際しては、全プロセス工程【終えた後、
記憶セルおよび周辺回路に不良がないかどうかをチェッ
クし、半導体チップの良また線不良を判別している。
しかし、読出専用記憶装＆は、畳き込みが使用者ＩＩＩ
で行なわれるため、製造者側では初期の状態において記
憶セルの全てが正常かどうかを判定できない。たとえば
第１図に示すように、記憶セルを互いに逆方向接続され
た一対のダイオード１１．１１にょｐ構成し、その一方
會絶綴破壊を利用して短絡（図中ｘ印にょ９表示してい
る）させて書き込む方式（実際にはｎｐｎ トランジス
タのベース・エイツタ、ベース・コレクタのダイオード
で構成され、ベース・エミッタの接合を短絡することに
よって１！現される）の記憶慟ルアレイを有する読出専
用記憶装置の場合、記憶セルは初期において非導通状絆
（仮にＩ □ ｌで表わす）である。したがって、屯し
ベースΦ工（ツタ接合が欠陥轡に−よシ初期において既
に短絡しているときは不良を検出できるが、ベース・コ
レタタ接合が短絡しているときはセルは非導通なので不
良を検出することができない。なお、＃！１図におｈて
ＷＬｚ 、ＷＬ２はワード線、ＢＬＩ 、ＢＬｊはビッ
ト線である、また、１８２図に示すように、記憶セルを
ダイ ゛オード２１とヒユーズ２２の直列回路にょ
シ構成し、仁のヒユーズ２２を溶断することにょｐ書き
込む方式の記憶セルアレイ【有丁ゐ読出専用記憶装置の
場合、記憶セルは初期において導通状態＜ Ｉｌｌで表
わす）である。したがって、もしフォトエッチングエ＠
（ｐｕｐ）の際のごみ勢によ〕初期において既にヒユー
ズ２２苑切れている状態のときには不良を検出できるが
°、ダイオード２１の接合が短絡しているときには不ｊ
ｌｔ検出することができない。
で行なわれるため、製造者側では初期の状態において記
憶セルの全てが正常かどうかを判定できない。たとえば
第１図に示すように、記憶セルを互いに逆方向接続され
た一対のダイオード１１．１１にょｐ構成し、その一方
會絶綴破壊を利用して短絡（図中ｘ印にょ９表示してい
る）させて書き込む方式（実際にはｎｐｎ トランジス
タのベース・エイツタ、ベース・コレクタのダイオード
で構成され、ベース・エミッタの接合を短絡することに
よって１！現される）の記憶慟ルアレイを有する読出専
用記憶装置の場合、記憶セルは初期において非導通状絆
（仮にＩ □ ｌで表わす）である。したがって、屯し
ベースΦ工（ツタ接合が欠陥轡に−よシ初期において既
に短絡しているときは不良を検出できるが、ベース・コ
レタタ接合が短絡しているときはセルは非導通なので不
良を検出することができない。なお、＃！１図におｈて
ＷＬｚ 、ＷＬ２はワード線、ＢＬＩ 、ＢＬｊはビッ
ト線である、また、１８２図に示すように、記憶セルを
ダイ ゛オード２１とヒユーズ２２の直列回路にょ
シ構成し、仁のヒユーズ２２を溶断することにょｐ書き
込む方式の記憶セルアレイ【有丁ゐ読出専用記憶装置の
場合、記憶セルは初期において導通状態＜ Ｉｌｌで表
わす）である。したがって、もしフォトエッチングエ＠
（ｐｕｐ）の際のごみ勢によ〕初期において既にヒユー
ズ２２苑切れている状態のときには不良を検出できるが
°、ダイオード２１の接合が短絡しているときには不ｊ
ｌｔ検出することができない。
また、第３図に示すように、ワード線にトランジスタ３
１のベースを接続し、そのコレクタに電源Ｖｃｃ電圧を
印加し、そのエミッタとビット線との間にヒユーズ３ｆ
ｌｔ−接続して記憶セル【構成し、このヒユーズを溶断
することにより書き込む方式の記憶セルアレイ會有する
読出専用記憶装置の場合、記憶セルは初期において導通
状態（１１１の状態）である。したがって、もし初期に
おいて既にヒユーズ３２が切れているときには不良【検
出できるが、トランジスタ３１の各耐圧（ベース・工２
ツタ、ベース・コレクタ、コレクタ・エミッタ間耐圧］
がないという不良に関しては検出てきない。
１のベースを接続し、そのコレクタに電源Ｖｃｃ電圧を
印加し、そのエミッタとビット線との間にヒユーズ３ｆ
ｌｔ−接続して記憶セル【構成し、このヒユーズを溶断
することにより書き込む方式の記憶セルアレイ會有する
読出専用記憶装置の場合、記憶セルは初期において導通
状態（１１１の状態）である。したがって、もし初期に
おいて既にヒユーズ３２が切れているときには不良【検
出できるが、トランジスタ３１の各耐圧（ベース・工２
ツタ、ベース・コレクタ、コレクタ・エミッタ間耐圧］
がないという不良に関しては検出てきない。
本発明は上記の欠点を除去すべくなされたもので、半導
体チップとして出来上った初期の状態において記憶セル
の全てが正常であるかどうかの判別を可能にした読出専
用記憶装置の不良検出回路を提供するものである。
体チップとして出来上った初期の状態において記憶セル
の全てが正常であるかどうかの判別を可能にした読出専
用記憶装置の不良検出回路を提供するものである。
すなわち本発明蝶、読出専用記憶！！責における記憶セ
ルアレイの行方向のワード線の各々に第１のダイオード
の陽極側を接続し、これらの各ダイオードの陽極側を第
１の共通線に接続し、前記記憶セルアレイの列方向のビ
ット線の各々に第２のダイオードの陽極側を接続し、こ
れらの各ダイオードの陽極ａｔ第２の共通線に接続して
おくことによって、初期状態において前記両共通線間に
電圧を印加し、記憶セルアレイの電圧電Ｒ％性【チェッ
クすることにより、全ての記憶セルについて同時に不良
検出を行なうことが可能になる。
ルアレイの行方向のワード線の各々に第１のダイオード
の陽極側を接続し、これらの各ダイオードの陽極側を第
１の共通線に接続し、前記記憶セルアレイの列方向のビ
ット線の各々に第２のダイオードの陽極側を接続し、こ
れらの各ダイオードの陽極ａｔ第２の共通線に接続して
おくことによって、初期状態において前記両共通線間に
電圧を印加し、記憶セルアレイの電圧電Ｒ％性【チェッ
クすることにより、全ての記憶セルについて同時に不良
検出を行なうことが可能になる。
〔発明Ｏ実施例〕
以下、図ｔｖｒ参照して本発明の一実施例【許ＭＫａ明
する。第４図において、４０は読出専用記憶装置におけ
る記憶セルアレイであす、コれはたとえば第１図乃至第
３図を参照して紡速したように行方向のワード線ＷＬ（
本例ではｗＬｌ、ｗＬ２）と列方向のビット線ＢＬ（本
例ではＢＬｌ、ＢＬｌ）のマ） ＋７クスの交点に記憶
セル４１が配置されている。そして、前記ワード線ＷＬ
の各々に第１のダイオード４２の降場側が接続され、こ
れらの各ダイオード４２の陰極側は第１の共通線４３に
接続されている。
する。第４図において、４０は読出専用記憶装置におけ
る記憶セルアレイであす、コれはたとえば第１図乃至第
３図を参照して紡速したように行方向のワード線ＷＬ（
本例ではｗＬｌ、ｗＬ２）と列方向のビット線ＢＬ（本
例ではＢＬｌ、ＢＬｌ）のマ） ＋７クスの交点に記憶
セル４１が配置されている。そして、前記ワード線ＷＬ
の各々に第１のダイオード４２の降場側が接続され、こ
れらの各ダイオード４２の陰極側は第１の共通線４３に
接続されている。
また、前記ビット線ＢＬの各々に第２のダイオード４４
の陰極側が接続され、これらの各ダイオード４４の陽極
側は第２の共通ａ４５に！＃続されている。したがって
、ワード線ＷＬの各々およびピット＠ＢＬの各々はダイ
オード４２および４４により分離されている。また、＃
Ｉ記共通線４３．４５は各対応してパッド４６．４７に
接続されている。
の陰極側が接続され、これらの各ダイオード４４の陽極
側は第２の共通ａ４５に！＃続されている。したがって
、ワード線ＷＬの各々およびピット＠ＢＬの各々はダイ
オード４２および４４により分離されている。また、＃
Ｉ記共通線４３．４５は各対応してパッド４６．４７に
接続されている。
而して、上記構成の読出専用記憶装置が半導体チップと
して出来上った初期の状態において、パッド４６．４７
間、すなわち共通１４４３．４５間に共通＠４５の方が
共通＠４３より４高くなるように電圧會印加して、記憶
セルアレイ４゜の全ての記憶セルについて同時に電圧電
流特性をチェックすることにより不良セルの有無の検出
を行う。すなわち、この場合、Ｐ憶セルアレイ４０が第
１図に示した方式のものであれば、記憶セルのダイオー
ド１２（実際にはトランジスタのベース・コレクタ接合
）が正常な場合には、このダイオード１２の逆方向特性
が埃ゎれ、上記ダイオード１２が短絡している場合に袖
ダイオード１１．４４および４２の直列の順方向特性が
現われる。
して出来上った初期の状態において、パッド４６．４７
間、すなわち共通１４４３．４５間に共通＠４５の方が
共通＠４３より４高くなるように電圧會印加して、記憶
セルアレイ４゜の全ての記憶セルについて同時に電圧電
流特性をチェックすることにより不良セルの有無の検出
を行う。すなわち、この場合、Ｐ憶セルアレイ４０が第
１図に示した方式のものであれば、記憶セルのダイオー
ド１２（実際にはトランジスタのベース・コレクタ接合
）が正常な場合には、このダイオード１２の逆方向特性
が埃ゎれ、上記ダイオード１２が短絡している場合に袖
ダイオード１１．４４および４２の直列の順方向特性が
現われる。
また、記憶セルアレイ４０がＳＲ２図に示し次方式のも
のであれば、ダイオード２１が短絡している場合に上述
同様にダイオード４４および４２０直列の順方向特性が
現われる。
のであれば、ダイオード２１が短絡している場合に上述
同様にダイオード４４および４２０直列の順方向特性が
現われる。
また、記憶セルアレイ４ｏが第３図に示した方式のもの
であれは、トランジスタ３１の二定ツタ・ベース接合が
短絡している場合に上述同様にダイオード４４および４
２の直列の順方向特性が埃われる。
であれは、トランジスタ３１の二定ツタ・ベース接合が
短絡している場合に上述同様にダイオード４４および４
２の直列の順方向特性が埃われる。
さらに、上記第３図の方式の記憶セルアレイの場合には
、前記−共通線４５．４３間の電圧印加を止めて、電源
Ｖｃｃと第１の共通＃！４３との間に電源Ｖｃｃの方が
高くなるように電圧を印加すれば、トランジスタ３１の
ベース・コレクタ接合が短絡している場合に第１のダイ
オード４２の順方向特性が現われる。これに対して、第
２の共通線４５と電源Ｖｃｃとの間にこの共通線４５の
方が高くなるように電圧を印加すると、トランジスタＳ
１のエミッタ・コレクタ間が短絡している場合に［２の
ダイオード４４の順方向特性が現われる。
、前記−共通線４５．４３間の電圧印加を止めて、電源
Ｖｃｃと第１の共通＃！４３との間に電源Ｖｃｃの方が
高くなるように電圧を印加すれば、トランジスタ３１の
ベース・コレクタ接合が短絡している場合に第１のダイ
オード４２の順方向特性が現われる。これに対して、第
２の共通線４５と電源Ｖｃｃとの間にこの共通線４５の
方が高くなるように電圧を印加すると、トランジスタＳ
１のエミッタ・コレクタ間が短絡している場合に［２の
ダイオード４４の順方向特性が現われる。
なお、第４図のダイオード４２．４４は、記憶セル間を
電気的に分離している接合の耐圧（記憶セルアレイ４０
が第１図の方式の場合はダイオード１２、第２図の方式
の場合なダイオード２１、第３図の方式の場合はトラン
ジスタ３１のエイツタ・ベース接合０耐圧）よりも高く
、また第１のダイオード４２は書き込み時における選択
ワード線、非選択ワード線間の電位差よりも高く、第２
のダイオード４４は書き込み時における選択−ビット線
、非選択ビット＃ｉＩ間の電位差よｐも高い耐圧を有す
る本のが用いられる。もし、この条件が満足されない場
合には、書き込み時に第１のダイオード４２もしくは第
２のダイオード４４を通して電流が流れ、記憶セルに＾
望の電圧がかからなかったり、所望の電流が流れないこ
とが生じる。
電気的に分離している接合の耐圧（記憶セルアレイ４０
が第１図の方式の場合はダイオード１２、第２図の方式
の場合なダイオード２１、第３図の方式の場合はトラン
ジスタ３１のエイツタ・ベース接合０耐圧）よりも高く
、また第１のダイオード４２は書き込み時における選択
ワード線、非選択ワード線間の電位差よりも高く、第２
のダイオード４４は書き込み時における選択−ビット線
、非選択ビット＃ｉＩ間の電位差よｐも高い耐圧を有す
る本のが用いられる。もし、この条件が満足されない場
合には、書き込み時に第１のダイオード４２もしくは第
２のダイオード４４を通して電流が流れ、記憶セルに＾
望の電圧がかからなかったり、所望の電流が流れないこ
とが生じる。
また、土色ｉ″′第１のダイオード４２、第２σ）ダイ
オード４４・の構造は％に限定されるものではないが、
寄生ｐｎｐ ）ランジスタが生じないシロットキーター
イオードを用いれば、記憶セルアレイの電圧電流特性の
測定に際して奇生ｐｎｐ ）ランジスタの影響を受けず
に正確に行なうことができる。
オード４４・の構造は％に限定されるものではないが、
寄生ｐｎｐ ）ランジスタが生じないシロットキーター
イオードを用いれば、記憶セルアレイの電圧電流特性の
測定に際して奇生ｐｎｐ ）ランジスタの影響を受けず
に正確に行なうことができる。
第５図は本発明の他の実施１ＰＩＩｔ示すもので、前記
実施例に比べて、第１の共通線４３を不良検出専用（り
まプ通常動作時には使用されない）のパッドに接続する
のではなく、実際に使用される他の用途（たとえばアド
レス入力、チップセレクト）のパッド５０Ｙｔ不良セル
検出に兼用するようにした点が異なり、その他は同じで
ある。そこで、第５図中、第４図と同一部分は同一符号
を付し、異なる部分を以下詳述する。５０は上述した兼
用のパッド端子であり、この端子５０はツェナーダイオ
ード５１および抵抗５２を直列に介してｎｐｎ形トラン
ジスタ５３のベースに′Ｗｉ、続されている。このトラ
ンジスタ５３のエミッタは接地され、コレクタは＄１の
共通線４３に接続されている。また、前記ツェナーダイ
オード５１と抵抗５２との接続点は抵抗５４を介して接
地されている。
実施例に比べて、第１の共通線４３を不良検出専用（り
まプ通常動作時には使用されない）のパッドに接続する
のではなく、実際に使用される他の用途（たとえばアド
レス入力、チップセレクト）のパッド５０Ｙｔ不良セル
検出に兼用するようにした点が異なり、その他は同じで
ある。そこで、第５図中、第４図と同一部分は同一符号
を付し、異なる部分を以下詳述する。５０は上述した兼
用のパッド端子であり、この端子５０はツェナーダイオ
ード５１および抵抗５２を直列に介してｎｐｎ形トラン
ジスタ５３のベースに′Ｗｉ、続されている。このトラ
ンジスタ５３のエミッタは接地され、コレクタは＄１の
共通線４３に接続されている。また、前記ツェナーダイ
オード５１と抵抗５２との接続点は抵抗５４を介して接
地されている。
而して、不良セル検出時１には、ノくラド端子５０に所
定の高電圧を印加し、トランジスタ５３ｆ：飽和させて
第１の共通＠４３’ｌ低電位にすることができる。これ
に対して、通常動作時には、パッド端子５０に通常動作
電圧會印加してもトランジスタ５３はオフになるので、
第１の共通＠４３は７四−テインダ状態になり、ワード
線ＷＩ、に影響【及埋ずことはない。
定の高電圧を印加し、トランジスタ５３ｆ：飽和させて
第１の共通＠４３’ｌ低電位にすることができる。これ
に対して、通常動作時には、パッド端子５０に通常動作
電圧會印加してもトランジスタ５３はオフになるので、
第１の共通＠４３は７四−テインダ状態になり、ワード
線ＷＩ、に影響【及埋ずことはない。
上述したように本発明による読出専用記憶装置の不良検
出回路によれば、半導体チップか出来上つ九初期状態に
訃いて記憶セルの全てが止常であるかどうかの判別が可
能となる。
出回路によれば、半導体チップか出来上つ九初期状態に
訃いて記憶セルの全てが止常であるかどうかの判別が可
能となる。
第１図乃至第３図はそれぞれ異なる構成のＰ憶セルを有
する読出専用記憶装置の記憶セルアレイの一部を示す回
路図、第４図は本発明に係る読出専用記憶装置の不良検
出回路の一実施例を示す構成説明図、第６図は同じく他
の実楕倒１を示す構成説明図である。 Ｗｌ、Ｊ 、ＷＬｊ・・・ワー ド線、ＢＬＩ、ＨＬ
２・・・ビット線、４０・・・記憶セルアレイ、４１・
・・ｋ ′憶セル、４２．４４・・・ダイオード、
４３ 、４５・・・共通線、４６．４７．５０・・・パ
ッド。
する読出専用記憶装置の記憶セルアレイの一部を示す回
路図、第４図は本発明に係る読出専用記憶装置の不良検
出回路の一実施例を示す構成説明図、第６図は同じく他
の実楕倒１を示す構成説明図である。 Ｗｌ、Ｊ 、ＷＬｊ・・・ワー ド線、ＢＬＩ、ＨＬ
２・・・ビット線、４０・・・記憶セルアレイ、４１・
・・ｋ ′憶セル、４２．４４・・・ダイオード、
４３ 、４５・・・共通線、４６．４７．５０・・・パ
ッド。
Claims (1)
- 【特許請求の範囲】 （１） 読出専用記憶装置における記憶セルアレイの行
方向のワード線の各々にそれぞれの陽極側が１！絣され
る複数の第１のダイオードと、これらのＭｌのダイオー
ドの陰極側に共ｉ１！［接続される第１の共通線と、前
記記憶セルアレイの列方向のビット線の各々にそれぞれ
の陰極側が接続される複数の第２のダイオードと、これ
らの１１！２のダイオードの陽極１１１に共通に接続さ
れる＃！２の共通線とを具備することｔ−特徴とする読
出専用記憶装置の不良検出回路。 （匂 前記第１のダイオードおよび第２のダイオードの
耐圧は、前記記憶セルアレイにおける記惺乍ル関を電気
的に分離している接合の耐圧よりも高いことｔ％徴とす
る特許請求の範囲第１項記載の読出専用記憶装置の不良
検出回路。。 （３）前記ＪＲ１のダイオードの耐圧は、記憶セルアレ
イに対するデータ書き込み時の選択ワード線と非選択ワ
ード線との電位差よりも高く、前記第２のダイオードの
耐圧は上記データ亨き込み時の選択ビット線と非選択ビ
ット線との電位差よりも高いことを特徴とする特許請求
の範囲第１項記載の読出専用Ｐ＃装置の不良検出回路。 （４） 前記第１のダイオードおよびｔＪＬ２のダイ
オードはシｌットキーダイオードである仁とを特徴とす
る特許請求の範囲第１項記載の読出専用記憶装置の不良
検出回路。 （５）前記第１の共通線および第２の共通線はそれぞれ
対応してパッドに接続され、これらのパッドは読出専用
記憶装置の通常動作時罠使用されるパッドとは異なるこ
とを特徴とする特許請求の範囲路１項記載の読出専用記
憶装置の不良検出回路。 （６） 前記第１の共通Ｓは、欽、出専用記憶装置の
不良検出時および通常動作時にそれぞれ使用される兼用
のパッド端子の印加電圧に応じて不良検出時ＫＦｉ低電
位に、ｔた通常動作時にＦｉ７０−ティング状１／１４
に制御され、前記＄２の共通線は通常動作時に使用され
ないパッドに接続されることｔ−特徴とする特許請求の
範囲［１項記載の読出専用記憶装置の不良検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020108A JPS58139397A (ja) | 1982-02-10 | 1982-02-10 | 読出専用記憶装置の不良検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020108A JPS58139397A (ja) | 1982-02-10 | 1982-02-10 | 読出専用記憶装置の不良検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58139397A true JPS58139397A (ja) | 1983-08-18 |
Family
ID=12017919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57020108A Pending JPS58139397A (ja) | 1982-02-10 | 1982-02-10 | 読出専用記憶装置の不良検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139397A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184800A (ja) * | 1988-01-18 | 1989-07-24 | Nec Corp | バイポーラｐｒｏｍ |
| US8138780B2 (en) | 2008-06-23 | 2012-03-20 | Au Optronics Corporation | LCD panel apparatus and testing method using the same |
-
1982
- 1982-02-10 JP JP57020108A patent/JPS58139397A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184800A (ja) * | 1988-01-18 | 1989-07-24 | Nec Corp | バイポーラｐｒｏｍ |
| US8138780B2 (en) | 2008-06-23 | 2012-03-20 | Au Optronics Corporation | LCD panel apparatus and testing method using the same |
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