JPH0527199B2 - - Google Patents
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- JPH0527199B2 JPH0527199B2 JP7214085A JP7214085A JPH0527199B2 JP H0527199 B2 JPH0527199 B2 JP H0527199B2 JP 7214085 A JP7214085 A JP 7214085A JP 7214085 A JP7214085 A JP 7214085A JP H0527199 B2 JPH0527199 B2 JP H0527199B2
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- memory cell
- memory
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- 230000015654 memory Effects 0.000 claims description 73
- 238000012360 testing method Methods 0.000 claims description 22
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気的に情報を書込むことの出来る
読み出し専用メモリ回路、すなわちプログラマブ
ル・リード・オンリー・メモリに関し、特に試験
用メモリ・セルに関するものである。
読み出し専用メモリ回路、すなわちプログラマブ
ル・リード・オンリー・メモリに関し、特に試験
用メモリ・セルに関するものである。
最近のプログラマブル・リード・オンリー・メ
モリ（以下、Ｐ−ROMという。）、特にバイポー
ラーＰ−ROMは、ユーザーが１個毎に自由に記
憶させる内容を書込める融通性のゆえに、極めて
広汎な各種情報処理、制御用途に多用されてい
る。かかるＰ−ROMのメモリ・セルとしては、
第２図に示されるようにベースオープンのトラン
ジスタQ1のエミツタを列線Ｂに、コレクタを行
線Ｗに接続し、第３図に示される等価回路のよう
にダイオードD1，D2を逆方向に直列接続した接
合破壊型のメモリ・セルがある。この接合破壊型
のメモリ・セルは、書込まれる前の非導通状態を
等価回路で示されたダイオードD2を短絡するこ
とにより導通させて、第４図に示す如く書込まれ
るものである。
モリ（以下、Ｐ−ROMという。）、特にバイポー
ラーＰ−ROMは、ユーザーが１個毎に自由に記
憶させる内容を書込める融通性のゆえに、極めて
広汎な各種情報処理、制御用途に多用されてい
る。かかるＰ−ROMのメモリ・セルとしては、
第２図に示されるようにベースオープンのトラン
ジスタQ1のエミツタを列線Ｂに、コレクタを行
線Ｗに接続し、第３図に示される等価回路のよう
にダイオードD1，D2を逆方向に直列接続した接
合破壊型のメモリ・セルがある。この接合破壊型
のメモリ・セルは、書込まれる前の非導通状態を
等価回路で示されたダイオードD2を短絡するこ
とにより導通させて、第４図に示す如く書込まれ
るものである。
しかしながらこのようなメモリ・セルへの論理
情報を書込むＰ−ROMにおいては、メーカーは
非導通状態つまり未書込み状態にて出荷し、ユー
ザーに渡つて初めて書込みが行なわれることか
ら、書込み歩留りの問題がある。
情報を書込むＰ−ROMにおいては、メーカーは
非導通状態つまり未書込み状態にて出荷し、ユー
ザーに渡つて初めて書込みが行なわれることか
ら、書込み歩留りの問題がある。
従来の接合破壊型メモリセルは、第５図に示す
ように、各メモリセルM11，M12，M21，M22に、
行列W1，W2を介して行選択回路WD1，WD2が
接続されている。行選択回路WDは行線を高レベ
ル又低レベルにして行線を選択し、書込み時は書
込み電流を吸収する回路である。第５図におい
て、メモリ・セルM11，M21，M22は書込まれた
状態を示している。第５図において、まだ書込ま
れていないメモリ・セルM12に対して書込みを実
施する場合に、行線W2に接続されている行選択
回路WD2を選択しオンさせ、メモリ・セルM12の
エミツタ側の列線B1より書込み電流（例えば
200mA）を印加すると、メモリ・セルM12を通じ
選択されている行選択回路WD2に書込み電流が
流れ込み、第３図に示すダイオードD2を破壊す
る。
ように、各メモリセルM11，M12，M21，M22に、
行列W1，W2を介して行選択回路WD1，WD2が
接続されている。行選択回路WDは行線を高レベ
ル又低レベルにして行線を選択し、書込み時は書
込み電流を吸収する回路である。第５図におい
て、メモリ・セルM11，M21，M22は書込まれた
状態を示している。第５図において、まだ書込ま
れていないメモリ・セルM12に対して書込みを実
施する場合に、行線W2に接続されている行選択
回路WD2を選択しオンさせ、メモリ・セルM12の
エミツタ側の列線B1より書込み電流（例えば
200mA）を印加すると、メモリ・セルM12を通じ
選択されている行選択回路WD2に書込み電流が
流れ込み、第３図に示すダイオードD2を破壊す
る。
しかしながら、このメモリ・セルM12の書込み
時、列線B1から書込もうとするメモリ・セルM12
を通じ選択されている行選択回路D2の電流通路
の他に、列線B1から書込まれているメモリ・セ
ルM11，M21，M22を通じ選択されている行選択
回路WD2への電流通路があることは明らかであ
る。この電流通路のメモリセルM21の逆方向の耐
圧（書込もうとするメモリ・セルに印加する電圧
とは異なる極性の電圧を印加したときの耐電圧）
が低く、本来書込もうとするメモリ・セルM12を
通じた電流通路にて流れるべきである書込み電流
が、すでに書込まれているメモリ・セルM11，
M21，M22を通じた電流通路にて流れた場合には
書込み不良となり、この書込み不良はユーザーに
よる書込みにて発生することから書込み歩留りを
低下させるという問題が生じる。
時、列線B1から書込もうとするメモリ・セルM12
を通じ選択されている行選択回路D2の電流通路
の他に、列線B1から書込まれているメモリ・セ
ルM11，M21，M22を通じ選択されている行選択
回路WD2への電流通路があることは明らかであ
る。この電流通路のメモリセルM21の逆方向の耐
圧（書込もうとするメモリ・セルに印加する電圧
とは異なる極性の電圧を印加したときの耐電圧）
が低く、本来書込もうとするメモリ・セルM12を
通じた電流通路にて流れるべきである書込み電流
が、すでに書込まれているメモリ・セルM11，
M21，M22を通じた電流通路にて流れた場合には
書込み不良となり、この書込み不良はユーザーに
よる書込みにて発生することから書込み歩留りを
低下させるという問題が生じる。
本発明のプログラマブル・リード・オンリー・
メモリはメモリ・セルをベース・オープン・トラ
ンジスタで構成し、このベース・オープン・トラ
ンジスタのエミツタを列線、コレクタを行線に接
続したＮ行×Ｍ列（Ｎ，Ｍは正の整数）のマトリ
クス状に配置されたメモリ・セル・アレイを含む
プログラマブル・リード・オンリー・メモリにお
いて、前記Ｎ行の行線およびＭ列の列線の少なく
とも一方に対し設けられ前記メモリ・セルと同一
構成の試験用メモリ・セルが、書込み済みの状態
でかつこの試験用メモリ・セルのベース・オープ
ン・トランジスタのエミツタが行線にコレクタが
列線に接続されている構成を有している。
メモリはメモリ・セルをベース・オープン・トラ
ンジスタで構成し、このベース・オープン・トラ
ンジスタのエミツタを列線、コレクタを行線に接
続したＮ行×Ｍ列（Ｎ，Ｍは正の整数）のマトリ
クス状に配置されたメモリ・セル・アレイを含む
プログラマブル・リード・オンリー・メモリにお
いて、前記Ｎ行の行線およびＭ列の列線の少なく
とも一方に対し設けられ前記メモリ・セルと同一
構成の試験用メモリ・セルが、書込み済みの状態
でかつこの試験用メモリ・セルのベース・オープ
ン・トランジスタのエミツタが行線にコレクタが
列線に接続されている構成を有している。
本発明は、第５図を用いて説明した如く、列線
B1から書込まれているメモリ・セルM11，M21，
M22を通じて電流通路が生じるか否かを試験すれ
ばよく、その為には、メモリ・セルM12の書込み
時、第３図に示す如くダイオードD2を破壊する
瞬間の列線B1の最大電圧をV1、すでに書込まれ
ているメモリ・セルM11，M22の順方向電圧を
V2、選択されオンしている行選択回路WD2のオ
ンレベルV3とすると、メモリ・セルM21の逆方向
の耐圧が（V1−2V2−V3）以上であること、す
なわち、実質的には第５図におけるメモリ・セル
M21の逆方向の耐圧が（V1−2V2−V3）以上ある
ことを試験すればよいことに着目し、上記のよう
に、正規のメモリ・セル・マトリクスの他に、す
べて書込み済状態のメモリ・セルを、正規の接続
（つまりエミツタが列線、コレクタが行線）とは
逆であるエミツタを行線、コレクタを列線に接続
した試験用メモリ・セルとして行方向および、あ
るいは列方向に設けたものである。
B1から書込まれているメモリ・セルM11，M21，
M22を通じて電流通路が生じるか否かを試験すれ
ばよく、その為には、メモリ・セルM12の書込み
時、第３図に示す如くダイオードD2を破壊する
瞬間の列線B1の最大電圧をV1、すでに書込まれ
ているメモリ・セルM11，M22の順方向電圧を
V2、選択されオンしている行選択回路WD2のオ
ンレベルV3とすると、メモリ・セルM21の逆方向
の耐圧が（V1−2V2−V3）以上であること、す
なわち、実質的には第５図におけるメモリ・セル
M21の逆方向の耐圧が（V1−2V2−V3）以上ある
ことを試験すればよいことに着目し、上記のよう
に、正規のメモリ・セル・マトリクスの他に、す
べて書込み済状態のメモリ・セルを、正規の接続
（つまりエミツタが列線、コレクタが行線）とは
逆であるエミツタを行線、コレクタを列線に接続
した試験用メモリ・セルとして行方向および、あ
るいは列方向に設けたものである。
Ｐ−ROMは、正規のセルに対してデータを直
接書き込んで試験することができないし、また一
般的に、回路中に組み込まれた回路素子の逆方向
の耐圧（通常動作時の電圧とは異なる極性の電圧
が印加されたときの耐電圧）を確認することは極
めて困難である。
接書き込んで試験することができないし、また一
般的に、回路中に組み込まれた回路素子の逆方向
の耐圧（通常動作時の電圧とは異なる極性の電圧
が印加されたときの耐電圧）を確認することは極
めて困難である。
しかし、同一構成の複数のセルを、同一条件、
同一方法で同時に形成した場合、これらセルの諸
特性は一般の範囲内に納まる。
同一方法で同時に形成した場合、これらセルの諸
特性は一般の範囲内に納まる。
そこで本発明においては、正規のセルと同一構
成、同一条件、同一方法で同時に形成された試験
用セルの逆方向の耐圧を試験することにより、正
規のセルの逆方向の耐圧を間接的に試験し保証す
るようにしたものである。
成、同一条件、同一方法で同時に形成された試験
用セルの逆方向の耐圧を試験することにより、正
規のセルの逆方向の耐圧を間接的に試験し保証す
るようにしたものである。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は、本発明の一実施例の要部を示す回路
図である。第１図においては、いまだ書込まれて
いなくユーザーに渡つて初めて書込まれる正規の
未書込状態であるメモリ・セルM33，M34，M43，
M44が、行線W3，W4を介して行選択回路WD3，
WD4に接続され、さらに本発明によるすべて書
込み済状態の試験用メモリ・セルM35，M45を行
方向に、M53，M54を列方向に、正規のメモリ・
セルの接続、つまりエミツタを列線、コレクタを
行線とは逆である、エミツタを行線、コレクタを
列線に接続し、試験用メモリ・セルM53，M54は
行線W3，W4を介して行選択回路WD3，WD4に
接続され、試験用メモリセルM35，M45は行線W5
を介して行選択回路WD5に接続されていること
を示している。
図である。第１図においては、いまだ書込まれて
いなくユーザーに渡つて初めて書込まれる正規の
未書込状態であるメモリ・セルM33，M34，M43，
M44が、行線W3，W4を介して行選択回路WD3，
WD4に接続され、さらに本発明によるすべて書
込み済状態の試験用メモリ・セルM35，M45を行
方向に、M53，M54を列方向に、正規のメモリ・
セルの接続、つまりエミツタを列線、コレクタを
行線とは逆である、エミツタを行線、コレクタを
列線に接続し、試験用メモリ・セルM53，M54は
行線W3，W4を介して行選択回路WD3，WD4に
接続され、試験用メモリセルM35，M45は行線W5
を介して行選択回路WD5に接続されていること
を示している。
本実施例にいては、行線W5に接続されている
行選択回路WD5をオンさせ、列線B3又はB4より
試験用メモリ・セルM35又はM45の逆方向耐圧が
前記（V1−2V2−V3）以上あるか否かをテスト
し、さらに行線W3に接続されている行選択回路
WD3をオンさせ、列線B5より試験用メモリ・セ
ルM53の逆方向耐圧及び行線W4に接続されてい
る行選択回路WD4をオンさせ列線B5より試験用
メモリ・セルM54の逆方向耐圧が前記V1−2V2−
V3以上あるか否かをテストし、メモリ・セル
M33，M34，M43，M44の逆方向耐圧を間接的に
試験することが出来る。
行選択回路WD5をオンさせ、列線B3又はB4より
試験用メモリ・セルM35又はM45の逆方向耐圧が
前記（V1−2V2−V3）以上あるか否かをテスト
し、さらに行線W3に接続されている行選択回路
WD3をオンさせ、列線B5より試験用メモリ・セ
ルM53の逆方向耐圧及び行線W4に接続されてい
る行選択回路WD4をオンさせ列線B5より試験用
メモリ・セルM54の逆方向耐圧が前記V1−2V2−
V3以上あるか否かをテストし、メモリ・セル
M33，M34，M43，M44の逆方向耐圧を間接的に
試験することが出来る。
なお、上記実施例においては、試験用メモリ・
セルを行、列双方に設けた場合を取り上げたが、
場合により、これは行あるいは列の一方にのみ設
けても、それなりの効果が得ることが出来る。
セルを行、列双方に設けた場合を取り上げたが、
場合により、これは行あるいは列の一方にのみ設
けても、それなりの効果が得ることが出来る。
以上説明したように、本発明によれば、エミツ
タを列、コレクタを行線に接続したベース・オー
プン・トランジスタをメモリ・セルとして用い、
Ｍ行×Ｎ列（Ｍ，Ｎは正整数）のマトリツクス状
に配置されたアレイを有するプログラマブル・リ
ード・オンリー・メモリにいて、正規のメモリ・
セルのエミツタを列線、コレクタ行線とは逆であ
るエミツタを行線、コレクタを列線に接続し、か
つすべて書込まれた状態のトランジスタを試験用
メモリ・セルとして行方向および、あるいは列方
向に設け、この試験用メモリ・セルの逆方向耐圧
を試験することにより、所望のメモリ・セルを書
込もうとした時、所望のメモリ・セルと同一列線
にすでに書込まれているメモリ・セルから、この
書込まれているメモリ・セルと同一行線にあるす
でに書込まれているメモリ・セルの逆方向から、
さらにこの書込まれているメモリ・セルと同一列
線と所望のメモリ・セルの行線間にすでに書込ま
れているメモリ・セルを通じて書込電流が流れ
て、所望のメモリ・セルが書込まれず書込み不良
が生じるか否かの問題を、メーカーがユーザーに
渡る前の出荷段階にて間接的に試験することが可
能となり、書込み歩留の高いＰ−ROMを提供す
ることが出来、その効果は大である。
タを列、コレクタを行線に接続したベース・オー
プン・トランジスタをメモリ・セルとして用い、
Ｍ行×Ｎ列（Ｍ，Ｎは正整数）のマトリツクス状
に配置されたアレイを有するプログラマブル・リ
ード・オンリー・メモリにいて、正規のメモリ・
セルのエミツタを列線、コレクタ行線とは逆であ
るエミツタを行線、コレクタを列線に接続し、か
つすべて書込まれた状態のトランジスタを試験用
メモリ・セルとして行方向および、あるいは列方
向に設け、この試験用メモリ・セルの逆方向耐圧
を試験することにより、所望のメモリ・セルを書
込もうとした時、所望のメモリ・セルと同一列線
にすでに書込まれているメモリ・セルから、この
書込まれているメモリ・セルと同一行線にあるす
でに書込まれているメモリ・セルの逆方向から、
さらにこの書込まれているメモリ・セルと同一列
線と所望のメモリ・セルの行線間にすでに書込ま
れているメモリ・セルを通じて書込電流が流れ
て、所望のメモリ・セルが書込まれず書込み不良
が生じるか否かの問題を、メーカーがユーザーに
渡る前の出荷段階にて間接的に試験することが可
能となり、書込み歩留の高いＰ−ROMを提供す
ることが出来、その効果は大である。
第１図は本発明の一実施例の要部を示す回路
図、第２図はメモリ・セルの構成を示す回路図、
第３図はその等価回路図、第４図はメモリ・セル
の書込みが行なわれた後の等価回路図、第５図は
一従来例の要部を示す回路図である。 B3〜B5……列線、W3〜W5……行線、M33，
M34，M43，M44…メモリ・セル、M35，M45，
M53，M54…試験用メモリ・セル、W3〜W5……
行選択回路。
図、第２図はメモリ・セルの構成を示す回路図、
第３図はその等価回路図、第４図はメモリ・セル
の書込みが行なわれた後の等価回路図、第５図は
一従来例の要部を示す回路図である。 B3〜B5……列線、W3〜W5……行線、M33，
M34，M43，M44…メモリ・セル、M35，M45，
M53，M54…試験用メモリ・セル、W3〜W5……
行選択回路。
Claims (1)
- １ メモリ・セルをベース・オープン・トランジ
スタで構成し、このベース・オープン・トランジ
スタのエミツタを列線、コレクタを行線に接続し
たＮ行×Ｍ列（Ｎ，Ｍは正の整数）のマトリクス
状に配置されたメモリ・セル・アレイを含むプロ
グラマブル・リード・オンリー・メモリにおい
て、前記Ｎ行の行線およびＭ列の列線の少なくと
も一方に対し設けられ前記メモリ・セルと同一構
成の試験用メモリ・セルが、書込み済みの状態で
かつこの試験用メモリ・セルのベース・オープ
ン・トランジスタのエミツタが行線にコレクタが
列線に接続されていることを特徴とするプログラ
マブル・リード・オンリー・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072140A JPS61230700A (ja) | 1985-04-05 | 1985-04-05 | プログラマブル・リ−ド・オンリ−・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072140A JPS61230700A (ja) | 1985-04-05 | 1985-04-05 | プログラマブル・リ−ド・オンリ−・メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61230700A JPS61230700A (ja) | 1986-10-14 |
| JPH0527199B2 true JPH0527199B2 (ja) | 1993-04-20 |
Family
ID=13480680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60072140A Granted JPS61230700A (ja) | 1985-04-05 | 1985-04-05 | プログラマブル・リ−ド・オンリ−・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230700A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5410415A (en) * | 1977-06-24 | 1979-01-26 | Ishikawajima Harima Heavy Ind Co Ltd | Dripping-proof device for nozzle |
| JPS5466042A (en) * | 1977-11-04 | 1979-05-28 | Nec Corp | Programable read-only memory |
| JPS5693189A (en) * | 1979-12-18 | 1981-07-28 | Fujitsu Ltd | Field programable element |
| JPS57133599A (en) * | 1981-02-12 | 1982-08-18 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS57191900A (en) * | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Method for junction destructive prom test |
| JPS59162699A (ja) * | 1983-03-07 | 1984-09-13 | Hitachi Micro Comput Eng Ltd | リ−ド・オンリ・メモリ |
-
1985
- 1985-04-05 JP JP60072140A patent/JPS61230700A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5410415A (en) * | 1977-06-24 | 1979-01-26 | Ishikawajima Harima Heavy Ind Co Ltd | Dripping-proof device for nozzle |
| JPS5466042A (en) * | 1977-11-04 | 1979-05-28 | Nec Corp | Programable read-only memory |
| JPS5693189A (en) * | 1979-12-18 | 1981-07-28 | Fujitsu Ltd | Field programable element |
| JPS57133599A (en) * | 1981-02-12 | 1982-08-18 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS57191900A (en) * | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Method for junction destructive prom test |
| JPS59162699A (ja) * | 1983-03-07 | 1984-09-13 | Hitachi Micro Comput Eng Ltd | リ−ド・オンリ・メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61230700A (ja) | 1986-10-14 |
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