JPH05243380A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05243380A JPH05243380A JP4264392A JP4264392A JPH05243380A JP H05243380 A JPH05243380 A JP H05243380A JP 4264392 A JP4264392 A JP 4264392A JP 4264392 A JP4264392 A JP 4264392A JP H05243380 A JPH05243380 A JP H05243380A
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- JP
- Japan
- Prior art keywords
- wiring
- semiconductor
- layer
- layers
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】多層配線構造を有する半導体集積回路装置にお
ける配線層を有効に使い分けることにより、チップ面積
を有効に用い、また既存の自動配置配線ソフトウェアを
使用可能とする。 【構成】半導体論理ブロック１は第１層、第２層の配線
２を用いて設計され、この半導体論理ブロック１を複数
個、チップ９の上に配置し、端子４の間を第３層、第４
層の配線３により相互接続している。 【効果】チップ上の半導体論理ブロック１の間に第１
層、第２層配線２のための領域を設けないのでチップ面
積の縮小が可能となり、また計算処理すべき配線層を２
層とすることにより、３層用自動配置配線ソフトウェア
を使った階層設計が可能となる。
ける配線層を有効に使い分けることにより、チップ面積
を有効に用い、また既存の自動配置配線ソフトウェアを
使用可能とする。 【構成】半導体論理ブロック１は第１層、第２層の配線
２を用いて設計され、この半導体論理ブロック１を複数
個、チップ９の上に配置し、端子４の間を第３層、第４
層の配線３により相互接続している。 【効果】チップ上の半導体論理ブロック１の間に第１
層、第２層配線２のための領域を設けないのでチップ面
積の縮小が可能となり、また計算処理すべき配線層を２
層とすることにより、３層用自動配置配線ソフトウェア
を使った階層設計が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に３層，４層以上の多層配線を有する半導体集積
回路に関する。
し、特に３層，４層以上の多層配線を有する半導体集積
回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置は、より大規
模化する大きさに対し容易に設計し易いように多くの場
合、階層化設計がなされている。すなわち、あらかじめ
設計された半導体セルを所望の論理回路に配置配線し、
より高次の論理ブロックを得る。
模化する大きさに対し容易に設計し易いように多くの場
合、階層化設計がなされている。すなわち、あらかじめ
設計された半導体セルを所望の論理回路に配置配線し、
より高次の論理ブロックを得る。
【０００３】さらにその論理ブロックを複数種類設計
し、それぞれを組合せて互いに配線することにより、さ
らに一階層上の論理ブロックを設計する。このように階
層設計を繰返すことにより半導体集積回路装置を得てい
る。
し、それぞれを組合せて互いに配線することにより、さ
らに一階層上の論理ブロックを設計する。このように階
層設計を繰返すことにより半導体集積回路装置を得てい
る。
【０００４】図３（ａ），（ｂ）は従来例の半導体集積
回路装置のレイアウト図で、その階層設計の例を示して
いる。図３（ｂ）において、半導体セル７はトランジス
タ数個をもち、このトランジスタを配線することにより
基本的な論理ブロック（１）、例えばインバータ、アン
ドノアなどを形成している。この半導体セル７は半導体
集積回路装置の階層設計において最下層のもので、第一
段階においてあらかじめ最適設計され、複数種類用意さ
れている。
回路装置のレイアウト図で、その階層設計の例を示して
いる。図３（ｂ）において、半導体セル７はトランジス
タ数個をもち、このトランジスタを配線することにより
基本的な論理ブロック（１）、例えばインバータ、アン
ドノアなどを形成している。この半導体セル７は半導体
集積回路装置の階層設計において最下層のもので、第一
段階においてあらかじめ最適設計され、複数種類用意さ
れている。
【０００５】次に、あらかじめ設計された半導体セル７
を、図３（ｂ）に示したようにアレイ状に配列し、この
半導体セル７の端子間を第１層及び第２層の配線２によ
り接続し所望の半導体論理ブロックを得る。このときの
半導体セル７の配置及び配線は計算器を使って自動的に
おこなわれるが、メモリやＡＬＵの様な規則的なレイア
ウトが可能な場合は人手により最適設計されより面積の
小さいものを得ることもある。
を、図３（ｂ）に示したようにアレイ状に配列し、この
半導体セル７の端子間を第１層及び第２層の配線２によ
り接続し所望の半導体論理ブロックを得る。このときの
半導体セル７の配置及び配線は計算器を使って自動的に
おこなわれるが、メモリやＡＬＵの様な規則的なレイア
ウトが可能な場合は人手により最適設計されより面積の
小さいものを得ることもある。
【０００６】図３（ａ）はこのような方法で設計された
半導体論理ブロック１を複数個使った半導体チップ９を
示している。半導体論理ブロック１の端子４間を第１層
から第４層の配線２，３により接続し、外部バッファ
５、パッド６間の配線を行ない、半導体集積回路装置を
得る。こうして半導体セル−半導体論理ブロック−半導
体論理回路装置という３階層の階層設計を行う。この場
合の階層の数は特に制約はなく、より多くの階層設計が
原理的に可能である。
半導体論理ブロック１を複数個使った半導体チップ９を
示している。半導体論理ブロック１の端子４間を第１層
から第４層の配線２，３により接続し、外部バッファ
５、パッド６間の配線を行ない、半導体集積回路装置を
得る。こうして半導体セル−半導体論理ブロック−半導
体論理回路装置という３階層の階層設計を行う。この場
合の階層の数は特に制約はなく、より多くの階層設計が
原理的に可能である。
【０００７】
【発明が解決しようとする課題】この従来の半導体集積
回路では、階層設計の各階層において利用する配線の配
線層に区分けがなく、各階層の設計時に同一配線層を利
用するか、又は重複していた。つまり半導体セル７間の
接続する配線層と半導体論理ブロック１の間を接続する
配線が重複していた。
回路では、階層設計の各階層において利用する配線の配
線層に区分けがなく、各階層の設計時に同一配線層を利
用するか、又は重複していた。つまり半導体セル７間の
接続する配線層と半導体論理ブロック１の間を接続する
配線が重複していた。
【０００８】この場合、図３（ｂ）に示すように、半導
体論理ブロック内は第１層，第２層の配線２が半導体セ
ル７間の接続のために敷きつめられているので、完成さ
れた半導体セル７内に第１層第２層配線２を通すことが
できない。従って、半導体論理ブロック端子間を配線す
るために半導体論理ブロック１の間に配線領域８を設け
る必要があった。この配線領域８は半導体チップ９の面
積増大の原因になり、製造コストを増加させるという問
題があった。
体論理ブロック内は第１層，第２層の配線２が半導体セ
ル７間の接続のために敷きつめられているので、完成さ
れた半導体セル７内に第１層第２層配線２を通すことが
できない。従って、半導体論理ブロック端子間を配線す
るために半導体論理ブロック１の間に配線領域８を設け
る必要があった。この配線領域８は半導体チップ９の面
積増大の原因になり、製造コストを増加させるという問
題があった。
【０００９】また、自動配置配線のソフトウェアの開発
設計において、多層配線の総数が多くなるに従い、処理
データの量が増大しアルゴリズムが複雑化してくる。こ
のため自動配置配線のソフトウェアの開発期間が大幅に
長期化する問題があった。
設計において、多層配線の総数が多くなるに従い、処理
データの量が増大しアルゴリズムが複雑化してくる。こ
のため自動配置配線のソフトウェアの開発期間が大幅に
長期化する問題があった。
【００１０】本発明の目的は、これら問題を解決し、半
導体チップの面積を少くした半導体集積回路装置を提供
することにある。
導体チップの面積を少くした半導体集積回路装置を提供
することにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
装置の構成は、論理機能を形成する半導体素子領域とこ
の素子領域間を接続する配線領域がある特定の領域に限
定され同一機能又は異なる機能を持つ複数の論理機能回
路とからなる論理機能回路群を有し、前記各論理機能回
路内の配線が他の論理機能回路内の配線領域にまたがら
ず、かつ前記論理機能回路間を接続する配線の配線層と
前記論理機能回路を構成する配線の配線層とが異なる配
線層に設けられたことを特徴とする。
装置の構成は、論理機能を形成する半導体素子領域とこ
の素子領域間を接続する配線領域がある特定の領域に限
定され同一機能又は異なる機能を持つ複数の論理機能回
路とからなる論理機能回路群を有し、前記各論理機能回
路内の配線が他の論理機能回路内の配線領域にまたがら
ず、かつ前記論理機能回路間を接続する配線の配線層と
前記論理機能回路を構成する配線の配線層とが異なる配
線層に設けられたことを特徴とする。
【００１２】
【実施例】図１は本発明の一実施例の半導体集積回路装
置のレイアウト図である。本実施例は、半導体チップ９
上の四辺に沿って外部バッファ５が並べられている。４
つの半導体論理ブロック１は、図３（ｂ）と同様に、半
導体セル７をアレイ状に自動配置している。半導体セル
７の端子間を自動配線することにより、半導体論理ブロ
ック１は所望の論理機能を持つ様設計されている。図３
（ｂ）の半導体論理ブロック（１）は、金属配線層とし
て第１層と第２層２のみを利用して設計されている。な
お、金属配線層の層番号は、半導体チップ上のトランジ
スタに最も近いものから遠い方向へ順に第１層、第２
層、第３層となっている。
置のレイアウト図である。本実施例は、半導体チップ９
上の四辺に沿って外部バッファ５が並べられている。４
つの半導体論理ブロック１は、図３（ｂ）と同様に、半
導体セル７をアレイ状に自動配置している。半導体セル
７の端子間を自動配線することにより、半導体論理ブロ
ック１は所望の論理機能を持つ様設計されている。図３
（ｂ）の半導体論理ブロック（１）は、金属配線層とし
て第１層と第２層２のみを利用して設計されている。な
お、金属配線層の層番号は、半導体チップ上のトランジ
スタに最も近いものから遠い方向へ順に第１層、第２
層、第３層となっている。
【００１３】４つの半導体論理ブロック１の端子間の配
線は、第３層第４層の配線３を使っており、第１層、第
２層の配線層２は使用していない。このため半導体論理
ブロック１の間に配線領域８を設ける必要がなく、半導
体論理ブロック間の配線に第１層〜第４層を使った従来
例（図３（ａ））のように半導体論理ブロック１の間に
配線領域８を設ける必要がなく、この配線領域８の面積
だけ小さくできる。
線は、第３層第４層の配線３を使っており、第１層、第
２層の配線層２は使用していない。このため半導体論理
ブロック１の間に配線領域８を設ける必要がなく、半導
体論理ブロック間の配線に第１層〜第４層を使った従来
例（図３（ａ））のように半導体論理ブロック１の間に
配線領域８を設ける必要がなく、この配線領域８の面積
だけ小さくできる。
【００１４】図２（ａ），（ｂ）は本発明の第２の実施
例のレイアウト図である。本実施例では、第３層第４層
配線３が、半導体論理ブロックの上を自由に配線するこ
とがてきるので、半導体論理ブロック１の端子４を論理
ブロックの中央部に位置させている。このため半導体論
理ブロック１の端子４を半導体論理ブロックの外周部に
位置させる必要はなく設計が容易になる。
例のレイアウト図である。本実施例では、第３層第４層
配線３が、半導体論理ブロックの上を自由に配線するこ
とがてきるので、半導体論理ブロック１の端子４を論理
ブロックの中央部に位置させている。このため半導体論
理ブロック１の端子４を半導体論理ブロックの外周部に
位置させる必要はなく設計が容易になる。
【００１５】また取扱う配線層数が各設計階層において
２層になっているので、従来の自動配置配線ソフトウェ
アがそのまま使え、新たに自動配置配線ソフトウェアを
開発する必要がない。
２層になっているので、従来の自動配置配線ソフトウェ
アがそのまま使え、新たに自動配置配線ソフトウェアを
開発する必要がない。
【００１６】
【発明の効果】以上説明したように本発明は、階層設計
の階層と配線層の層を個別対応させたので、特定層用の
配線領域を設ける必要がなくなり、半導体チップの面積
が縮小し、製造コストを低減化するという効果を有す
る。
の階層と配線層の層を個別対応させたので、特定層用の
配線領域を設ける必要がなくなり、半導体チップの面積
が縮小し、製造コストを低減化するという効果を有す
る。
【００１７】また、自動配線を行なう場合、計算すべき
配線層の総数を２層に設定することになるので、層数を
３層、４層とした場合と比べて計算データ，計算回数が
少なくなり、自動配線のソフトウェアの作成が容易にな
る。
配線層の総数を２層に設定することになるので、層数を
３層、４層とした場合と比べて計算データ，計算回数が
少なくなり、自動配線のソフトウェアの作成が容易にな
る。
【図１】本発明の一実施例の半導体集積回路装置のレイ
アウト図。
アウト図。
【図２】（ａ），（ｂ）は本発明の第２の実施例のレイ
アウト図およびその半導体論理ブロックの平面図。
アウト図およびその半導体論理ブロックの平面図。
【図３】（ａ），（ｂ）は従来の半導体集積回路装置の
一例のレイアウト図およびその半導体論理ブロックの平
面図。
一例のレイアウト図およびその半導体論理ブロックの平
面図。
１ 半導体論理ブロック ２ 第１層及び第２層の配線 ３ 第３層及び第４層の配線 ４ 半導体論理ブロックの端子 ５ 外部バッファ ６ パッド ７ 半導体セル ８ 第１層第２層のための配線領域 ９ 半導体チップ
Claims (1)
- 【請求項１】 論理機能を形成する半導体素子領域とこ
の素子領域間を接続する配線領域がある特定の領域に限
定され同一機能又は異なる機能を持つ複数の論理機能回
路とからなる論理機能回路群を有し、前記各論理機能回
路内の配線が他の論理機能回路内の配線領域にまたがら
ず、かつ前記論理機能回路間を接続する配線の配線層と
前記論理機能回路を構成する配線の配線層とが異なる配
線層に設けられたことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4264392A JPH05243380A (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4264392A JPH05243380A (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243380A true JPH05243380A (ja) | 1993-09-21 |
Family
ID=12641699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4264392A Withdrawn JPH05243380A (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7181709B2 (en) | 2003-01-31 | 2007-02-20 | Matsushita Electric Industrial Co., Ltd. | Clock delay adjusting method of semiconductor integrated circuit device and semiconductor integrated circuit device formed by the method |
-
1992
- 1992-02-28 JP JP4264392A patent/JPH05243380A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7181709B2 (en) | 2003-01-31 | 2007-02-20 | Matsushita Electric Industrial Co., Ltd. | Clock delay adjusting method of semiconductor integrated circuit device and semiconductor integrated circuit device formed by the method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |