JP2002134696A

JP2002134696A - 半導体集積回路装置の配線構造

Info

Publication number: JP2002134696A
Application number: JP2000323810A
Authority: JP
Inventors: Keiji Miura; 敬次三浦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-10-24
Filing date: 2000-10-24
Publication date: 2002-05-10

Abstract

(57)【要約】【課題】ピンの数を減らしてチップサイズの小型化を
図ることができる半導体集積回路装置の配線構造を提供
する。【解決手段】多層配線構造の半導体集積回路装置の配
線構造において、外部領域の各アルミニウム配線層（２
Ａｌ〜５Ａｌ）に形成される、電源配線ＶＤＤ及びグラ
ンド配線ＧＮＤからなる配線１３を、層表面の平坦化を
必要とする層は、格子状に配置した格子状配線とし、層
表面の平坦化を必要としない層は、線幅を、格子状配線
の格子の枠の幅よりも大きく、長手方向或いは長手方向
に直交する方向の相対する最も外側の枠までを含む幅を
最大幅とする、帯状配線１２とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置の配線構造に関し、特に、ＡＳＩＣ等の多層配線構
造を有する半導体集積回路装置の配線構造に関する。

【０００２】

【従来の技術】従来、複数の配線層を積み重ねた多層配
線構造を有する半導体集積回路（ｌａｒｇｅｓｃａｌ
ｅｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ：ＬＳＩ）
として、例えば、特定用途向けにセミカスタム化された
集積回路であるＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎｓ
ｐｅｃｉｆｉｃｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉ
ｔ）が知られている。

【０００３】図８は、従来の多層配線構造のＡＳＩＣが
組み込まれたチップの平面図である。図８に示すよう
に、多層配線構造のＡＳＩＣが組み込まれたチップ１
は、中心部の内部領域２と周辺部の外部領域３に区分さ
れている。

【０００４】内部領域２には、基本セル４が縦横に並ん
で配置されており、外部領域３には、複数の入出力イン
タフェース（ｉｎｐｕｔ／ｏｕｔｐｕｔ：Ｉ／Ｏ）セル
が並設されたＩ／Ｏ領域５と、Ｉ／Ｏ領域５の外側の、
複数のパッドが並設されたパッド領域６が設けられてい
る。

【０００５】このＩ／Ｏ領域５（図８参照）は、通常、
内部領域２に沿って延在させられており、幅方向の寸法
ＬＡと長さ方向の寸法ＬＢとで領域が定まる。このと
き、一般的に、ＬＡはセルに対応して分割されている。

【０００６】図９は、図８の多層配線構造ＡＳＩＣのＩ
／Ｏ領域を概念的に示す断面説明図である。図９に示す
ように、多層配線構造ＡＳＩＣのＩ／Ｏ領域５は、例え
ば、５層のアルミニウム（Ａｌ）配線層（第２層３Ａｌ
から第５層５Ａｌの４層のみ図示）を有し、各配線層に
は、それぞれ格子状に配置された電源配線ＶＤＤとグラ
ンド配線ＧＮＤが設けられている。

【０００７】各配線層の電源配線ＶＤＤとグランド配線
ＧＮＤは、配線交差部に位置するスルーホール７により
層間接続され、最上部の配線層５Ａｌを経て、パッド領
域６のパッド（図示しない）に接続されている。

【０００８】パッドは、電源配線ＶＤＤ或いはグランド
配線ＧＮＤの各配線毎に設けられており、各パッドに
は、接続端子となるピン（図示しない）が接続されてい
る。このピンから、電源配線ＶＤＤを介し、内部領域２
（図８参照）に電源が供給される。

【０００９】ところで、ＡＳＩＣにおいては、メーカー
が予め必要なセルを用意し、顧客が所望のセルを使用し
て回路設計を行うため、できるだけ顧客の設計上の条件
を満足させるセルを提供することになる。

【００１０】つまり、規格化された設計基準の中で、顧
客がどのようなセルを選んで設計しても対応できるよう
にする必要があるが、供給先の数と位置の制限を気にせ
ず電原供給を可能とし、配線層表面の電流の流れを平均
化でき、さらにチップ表面の平坦化をし易くするために
は、電源配線ＶＤＤを格子状に設けて対応することが望
ましく、従来、設計基準として規定されている。これ
は、最上層の電源配線ＶＤＤであっても同様である。

【００１１】電源配線を格子状配線とする理由は以下の
通りである。即ち、凹凸のある基盤表面の全域に絶縁膜
を形成した後、この絶縁膜をＣＭＰ（ｃｈｅｍｉｃａｌ
ｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｉｎｇ）技術等
により一部除去して平坦化する際に、平坦化を十分効果
的に行うには、凹の領域と凸の領域が各単位面積におい
て適度に混在している必要があり、凹凸を形成するパタ
ーンデータのデータ率を制限する必要がある。

【００１２】通常、単位面積とする１００μｍ×１００
μｍの領域について、データ率として凹部領域を５０％
以下に制限している。このような制限のもとで、セルの
どのような配置にも対応できる自由度の高い電源配線が
可能となるように、全ての層の電源配線領域には適度な
格子の幅を有する格子状配線を用意しておくことが、一
般的に行われている。

【００１３】

【発明が解決しようとする課題】しかしながら、Ｉ／Ｏ
セルの最上層の配線（電源配線ＶＤＤ）を格子状に配置
した場合、ピン（電源ピン）の数が多くなってしまい、
ピン配置に要する面積が増えてチップサイズの大型化が
避けられない。

【００１４】つまり、例えば、電源配線ＶＤＤが格子状
の配線構造を有し、電源取出口や電源配線が細くなる
と、電位ドロップやマイグレーションへの対応が必要と
なり、一部の箇所に電流が集中するのを防ぐために電源
ピンの数を多くしなければならなかった。

【００１５】この発明の目的は、ピンの数を減らしてチ
ップサイズの小型化を図ることができる半導体集積回路
装置の配線構造を提供することである。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、この発明に係る半導体集積回路装置の配線構造は、
多層配線構造の半導体集積回路装置の配線構造におい
て、外部領域の各配線層に形成される配線を、層表面の
平坦化を必要とする層は、格子状に配置した格子状配線
とし、層表面の平坦化を必要としない層は、線幅を、前
記格子状配線の格子の枠の幅よりも大きく、長手方向或
いは長手方向に直交する方向の相対する最も外側の枠ま
でを含む幅を最大幅とする、帯状配線としたことを特徴
としている。

【００１７】上記構成を有することにより、外部領域の
各配線層に形成される配線は、層表面の平坦化を必要と
しない層が、線幅を、層表面の平坦化を必要とする層の
格子状配線の格子の枠の幅よりも大きく、長手方向或い
は長手方向に直交する方向の相対する最も外側の枠まで
を含む幅を最大幅とする、帯状配線とされ、電位ドロッ
プ及びマイグレーションへの耐性が強化される。これに
より、チップ内における電位ドロップやマイグレーショ
ンへの耐性によって決まってしまうピンの設置本数を、
削減することができ、その結果、ピンの数を減らしてチ
ップサイズの小型化を図ることができる。

【００１８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００１９】図１は、この発明の一実施の形態に係る多
層配線構造ＡＳＩＣのＩ／Ｏ領域を概念的に示す断面説
明図である。図１に示すように、多層配線構造ＡＳＩＣ
のＩ／Ｏ領域１０は、例えば、５層のアルミニウム（Ａ
ｌ）配線層（第２層２Ａｌから第５層５Ａｌの４層のみ
図示）を有している。

【００２０】このＡＳＩＣは、複数の配線層を積み重ね
た多層配線構造を有する、特定用途向けにセミカスタム
化されたＬＳＩであり、チップ周辺部の外部領域に設け
られたＩ／Ｏ領域１０には、複数のＩ／Ｏセルが並設さ
れている。

【００２１】Ｉ／Ｏ領域１０の各アルミニウム配線層２
Ａｌ〜５Ａｌには、電源配線ＶＤＤやグランド配線ＧＮ
Ｄが設けられている。各アルミニウム配線層の電源配線
ＶＤＤ或いはグランド配線ＧＮＤは、配線交差部に位置
するスルーホール１１により層間接続され、アルミニウ
ム配線層に設けられた電源或いはグランド取り出し用の
セルとしてのＩ／Ｏセルを経て、最上層に形成されたパ
ッド領域（図８参照）のパッド（図示しない）に接続さ
れている。

【００２２】各パッドには、接続端子となるピン（図示
しない）が接続されており、このピン（電源ピン）か
ら、Ｉ／Ｏ領域１０を経て電源配線ＶＤＤを介し、内部
領域（図８参照）に電源が供給される。同様に、グラン
ド配線ＧＮＤも、Ｉ／Ｏセルを経てパッド、更にピン
（グランドピン）に接続され、信号配線も、Ｉ／Ｏセル
を経てパッド、更にピン（信号ピン）に接続されてい
る。

【００２３】これら電源配線ＶＤＤやグランド配線ＧＮ
Ｄは、各アルミニウム配線層に格子状に配置されている
が、最上部のアルミニウム配線層（図中、５Ａｌ）のみ
が、格子状配線間を埋めた帯状に形成されている。

【００２４】つまり、５層の内の最上部を除く各アルミ
ニウム配線層（図中、２Ａｌ〜４Ａｌ）で格子状に配置
されている電源配線ＶＤＤ或いはグランド配線ＧＮＤ
が、最上部のアルミニウム配線層（図中、５Ａｌ）で
は、１本の帯状配線１２により形成されている（図は、
ＧＮＤの場合を示す）。

【００２５】この帯状配線１２は、格子状配線の隣接す
る複数の配線からなる間隙を埋めるように、格子状配線
の線幅より広い線幅を有し、且つ、平坦化することによ
り、ベタパターンの配線として形成されている。

【００２６】即ち、帯状配線１２とは、格子状配線の格
子の窓に相当する未配線部を埋め込むことにより、元の
格子状配線の線幅より広い線幅の配線を言う。この線幅
は、格子状配線の格子の枠の幅よりも大きく、長手方向
或いは長手方向に直交する方向の相対する最も外側の枠
までを含む幅を最大幅としている（正方形の配線の場合
は、線幅は長手方向及び長手方向に直交する方向とも同
一である）。

【００２７】図２は、図１の帯状配線を説明する拡大図
である。図２に示すように、帯状配線１２は、格子状配
線の線幅ａ、若しくは格子状配線により形成される枠ｂ
或いは窓ｃに相当する未配線部の一部を埋め込んで形成
される。この帯状配線１２の線幅ｄは、窓ｃに相当する
未配線部の全てを埋め込んだとしても、図２に示す場合
の格子状配線が配置される領域の最大の辺の大きさｅ，
ｆを超えることはない。

【００２８】電源配線ＶＤＤ及びグランド配線ＧＮＤが
格子状ではなく帯状に形成されるのは、多層配線構造に
おいて特に層表面の平坦化を必要としない上層配線であ
る。この上層配線には、最上層に限らず、その一つ下の
層（図中、４Ａｌ）も含まれる。

【００２９】これに対し、電源配線ＶＤＤ及びグランド
配線ＧＮＤが格子状に配置されるのは、多層配線構造に
おいて特に層表面の平坦化を必要とする下層配線及び中
間層配線である。この下層配線及び中間層配線には、最
上層を除いた層（図中、４Ａｌ〜２Ａｌ）、或いは最上
層及びその一つ下の層を除いた層（図中、３Ａｌ〜２Ａ
ｌ）が含まれる。

【００３０】つまり、多層配線構造のＡＳＩＣの周辺部
に設けられたＩ／Ｏ領域において、配線（電源配線ＶＤ
Ｄ及びグランド配線ＧＮＤ）を、平坦化を必要とする下
層及び中間層は細線の格子状とし、平坦化をそれ程必要
としない上層（最上層とその下１層程度）は細線より幅
の広い帯状とする。

【００３１】ここで、各層の区分けは、例えば、下から
順番に第１層〜第５層とする５層構造の場合、上層は第
５層及び第４層、中間層は第３層、下層は第２層及び第
１層を指し、同様に、７層構造の場合、上層は第７層及
び第６層、中間層は第５層〜第３層、下層は第２層及び
第１層を指す。なお、これらの層区分は、基本的なデバ
イスの結線が出来上がっている段階において判断され
る。

【００３２】このように、電源配線ＶＤＤ及びグランド
配線ＧＮＤを、細線からなる格子状ではなく幅の広い帯
状に形成したことにより、電源配線ＶＤＤ及びグランド
配線ＧＮＤを効率的に強化することができる。これは、
電源配線ＶＤＤ（グランド配線ＧＮＤ）や、電源配線Ｖ
ＤＤ（グランド配線ＧＮＤ）用のパッドからの取り出し
線を、格子状の細線に代えて帯状に広くすることによ
り、電位ドロップ及びマイグレーションへの耐性が強化
されるからである。

【００３３】電源配線ＶＤＤ及びグランド配線ＧＮＤを
効率的に強化することで、チップ内における電位ドロッ
プやマイグレーションへの耐性によって決まってしまう
ピンの設置本数を、削減することができる。その結果、
チップサイズの縮小が可能となって、チップを小型化す
ることができる。

【００３４】ところで、前述したように、最近は、半導
体プロセス技術の進歩や平坦化技術により、更に層数が
増えた７層或いは８層からなる多層配線構造が実現でき
るようになっているが、それに伴って、層表面の平坦化
技術を実現するためのデータ率の制限、即ち、チップ面
積全体における金属面積の割合の制限も厳しくなってい
る。

【００３５】なお、線幅については、ラインアンドスペ
ースの基準があり、上層（１〜２層）は緩く、その下の
中間層（２層程）は若干厳しく、更にその下の下層（４
層程）は最も厳しくなっている。

【００３６】そこで、データ率の大小により生じるグロ
ーバル段差を無くし平均化するために、例えば、ＬＳＩ
の内部を細かく区切り、その各区画の中でデータ率の上
限・下限を定義している。このような状況の下、データ
率５０％を満たす格子状配線によるレイアウト例を、以
下に示す。

【００３７】図３は、データ率５０％を満たす格子状配
線によるレイアウト例の説明図である。図３に示すよう
に、配線１３は、例えば、線幅が約１．４μｍ、隣接間
隔が約３．６μｍの格子状に配置されている。ここで、
配線抵抗に基づき、電源或いはグランド取り出し用セル
であるＩ／Ｏセルの必要数を計算する。

【００３８】Ｉ／Ｏセルは、Ｉ／Ｏ領域に配置され、一
方の端はパッド領域に設けられたパッドに接続され、他
方の端は内部領域に接続される。また、Ｉ／Ｏセルの長
さとはＩ／Ｏ領域の長さ方向の寸法ＬＢに対応し、Ｉ／
Ｏセルの幅とはＩ／Ｏ領域の幅方向の寸法ＬＡの一部に
相当する。

【００３９】配線１３の交差部を含む１０μｍ×１０μ
ｍの区画１４を基準単位として計算すると、シート抵抗
ρｓを０．０２として、Ｉ／Ｏセルの幅が約５０μｍ、
長さが約４００μｍの場合、配線抵抗Ｒは、Ｒ≒（長さ／線幅）×ρｓ ≒４０×｛１０μｍ×１０μｍ当たりの（長さ／線幅）
の合計｝×ρｓ ≒４０×｛（３．６×２）／〔（１．４＋０．７×２）
×５〕＋（１．４＋０．７×２）／（１０×５）｝×ρ
ｓ ≒０．４５６Ω となり、内部領域で必要な回路電流が１Ａ、許容電位ド
ロップが１２ｍＶとすると、必要なＩ／Ｏセルの数は、（０．４５６×１）／０．０１２≒３８となる。配線１３には、電源配線ＶＤＤとグランド配線
ＧＮＤがあることから、全体で必要なＩ／Ｏセルの数
は、３８×２＝７６、即ち、各辺に１９個ずつの７６個
となる。

【００４０】これに対し、線幅が約１．４μｍの格子状
配線を、隣接する格子の間隙を埋める配線、即ち、格子
状配線の複数の格子が配置された領域を覆うようにして
形成した１本の帯状配線により形成して、Ｉ／Ｏセルの
幅一杯の５０μｍ幅とすれば、｛（４００／５０）×０．０２｝／０．０１２≒１４となり、全体で必要なＩ／Ｏセルの数は、１４×２＝２
８となる。従って、設置しなければならないＩ／Ｏセル
の数は、７６から２８へと約６割もの大幅な減少とな
る。

【００４１】また、Ｉ／Ｏセルの幅を約４０μｍとした
場合、Ｉ／Ｏセルの面積は同一にして、Ｉ／Ｏセル内の
回路構成は同等とすると、長さは約５００μｍとなるの
で、配線抵抗Ｒは、Ｒ≒５０×｛（３．６×２）／〔（１．４＋０．７×
２）×４〕＋（１．４＋０．７×２）／（１０×４）｝
×ρｓ ≒０．７１３Ω となり、必要なＩ／Ｏセルの数は、（０．７１３×１）
／０．０１２≒５９となる。配線１３には、電源配線Ｖ
ＤＤとグランド配線ＧＮＤがあることから、全体で必要
なＩ／Ｏセルの数は、５９×２＝１１８となる。

【００４２】同様に、帯状配線により形成して、Ｉ／Ｏ
セルの幅一杯の４０μｍ幅とすれば、｛（５００／４０）×０．０２｝／０．０１２≒２１となり、全体で必要なＩ／Ｏセルの数は、２１×２＝４
２となる。従って、設置しなければならないＩ／Ｏセル
の数は、１１８から４２へと約６割もの大幅な減少とな
る。

【００４３】ここで、チップ周辺部の外部領域に、信号
配線用のＩ／Ｏセルが、例えば、各辺毎に１００個ずつ
の４００個が設けられている場合を考える。電源或いは
グランド取り出し用及び信号取り出し用のＩ／Ｏセルの
幅が約５０μｍ、Ｉ／Ｏ領域の端からスクライブ線迄の
距離が５００μｍであれば、チップの各辺の長さＬは、Ｌ＝（一辺のＩ／Ｏセルの数）×（Ｉ／Ｏセルの幅）＋（Ｉ／Ｏ領域の端からスクライブ線迄の長さ）×２＝｛１００＋（７６／４）｝×５０＋５００×２＝６９５０μｍとなり、チップの面積Ｓは４８．３０ｍｍ²となる。

【００４４】これに対し、Ｉ／Ｏセル幅一杯の５０μｍ
幅の帯状配線とすれば、Ｌ＝｛１００＋（２８／４）｝×５０＋５００×２＝６３５０μｍとなり、チップの面積Ｓは４０．３２２５ｍｍ²となっ
て、約２割の減少となる。

【００４５】また、電源或いはグランド取り出し用及び
信号取り出し用Ｉ／Ｏセルの幅が約４０μｍ、Ｉ／Ｏ領
域の端からスクライブ線迄の距離が５００μｍであれ
ば、チップの各辺の長さＬは、Ｌ＝｛１００＋（１１８／４）｝×４０＋５００×２＝６１８０μｍとなり、チップの面積Ｓは３８．１９２４ｍｍ²とな
る。

【００４６】これに対し、Ｉ／Ｏセル幅一杯の４０μｍ
幅の帯状配線とすれば、Ｌ＝｛１００＋（３８／４）｝×４０＋５００×２＝５３８０μｍとなり、チップの面積Ｓは２８．９４４ｍｍ²となっ
て、約２割の減少となる。

【００４７】上述したように、アルミニウム配線層にお
いて、データ率の制限が厳しくない、最上層とその下の
層では、例えば、Ｉ／Ｏセル幅一杯の配線となるよう
に、格子状配線を、隣接する複数の配線からなる間隙を
埋める１本の帯状配線にする。これにより、平坦化のた
めにデータ率の制限が厳しい層ではデータ率５０％を満
たした上で、チップサイズの縮小が可能となって、チッ
プを小型化することができる。

【００４８】図４は、図１のＩ／Ｏ領域における配線構
造の例を示す説明図（その１）である。図４に示すよう
に、この配線構造の場合、Ｉ／Ｏ領域１０においても、
データ率の均一化が必要であるため、５層からなるアル
ミニウム配線層の全ての層で、格子状に配線１３を形成
している。

【００４９】その中で、最上層５Ａｌに位置する格子状
の配線１３の、電源或いはＧＮＤ取り出し用のセル部分
のみを埋めて、帯状配線１２としている。

【００５０】これにより、電源配線ＶＤＤ或いはグラン
ド配線ＧＮＤの強化を行って、Ｉ／Ｏセルに接続される
パッド１５の数を減らすことができるため、それに伴っ
て電源ピン或いはグランドピンの数を減らすことが可能
となり、チップサイズを縮小してチップを小型化するこ
とができる。

【００５１】図５は、図１のＩ／Ｏ領域における配線構
造の例を示す説明図（その２）である。図５に示すよう
に、この配線構造の場合、Ｉ／Ｏ領域１０においても、
データ率の均一化が必要であるため、５層からなるアル
ミニウム配線層の最上層５Ａｌを除く、他の４層で、格
子状の配線１３を形成している。

【００５２】そして、最上層５Ａｌは、層表面の平坦化
を必要としないため、Ｉ／Ｏセルの長さ（図５ではパッ
ドが下に位置していることから分かるように、図８の下
辺のＩ／Ｏ領域の長さ方向の寸法ＬＢに対応する）分だ
け、電源配線ＶＤＤ又はグランド配線ＧＮＤを帯状配線
１２の幅として取っている。

【００５３】これにより、電源配線ＶＤＤ或いはグラン
ド配線ＧＮＤの強化を行い、Ｉ／Ｏセルに接続されるパ
ッド１５の数を減らすことができるため、それに伴って
電源ピン或いはグランドピンの数を減らすことが可能と
なり、チップサイズを縮小してチップを小型化すること
ができる。

【００５４】図６は、図１のＩ／Ｏ領域における配線構
造の例を示す説明図（その３）である。図６に示すよう
に、この配線構造の場合、Ｉ／Ｏ領域１０においても、
データ率の均一化が必要であるため、５層からなるアル
ミニウム配線層の最上層５Ａｌを除く、他の４層で、格
子状の配線１３を形成している。

【００５５】そして、最上層５Ａｌは、電源配線ＶＤＤ
とグランド配線ＧＮＤが、それぞれ格子状に形成される
と共にＩ／Ｏ領域の幅方向に沿って並置されている（図
中、パッド１５側にグランド配線ＧＮＤを配置している
が、パッド１５側に電源配線ＶＤＤを配置してもよ
い）。また、この最上層に位置する格子状の配線１３
の、電源或いはＧＮＤ取り出し用のセル部分のみを埋め
て、帯状配線１２としている。

【００５６】これにより、電源配線ＶＤＤ或いはグラン
ド配線ＧＮＤの強化を行って、Ｉ／Ｏセルに接続される
パッド１５の数を減らすことができるため、それに伴っ
て電源ピン或いはグランドピンの数を減らすことが可能
となり、チップサイズを縮小してチップを小型化するこ
とができる。

【００５７】図７は、図１のＩ／Ｏ領域における配線構
造の例を示す説明図（その４）である。図７に示すよう
に、この配線構造の場合、Ｉ／Ｏ領域１０においても、
データ率の均一化が必要であるため、５層からなるアル
ミニウム配線層の最上層５Ａｌを除く、他の４層で、格
子状の配線１３を形成している。

【００５８】そして、最上層５Ａｌは、層表面の平坦化
を必要としないため、Ｉ／Ｏセルの長さ分だけ、電源配
線ＶＤＤ及びグランド配線ＧＮＤを帯状配線１２の幅と
して取っている。また、格子状の配線１３が形成された
４層１Ａｌ〜４Ａｌの内の、上層（４Ａｌ）に位置する
格子状の配線１３の、電源或いはＧＮＤ取り出し用のセ
ル部分のみを埋めて、帯状配線１２としている。

【００５９】これにより、電源配線ＶＤＤ或いはグラン
ド配線ＧＮＤの強化を行って、Ｉ／Ｏセルに接続される
パッド１５の数を減らすことができるため、それに伴っ
て電源ピン或いはグランドピンの数を減らすことが可能
となり、チップサイズを縮小してチップを小型化するこ
とができる。

【００６０】このように、この発明によれば、多層配線
構造を有する半導体集積回路装置のＩ／Ｏ領域に形成さ
れた格子状の配線の一部、即ち、電位ドロップやマイグ
レーションへの耐性を強化したい部分を、最上層におい
ては平坦化を必要としないという特殊性に着目し、隣接
する複数の配線からなる間隙を埋めた配線にすること
で、細線からなる格子状ではなく細線より幅の広い帯状
に形成している。

【００６１】従って、電源配線ＶＤＤやグランド配線Ｇ
ＮＤにおける電位ドロップやマイグレーションへの耐性
を効率的に強化することができ、Ｉ／Ｏ領域を介して接
続されるピンの設置本数の削減が可能となる。特に、そ
の製品特性から格子状の配線構造を有するＡＳＩＣにお
いて効果的であり、大幅に削減することができる。その
結果、チップサイズの縮小が可能となって、チップを小
型化することができる。

【００６２】なお、平坦化を必要とする中間層や下層で
あっても、データ率等の回路設計基準に影響を与えない
一定の許容範囲であれば、例えば、外部領域に設けられ
た電源パッドが接続される電源取り出し部のみ等を、帯
状配線にすることが可能である。これにより、ピンの設
置本数の削減が可能となり、チップを小型化することが
できる。

【００６３】

【発明の効果】以上説明したように、この発明によれ
ば、外部領域の各配線層に形成される配線は、層表面の
平坦化を必要としない層が、線幅を、層表面の平坦化を
必要とする層の格子状配線の格子の枠の幅よりも大き
く、長手方向或いは長手方向に直交する方向の相対する
最も外側の枠までを含む幅を最大幅とする、帯状配線と
され、電位ドロップ及びマイグレーションへの耐性が強
化されるので、チップ内における電位ドロップやマイグ
レーションへの耐性によって決まってしまうピンの設置
本数を、削減することができ、その結果、ピンの数を減
らしてチップサイズの小型化を図ることができる。

【図面の簡単な説明】

【図１】この発明の一実施の形態に係る多層配線構造Ａ
ＳＩＣのＩ／Ｏ領域を概念的に示す断面説明図である。

【図２】図１の帯状配線を説明する拡大図である。

【図３】データ率５０％を満たす格子状配線によるレイ
アウト例の説明図である。

【図４】図１のＩ／Ｏ領域における配線構造の例を示す
説明図（その１）である。

【図５】図１のＩ／Ｏ領域における配線構造の例を示す
説明図（その２）である。

【図６】図１のＩ／Ｏ領域における配線構造の例を示す
説明図（その３）である。

【図７】図１のＩ／Ｏ領域における配線構造の例を示す
説明図（その４）である。

【図８】従来の多層配線構造のＡＳＩＣが組み込まれた
チップの平面図である。

【図９】図８の多層配線構造ＡＳＩＣのＩ／Ｏ領域を概
念的に示す断面説明図である。

【符号の説明】

１０Ｉ／Ｏ領域１１スルーホール１２帯状配線１３配線１４区画１５パッド２Ａｌ〜５Ａｌアルミニウム配線層ＶＤＤ電源配線ＧＮＤグランド配線

Claims

【特許請求の範囲】

【請求項１】多層配線構造の半導体集積回路装置の配線
構造において、外部領域の各配線層に形成される配線を、層表面の平坦
化を必要とする層は、格子状に配置した格子状配線と
し、層表面の平坦化を必要としない層は、線幅を、前記
格子状配線の格子の枠の幅よりも大きく、長手方向或い
は長手方向に直交する方向の相対する最も外側の枠まで
を含む幅を最大幅とする、帯状配線としたことを特徴と
する半導体集積回路装置の配線構造。
【請求項２】前記各配線層は、前記外部領域の入出力イ
ンタフェースセルが並設された入出力インタフェース領
域に形成されることを特徴とする請求項１に記載の半導
体集積回路装置の配線構造。
【請求項３】前記層表面の平坦化を必要としない層は、
最上層或いは最上層及びその一つ下の層からなる上層で
あり、前記層表面の平坦化を必要とする層は、前記上層
の下の層からなる中間層及び下層であることを特徴とす
る請求項１または２に記載の半導体集積回路装置の配線
構造。
【請求項４】前記配線は、電源配線及びグランド配線で
あることを特徴とする請求項１から３のいずれかに記載
の半導体集積回路装置の配線構造。
【請求項５】前記帯状配線は、前記入出力インタフェー
スセルの長さ分を配線幅として形成されることを特徴と
する請求項１から４のいずれかに記載の半導体集積回路
装置の配線構造。
【請求項６】前記帯状配線は、データ率に基づく許容範
囲内で、前記外部領域に設けられたパッドに接続され
る、前記層表面の平坦化を必要とする層の配線取り出し
部に形成されることを特徴とする請求項１から５のいず
れかに記載の半導体集積回路装置の配線構造。
【請求項７】多層配線構造の半導体集積回路装置の配線
構造において、外部領域の各配線層に形成される配線を、全ての層で格
子状に形成し、最上層に位置する格子状配線の、電源或
いはグランド取り出し用のセルに対応する部分を、前記
格子状配線の隣接する配線間の間隙を埋める帯状配線と
したことを特徴とする半導体集積回路装置の配線構造。
【請求項８】半導体集積回路装置が、特定用途向けの半
導体集積回路からなることを特徴とする請求項１から７
のいずれかに記載の半導体集積回路装置の配線構造。