JPH05227026A - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
- Publication number
- JPH05227026A JPH05227026A JP1494092A JP1494092A JPH05227026A JP H05227026 A JPH05227026 A JP H05227026A JP 1494092 A JP1494092 A JP 1494092A JP 1494092 A JP1494092 A JP 1494092A JP H05227026 A JPH05227026 A JP H05227026A
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Abstract
(57)【要約】
【目的】ディザ発生器を含むＤ・Ａ変換器の出力におけ
るディザの除去効率を向上させることにある。 【構成】加算器１でディジタル入力Ａ及びディザ発生器
１２からのディザＢを加算する。この加算データＡ＋Ｂ
のうち、上位の（Ａ＋Ｂ）Ｍをデコーダ３及びＲ・スト
リング４からなる上位Ｄ・Ａ変換部２で変換し、下位の
（Ａ＋Ｂ）Ｓをデコーダ７及びＲ・ストリング８からな
る下位Ｄ・Ａ変換部５で変換する。また、ディザＢはデ
コーダ９及びＲ・ストリング８からなるディザ用Ｄ・Ａ
変換部６で変換する。これらを差動アンプ１０，１１を
用い、ディザを除去したアナログ出力Ａ′を得る。要す
るに、Ｒ・ストリング８を下位Ｄ・Ａ変換部５およびデ
ィザ用Ｄ・Ａ変換部６で共用することにより、両者のリ
ニアリティ特性を等しくすることにある。
るディザの除去効率を向上させることにある。 【構成】加算器１でディジタル入力Ａ及びディザ発生器
１２からのディザＢを加算する。この加算データＡ＋Ｂ
のうち、上位の（Ａ＋Ｂ）Ｍをデコーダ３及びＲ・スト
リング４からなる上位Ｄ・Ａ変換部２で変換し、下位の
（Ａ＋Ｂ）Ｓをデコーダ７及びＲ・ストリング８からな
る下位Ｄ・Ａ変換部５で変換する。また、ディザＢはデ
コーダ９及びＲ・ストリング８からなるディザ用Ｄ・Ａ
変換部６で変換する。これらを差動アンプ１０，１１を
用い、ディザを除去したアナログ出力Ａ′を得る。要す
るに、Ｒ・ストリング８を下位Ｄ・Ａ変換部５およびデ
ィザ用Ｄ・Ａ変換部６で共用することにより、両者のリ
ニアリティ特性を等しくすることにある。
Description
【０００１】
【産業上の利用分野】本発明はデジタル・アナログ変換
器に関し、特にディザ発生器を含むオーディオ用デジタ
ル・アナログ変換器に関する。
器に関し、特にディザ発生器を含むオーディオ用デジタ
ル・アナログ変換器に関する。
【０００２】
【従来の技術】従来のかかるデジタル・アナログ変換器
（以下、Ｄ・Ａ変換器と称す）は、上位Ｄ・Ａ変換部と
下位Ｄ・Ａ変換部およびディザ発生器等により構成され
ている。
（以下、Ｄ・Ａ変換器と称す）は、上位Ｄ・Ａ変換部と
下位Ｄ・Ａ変換部およびディザ発生器等により構成され
ている。
【０００３】図５は従来の一例を示すＤ・Ａ変換器のブ
ロック図である。図５に示すように、従来のＤ・Ａ変換
器はデジタル入力データＡにディザ発生器１２から発生
したディザのデジタルデータＢを加算器１で加算し、デ
ィザ入り入力データ（Ａ＋Ｂ）を得る。このディザ入り
入力データ（Ａ＋Ｂ）はデコーダ３およびＲ・ストリン
グ４からなる第１のＤ・Ａ変換部２ａでディザ入りアナ
ログ出力（Ａ′＋Ｂ′）に変換される。また、これと同
時にディザ発生器１２から得られたディザのデジタルデ
ータＢはデコーダ９およびＲ・ストリング８からなる第
２のＤ・Ａ変換部６によりディザのアナログ出力Ｂ′に
変換される。これらそれぞれの出力は差動アンプ１０に
よりディザＢ′を除去してアナログ出力Ａ′を得る。こ
のような回路により非直線性歪の平均化が行われるの
で、特定のレベルを再生する時にあらわれる非直線性に
よる耳障りな雑音は低減される。
ロック図である。図５に示すように、従来のＤ・Ａ変換
器はデジタル入力データＡにディザ発生器１２から発生
したディザのデジタルデータＢを加算器１で加算し、デ
ィザ入り入力データ（Ａ＋Ｂ）を得る。このディザ入り
入力データ（Ａ＋Ｂ）はデコーダ３およびＲ・ストリン
グ４からなる第１のＤ・Ａ変換部２ａでディザ入りアナ
ログ出力（Ａ′＋Ｂ′）に変換される。また、これと同
時にディザ発生器１２から得られたディザのデジタルデ
ータＢはデコーダ９およびＲ・ストリング８からなる第
２のＤ・Ａ変換部６によりディザのアナログ出力Ｂ′に
変換される。これらそれぞれの出力は差動アンプ１０に
よりディザＢ′を除去してアナログ出力Ａ′を得る。こ
のような回路により非直線性歪の平均化が行われるの
で、特定のレベルを再生する時にあらわれる非直線性に
よる耳障りな雑音は低減される。
【０００４】
【発明が解決しようとする課題】上述した従来のディザ
発生器を含むＤ・Ａ変換器は、ディザ入りデジタルデー
タを変換するＤ・Ａ変換部とディザのデジタルデータを
変換するＤ・Ａ変換部とＲ・ストリングの直線性が異な
り、しかも再生波形の振幅もＲ・ストリングの抵抗ばら
つきにより変化する。このために、従来のＤ・Ａ変換器
では、ディザを完全に除去することができず、入力デジ
タルデータがゼロの場合でもアナログ出力は必ずしもゼ
ロにならないという欠点がある。
発生器を含むＤ・Ａ変換器は、ディザ入りデジタルデー
タを変換するＤ・Ａ変換部とディザのデジタルデータを
変換するＤ・Ａ変換部とＲ・ストリングの直線性が異な
り、しかも再生波形の振幅もＲ・ストリングの抵抗ばら
つきにより変化する。このために、従来のＤ・Ａ変換器
では、ディザを完全に除去することができず、入力デジ
タルデータがゼロの場合でもアナログ出力は必ずしもゼ
ロにならないという欠点がある。
【０００５】本発明の目的は、かかるディザの除去効率
を向上させるＤ・Ａ変換器を提供することにある。
を向上させるＤ・Ａ変換器を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＤ・Ａ変換器
は、ディザのデジタルデータ発生器と、前記ディザのデ
ジタルデータ発生器の出力に外部から入力されるデジタ
ルデータを加算するデジタル加算器と、第１の基準電圧
源に接続された第１のＲ・ストリングおよび前記デジタ
ル加算器の出力のうちＭＳＢ側上位数ビットをデジタル
入力とし且つ前記第１のＲ・ストリングの出力をアナロ
グ入力とする第１のデコーダを備えた上位Ｄ・Ａ変換部
と、第２の基準電圧源に接続された第２のＲ・ストリン
グと、前記デジタル加算器の出力のうちＬＳＢ側下位数
ビットをデジタル入力とし且つ前記第２のＲ・ストリン
グの出力をアナログ入力とする第２のデコーダを備えた
下位Ｄ・Ａ変換部と、前記ディザのデジタルデータ発生
器の出力をデジタル入力とし且つ前記第２のＲ・ストリ
ングの出力をアナログ入力とする第３のデコーダを備え
たディザ用Ｄ・Ａ変換部と、前記第１のデコーダの出力
と前記第２のデコーダの出力および前記第３のデコーダ
の出力を差動増幅する２段の差動アンプとを含んで構成
される。
は、ディザのデジタルデータ発生器と、前記ディザのデ
ジタルデータ発生器の出力に外部から入力されるデジタ
ルデータを加算するデジタル加算器と、第１の基準電圧
源に接続された第１のＲ・ストリングおよび前記デジタ
ル加算器の出力のうちＭＳＢ側上位数ビットをデジタル
入力とし且つ前記第１のＲ・ストリングの出力をアナロ
グ入力とする第１のデコーダを備えた上位Ｄ・Ａ変換部
と、第２の基準電圧源に接続された第２のＲ・ストリン
グと、前記デジタル加算器の出力のうちＬＳＢ側下位数
ビットをデジタル入力とし且つ前記第２のＲ・ストリン
グの出力をアナログ入力とする第２のデコーダを備えた
下位Ｄ・Ａ変換部と、前記ディザのデジタルデータ発生
器の出力をデジタル入力とし且つ前記第２のＲ・ストリ
ングの出力をアナログ入力とする第３のデコーダを備え
たディザ用Ｄ・Ａ変換部と、前記第１のデコーダの出力
と前記第２のデコーダの出力および前記第３のデコーダ
の出力を差動増幅する２段の差動アンプとを含んで構成
される。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すＤ・Ａ変換
器のブロック図である。図１に示すように、本実施例は
デジタル入力データＡおよびディザ発生器２から出力さ
れるディザデータＢを加算しディザ入りデジタルデータ
Ａ＋Ｂを出力する加算器１とを有する。この加算器１の
デジタルデータ出力Ａ＋Ｂのうち上位ビット（Ａ＋Ｂ）
Ｍはデコーダ３およびＲ・ストリング４から構成される
上位Ｄ・Ａ変換部２に入力され、残りの下位ビット（Ａ
＋Ｂ）Ｓはデコーダ７およびＲ・ストリング８から構成
される下位Ｄ・Ａ変換部５に入力される。それぞれのＤ
・Ａ変換部２および５から出力されるディザ入りアナロ
グ出力（Ａ＋Ｂ）′Ｍおよび（Ａ＋Ｂ）′Ｓは差動アン
プ１０に入力されるディザ入りアナログ出力（Ａ＋
Ｂ）′Ｍおよび（Ａ＋Ｂ）′Ｓは差動アンプ１０に入力
され、ディザ入りアナログ出力Ａ′＋Ｂ′を得る。ま
た、ディザデータＢはＲ・ストリング８およびデコーダ
９から構成されるディザ用Ｄ・Ａ変換部６に入力され、
ディザのアナログ出力Ｂ′を出力する。このディザのア
ナログ出力Ｂ′はディザ入りアナログ出力Ａ′＋Ｂ′と
ともに入力され、出力端子ＯＵＴにディザを除去したア
ナログ出力Ａ′を得る。
て説明する。図１は本発明の一実施例を示すＤ・Ａ変換
器のブロック図である。図１に示すように、本実施例は
デジタル入力データＡおよびディザ発生器２から出力さ
れるディザデータＢを加算しディザ入りデジタルデータ
Ａ＋Ｂを出力する加算器１とを有する。この加算器１の
デジタルデータ出力Ａ＋Ｂのうち上位ビット（Ａ＋Ｂ）
Ｍはデコーダ３およびＲ・ストリング４から構成される
上位Ｄ・Ａ変換部２に入力され、残りの下位ビット（Ａ
＋Ｂ）Ｓはデコーダ７およびＲ・ストリング８から構成
される下位Ｄ・Ａ変換部５に入力される。それぞれのＤ
・Ａ変換部２および５から出力されるディザ入りアナロ
グ出力（Ａ＋Ｂ）′Ｍおよび（Ａ＋Ｂ）′Ｓは差動アン
プ１０に入力されるディザ入りアナログ出力（Ａ＋
Ｂ）′Ｍおよび（Ａ＋Ｂ）′Ｓは差動アンプ１０に入力
され、ディザ入りアナログ出力Ａ′＋Ｂ′を得る。ま
た、ディザデータＢはＲ・ストリング８およびデコーダ
９から構成されるディザ用Ｄ・Ａ変換部６に入力され、
ディザのアナログ出力Ｂ′を出力する。このディザのア
ナログ出力Ｂ′はディザ入りアナログ出力Ａ′＋Ｂ′と
ともに入力され、出力端子ＯＵＴにディザを除去したア
ナログ出力Ａ′を得る。
【０００８】図２は図１に示す上位Ｄ・Ａ変換部の回路
図である。図２に示すように、この上位Ｄ・Ａ変換部２
はトランジスタスイッチＴｒＭを有するデコーダ３と、
抵抗ＲＭの直列接続からなるＲ・ストリング４とによっ
て構成される。これらトランジスタＴｒＭは一端をそれ
ぞれＲ・ストリングの接続点に接続し、他端を共通接続
している。この共通接続点から差動アンプ１０へ出力さ
れる。また、各トランジスタＴｒＭのゲート電極には加
算器１からのデジタルデータが供給される。
図である。図２に示すように、この上位Ｄ・Ａ変換部２
はトランジスタスイッチＴｒＭを有するデコーダ３と、
抵抗ＲＭの直列接続からなるＲ・ストリング４とによっ
て構成される。これらトランジスタＴｒＭは一端をそれ
ぞれＲ・ストリングの接続点に接続し、他端を共通接続
している。この共通接続点から差動アンプ１０へ出力さ
れる。また、各トランジスタＴｒＭのゲート電極には加
算器１からのデジタルデータが供給される。
【０００９】図３は図１に示す下位Ｄ・Ａ変換部および
ディザ用Ｄ・Ａ変換部の回路図である。図３に示すよう
に、下位Ｄ・Ａ変換部５はトランジスタスイッチＴｒＳ
を有するデコーダ７と、抵抗ＲＳの直列接続からなるＲ
・ストリング８とによって構成される。また、ディザ用
Ｄ・Ａ変換部６はトランジスタスイッチＴｒｄを有する
デコーダ９と、下位Ｄ・Ａ変換部５と共用のＲ・ストリ
ング８とによって構成される。しかも、デコーダ７のト
ランジスタスイッチＴｒＳは加算器１からのディジタル
データ（Ａ＋Ｂ）Ｓを変換し、一方デコーダ９のトラン
ジスタスイッチＴｒｄはディザ発生器１２からのディザ
用データＢを変換する。このように、Ｒ・ストリング８
を共用することにより、ディザ用Ｄ・Ａ変換部６と下位
Ｄ・Ａ変換部５のリニアリティ特性を等しくでき、ディ
ザの除去効率を良くすることができる。
ディザ用Ｄ・Ａ変換部の回路図である。図３に示すよう
に、下位Ｄ・Ａ変換部５はトランジスタスイッチＴｒＳ
を有するデコーダ７と、抵抗ＲＳの直列接続からなるＲ
・ストリング８とによって構成される。また、ディザ用
Ｄ・Ａ変換部６はトランジスタスイッチＴｒｄを有する
デコーダ９と、下位Ｄ・Ａ変換部５と共用のＲ・ストリ
ング８とによって構成される。しかも、デコーダ７のト
ランジスタスイッチＴｒＳは加算器１からのディジタル
データ（Ａ＋Ｂ）Ｓを変換し、一方デコーダ９のトラン
ジスタスイッチＴｒｄはディザ発生器１２からのディザ
用データＢを変換する。このように、Ｒ・ストリング８
を共用することにより、ディザ用Ｄ・Ａ変換部６と下位
Ｄ・Ａ変換部５のリニアリティ特性を等しくでき、ディ
ザの除去効率を良くすることができる。
【００１０】図４は本発明の他の実施例を示すＤ・Ａ変
換器のブロック図である。図４に示すように、本実施例
はディザのアナログ出力を上位Ｄ・Ａ変換部２のアナロ
グ出力と下位Ｄ・Ａ変換部５のアナログ出力とを合成す
る前にディザを除去する回路である。このＤ・Ａ変換器
はデコーダ７の出力が差動アンプ１０を通る前に差動ア
ンプ１１に入力されるので、アナログ伝送系統をデコー
ダ９の出力と等しくすることができ、ディザの除去効率
を一層向上させることができる。
換器のブロック図である。図４に示すように、本実施例
はディザのアナログ出力を上位Ｄ・Ａ変換部２のアナロ
グ出力と下位Ｄ・Ａ変換部５のアナログ出力とを合成す
る前にディザを除去する回路である。このＤ・Ａ変換器
はデコーダ７の出力が差動アンプ１０を通る前に差動ア
ンプ１１に入力されるので、アナログ伝送系統をデコー
ダ９の出力と等しくすることができ、ディザの除去効率
を一層向上させることができる。
【００１１】
【発明の効果】以上説明したように、本発明のＤ・Ａ変
換器は、ディザ入りデータのＤ・Ａ変換を行う下位Ｄ・
Ａ変換部のＲ・ストリングの一部をディザ用Ｄ・Ａ変換
部のＲ・ストリングと共用することにより、アナログ再
生波形のディザ除去効率を向上させることができるとい
う効果がある。
換器は、ディザ入りデータのＤ・Ａ変換を行う下位Ｄ・
Ａ変換部のＲ・ストリングの一部をディザ用Ｄ・Ａ変換
部のＲ・ストリングと共用することにより、アナログ再
生波形のディザ除去効率を向上させることができるとい
う効果がある。
【図１】本発明の一実施例を示すＤ・Ａ変換器のブロッ
ク図である。
ク図である。
【図２】図１に示す上位Ｄ・Ａ変換部の回路図である。
【図３】図１に示す下位Ｄ・Ａ変換部およびディザ用Ｄ
・Ａ変換部の回路図である。
・Ａ変換部の回路図である。
【図４】本発明の他の実施例を示すＤ・Ａ変換器のブロ
ック図である。
ック図である。
【図５】従来の一例を示すＤ・Ａ変換器のブロック図で
ある。
ある。
１ 加算器 ２ 上位Ｄ・Ａ変換部 ３，７，９ デコーダ ４，８ Ｒ・ストリング ５ 下位Ｄ・Ａ変換部 ６ ディザ用Ｄ・Ａ変換部 １０，１１ 差動アンプ １２ ディザ発生器
Claims (2)
- 【請求項１】 ディザのデジタルデータ発生器と、前記
ディザのデジタルデータ発生器の出力に外部から入力さ
れるデジタルデータを加算するデジタル加算器と、第１
の基準電圧源に接続された第１のＲ・ストリングおよび
前記デジタル加算器の出力のうちＭＳＢ側上位数ビット
をデジタル入力とし且つ前記第１のＲ・ストリングの出
力をアナログ入力とする第１のデコーダを備えた上位Ｄ
・Ａ変換部と、第２の基準電圧源に接続された第２のＲ
・ストリングと、前記デジタル加算器の出力のうちＬＳ
Ｂ側下位数ビットをデジタル入力とし且つ前記第２のＲ
・ストリングの出力をアナログ入力とする第２のデコー
ダを備えた下位Ｄ・Ａ変換部と、前記ディザのデジタル
データ発生器の出力をデジタル入力とし且つ前記第２の
Ｒ・ストリングの出力をアナログ入力とする第３のデコ
ーダを備えたディザ用Ｄ・Ａ変換部と、前記第１のデコ
ーダの出力と前記第２のデコーダの出力および前記第３
のデコーダの出力を差動増幅する２段の差動アンプとを
含み、前記第２のＲ・ストリングを前記下位Ｄ・Ａ変換
部および前記ディザ用Ｄ・Ａ変換部で共用することを特
徴とするデジタル・アナログ変換器。 - 【請求項２】 前記デコーダは、前記デジタル入力に接
続された論理回路と、前記論理回路の出力を制御入力と
して前記アナログ入力と出力間に接続されたスイッチマ
トリックスとで構成される請求項１記載のデジタル・ア
ナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1494092A JPH05227026A (ja) | 1992-01-30 | 1992-01-30 | デジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1494092A JPH05227026A (ja) | 1992-01-30 | 1992-01-30 | デジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227026A true JPH05227026A (ja) | 1993-09-03 |
Family
ID=11874958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1494092A Withdrawn JPH05227026A (ja) | 1992-01-30 | 1992-01-30 | デジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227026A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109586723A (zh) * | 2017-09-13 | 2019-04-05 | 是德科技股份有限公司 | 数模转换器中的最低有效位动态元件匹配 |
| EP4020812A1 (en) * | 2020-12-23 | 2022-06-29 | Intel Corporation | Segmented digital-to-analog converter with subtractive dither |
-
1992
- 1992-01-30 JP JP1494092A patent/JPH05227026A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109586723A (zh) * | 2017-09-13 | 2019-04-05 | 是德科技股份有限公司 | 数模转换器中的最低有效位动态元件匹配 |
| EP4020812A1 (en) * | 2020-12-23 | 2022-06-29 | Intel Corporation | Segmented digital-to-analog converter with subtractive dither |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |