JPH0461530B2 - - Google Patents
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- JPH0461530B2 JPH0461530B2 JP63149755A JP14975588A JPH0461530B2 JP H0461530 B2 JPH0461530 B2 JP H0461530B2 JP 63149755 A JP63149755 A JP 63149755A JP 14975588 A JP14975588 A JP 14975588A JP H0461530 B2 JPH0461530 B2 JP H0461530B2
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- 238000006243 chemical reaction Methods 0.000 description 25
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａ変換装置の改良に関し、特にデ
イジタルオーデイオ装置などに用いて好適なＤ／
Ａ変換装置に関する。
イジタルオーデイオ装置などに用いて好適なＤ／
Ａ変換装置に関する。
デイジタルオーデイオ装置などに用いられる
Ｄ／Ａ変換器は16ビツト以上の広いダイナミツク
レンジを必要とし、より歪みの少ないものが要求
される。一般にＤ／Ａ変換器はラダー抵抗回路な
どを用いて作られており、この為最上位ビツト
（MSB）のアナログ変換精度を高めることが最も
重要である。
Ｄ／Ａ変換器は16ビツト以上の広いダイナミツク
レンジを必要とし、より歪みの少ないものが要求
される。一般にＤ／Ａ変換器はラダー抵抗回路な
どを用いて作られており、この為最上位ビツト
（MSB）のアナログ変換精度を高めることが最も
重要である。
オーデイオ信号等で用いられるデイジタル信号
としては、全ビツトゼロとなる最低位レベルのデ
ータをアナログ信号の負の最大レベルに対応さ
せ、全ビツト１となる最高位レベルのデータをア
ナログ信号の正の最大レベルに対応させ、全ビツ
ト“０”もしくはMSBのみ“１”となる中心レ
ベルのデータをアナログ信号のゼロレベルに対応
させたオフセツトバイナリデイジタル信号等が知
られている。
としては、全ビツトゼロとなる最低位レベルのデ
ータをアナログ信号の負の最大レベルに対応さ
せ、全ビツト１となる最高位レベルのデータをア
ナログ信号の正の最大レベルに対応させ、全ビツ
ト“０”もしくはMSBのみ“１”となる中心レ
ベルのデータをアナログ信号のゼロレベルに対応
させたオフセツトバイナリデイジタル信号等が知
られている。
従つて、特にアナログ信号のゼロレベル付近の
微少信号では、MSBが“０”又は“１”に頻繁
に切り変わる為、いわゆるゼロクロス歪を生ず
る。即ち、全ビツト“０”となる場合と、MSB
のみ“１”となる場合の差は、最下位ビツト
（LSB）１ビツト分であり、極めて小さいが、実
際にはMSBのＤ／Ａ変換誤差Ｔが加わる。通常
このＤ／Ａ変換誤差は、LSB1ビツトに比べて極
めて大きく無視出来ない為、上述のゼロクロス歪
みＴを生ずる。この様に少レベル信号の時歪感が
大きくなる欠点があつた。
微少信号では、MSBが“０”又は“１”に頻繁
に切り変わる為、いわゆるゼロクロス歪を生ず
る。即ち、全ビツト“０”となる場合と、MSB
のみ“１”となる場合の差は、最下位ビツト
（LSB）１ビツト分であり、極めて小さいが、実
際にはMSBのＤ／Ａ変換誤差Ｔが加わる。通常
このＤ／Ａ変換誤差は、LSB1ビツトに比べて極
めて大きく無視出来ない為、上述のゼロクロス歪
みＴを生ずる。この様に少レベル信号の時歪感が
大きくなる欠点があつた。
本発明はこの様な欠点を改良し微少信号におけ
るゼロクロス歪をなくそうとするものである。
るゼロクロス歪をなくそうとするものである。
本発明によるＤ／Ａ変換装置は入力デイジタル
データの上位ビツトデータを抜き出して補正デー
タとし、該補正データを上記入力デイジタルデー
タの下位ビツトに加算及び減算し第１及び第２の
変換デイジタルデータを得、該第１及び第２の変
換デイジタルデータから得たアナログデータを合
成することを特徴とするものである。
データの上位ビツトデータを抜き出して補正デー
タとし、該補正データを上記入力デイジタルデー
タの下位ビツトに加算及び減算し第１及び第２の
変換デイジタルデータを得、該第１及び第２の変
換デイジタルデータから得たアナログデータを合
成することを特徴とするものである。
本発明はこの様な構成を有するものであるか
ら、第１及び第２の非直線変換データでは、上記
入力デイジタルデータの中心レベルデータに対応
するデータは中心レベルとならず、MSBの反転
が起こらない。即ち、MSBのＤ／Ａ変換誤差に
基づく歪みは、上記入力デイジタルデータの中心
レベル以外のレベルに対応する位置で生ずること
になる。従つてこれら非直線データを加え合わせ
ることにより、ゼロクロス歪が、ゼロレベル付近
以外の高レベルの部分で発生する直線データを得
ることが出来る。
ら、第１及び第２の非直線変換データでは、上記
入力デイジタルデータの中心レベルデータに対応
するデータは中心レベルとならず、MSBの反転
が起こらない。即ち、MSBのＤ／Ａ変換誤差に
基づく歪みは、上記入力デイジタルデータの中心
レベル以外のレベルに対応する位置で生ずること
になる。従つてこれら非直線データを加え合わせ
ることにより、ゼロクロス歪が、ゼロレベル付近
以外の高レベルの部分で発生する直線データを得
ることが出来る。
第１図は本発明の一実施例を示すブロツク図で
ある。CDプレーヤ１より発生した16ビツト入力
デイジタルデータＸはデータ変換回路２に加えら
れる。
ある。CDプレーヤ１より発生した16ビツト入力
デイジタルデータＸはデータ変換回路２に加えら
れる。
データ変換回路２は反転回路２１、加算回路２
２、減算回路２３及びスイツチ２４を有し、上記
入力デイジタルデータＸは加算回路２２及び２３
の一方の入力端子に加えられると共に、MSBを
除く上位８ビツトが反転回路２１及びスイツチ２
４の一方の入力端子２４ａに加えられる。反転回
路２１の出力はスイツチ２４の他方の入力端子２
４ｂに加えられ、スイツチ２４の出力端子２４ｃ
は加算回路２２及び減算回路２３の他方の入力端
子に加えられる。入力データＸのMSBはスイツ
チ２４の制御端子に加えられる。上記加算及び減
算回路２２及び２３から変換データY1及びY2が
得られる。
２、減算回路２３及びスイツチ２４を有し、上記
入力デイジタルデータＸは加算回路２２及び２３
の一方の入力端子に加えられると共に、MSBを
除く上位８ビツトが反転回路２１及びスイツチ２
４の一方の入力端子２４ａに加えられる。反転回
路２１の出力はスイツチ２４の他方の入力端子２
４ｂに加えられ、スイツチ２４の出力端子２４ｃ
は加算回路２２及び減算回路２３の他方の入力端
子に加えられる。入力データＸのMSBはスイツ
チ２４の制御端子に加えられる。上記加算及び減
算回路２２及び２３から変換データY1及びY2が
得られる。
データ変換回路２からの変換データY1，Y2は
それぞれＤ／Ａ変換器４及びインバータ反転回路
３に加えられる。インバータ３の出力はＤ／Ａ変
換器５に加えられ、Ｄ／Ａ変換器４，５の出力は
差動増幅器６に加えられ、出力端子７に導出され
る。
それぞれＤ／Ａ変換器４及びインバータ反転回路
３に加えられる。インバータ３の出力はＤ／Ａ変
換器５に加えられ、Ｄ／Ａ変換器４，５の出力は
差動増幅器６に加えられ、出力端子７に導出され
る。
以上の構成による動作を第２図を参照しながら
以下説明する。
以下説明する。
データ変換回路２は、第２図に示す様に、入力
デイジタルデータＸの最上位及び最下位レベルデ
ータFs及びFsに対応したデータはもとのままであ
るが、中間レベルデータに対応したデータが変換
された非直線変換データY1と、該変換データY1
に加算すれば入力デイジタルデータＸの２倍とな
る関係の非直線変換データY2とを得るものであ
る。
デイジタルデータＸの最上位及び最下位レベルデ
ータFs及びFsに対応したデータはもとのままであ
るが、中間レベルデータに対応したデータが変換
された非直線変換データY1と、該変換データY1
に加算すれば入力デイジタルデータＸの２倍とな
る関係の非直線変換データY2とを得るものであ
る。
従つて、この様な変換データY1，Y2を各々
Ｄ／Ａ変換し、得られた２つのアナログデータを
加算すれば、もとの直線データを得ることが出来
る。
Ｄ／Ａ変換し、得られた２つのアナログデータを
加算すれば、もとの直線データを得ることが出来
る。
本実施例では、Ｄ／Ａ変換器４，５に加わる外
部ノイズ等を打ち消せるように、非直線データ
Y2をインバータ３で全反転し極性反転データと
し、これをＤ／Ａ変換し、それらの両アナログ値
y1，−y2を差動アンプ６で引算して、入力データ
Ｘに対応するアナログデータを得る。従つて、デ
ータ成分と加算され、ノイズ成分は減算されるの
で、Ｓ／Ｎが改善される。
部ノイズ等を打ち消せるように、非直線データ
Y2をインバータ３で全反転し極性反転データと
し、これをＤ／Ａ変換し、それらの両アナログ値
y1，−y2を差動アンプ６で引算して、入力データ
Ｘに対応するアナログデータを得る。従つて、デ
ータ成分と加算され、ノイズ成分は減算されるの
で、Ｓ／Ｎが改善される。
次にデータ変換回路２をさらに詳細に説明す
る。
る。
今、第２図に示す様に、入力デイジタルデータ
Ｘの正及び負のフルスケール値をFs及び−Fsと
し、中心点P0の値を０とする。求める変換デー
タY1及びY2は、入力データＸの中心点P0では、
それぞれ入力データＸに補正データDpを加算及
び減算して得た点P1及びP2となる様にし、フル
スケールFs（111……１）及び−Fs（000……０）で
は、それぞれ入力データＸと等しくなる点P4及
びP5となる様にする。又、これらの中間点では、
データY1については点P3，P1及びP4を直線で結
んだものとし、データY2については点P3，P2及
びP4を直線で結んだものとなる様にする。
Ｘの正及び負のフルスケール値をFs及び−Fsと
し、中心点P0の値を０とする。求める変換デー
タY1及びY2は、入力データＸの中心点P0では、
それぞれ入力データＸに補正データDpを加算及
び減算して得た点P1及びP2となる様にし、フル
スケールFs（111……１）及び−Fs（000……０）で
は、それぞれ入力データＸと等しくなる点P4及
びP5となる様にする。又、これらの中間点では、
データY1については点P3，P1及びP4を直線で結
んだものとし、データY2については点P3，P2及
びP4を直線で結んだものとなる様にする。
データ変換回路２ではこの様なデータ変換を行
う為、16ビツトの入力データＸのMSBが“０”
の範囲、即ち入力データ（00……０）〜（011…
…１）の範囲ではスイツチ２４を入力端子２４ａ
の側に設定する。すると、入力データＸの上位９
ビツトのうちのMSBを除いた８ビツトデータが、
補正データＤとして加算器２２及び減算器２３
で、入力データＸの下位ビツトに加算及び減算さ
れる。
う為、16ビツトの入力データＸのMSBが“０”
の範囲、即ち入力データ（00……０）〜（011…
…１）の範囲ではスイツチ２４を入力端子２４ａ
の側に設定する。すると、入力データＸの上位９
ビツトのうちのMSBを除いた８ビツトデータが、
補正データＤとして加算器２２及び減算器２３
で、入力データＸの下位ビツトに加算及び減算さ
れる。
この結果点P3では入力データＸが負のフルス
ケール−Fs（000……０）であるから、補正データ
Ｄはゼロ（00000000）となつて変換データY1及
びY2は入力データＸと等しくなる。
ケール−Fs（000……０）であるから、補正データ
Ｄはゼロ（00000000）となつて変換データY1及
びY2は入力データＸと等しくなる。
入力データＸが負のフルスケール−Fsから増大
して、128（＝27）デイジツト増加する毎に補正デ
ータＤは１デイジツト増大し、点P0では入力デ
ータＸは（011……１）であるから、補正データ
Ｄとして256デイジツトに相当する（11111111）
が加算及び減算されて、変換データY1及びY2は
それぞれ点P1及びP2の如くなる。
して、128（＝27）デイジツト増加する毎に補正デ
ータＤは１デイジツト増大し、点P0では入力デ
ータＸは（011……１）であるから、補正データ
Ｄとして256デイジツトに相当する（11111111）
が加算及び減算されて、変換データY1及びY2は
それぞれ点P1及びP2の如くなる。
次に、入力データＸのMSBが“１”となる範
囲、即ち入力データ（100……０）〜（111……
１）の範囲では、スイツチ２４５は入力端子２４
ｂの側を選択する。すると、上記補正データＤ
が、反転回路を介して上記加算器２２及び減算器
２３に加えられる。この結果、点P0 では入力
データＸは（100……０）であるから、上記補正
データＤは（000000）であるが、反転回路２１で
反転されて256デイジツトに相当する反転補正デ
ータ（11111111）となり、これは前記補正データ
D0に一致し、これが加算器２２及び減算器２３
で加算及び減算されて、点P1及びP2となる。入
力データＸが中心点P1から128デイジツトづつ増
大する毎にこの反転補正データは１デイジツトつ
づ減少し、入力データＸの正のフルスケールFs
（111……１）では補正データＤは（111……１）
となるので、反転補正データは（00……０）とな
り、点P4に示す如くY1及びY2は一致する。
囲、即ち入力データ（100……０）〜（111……
１）の範囲では、スイツチ２４５は入力端子２４
ｂの側を選択する。すると、上記補正データＤ
が、反転回路を介して上記加算器２２及び減算器
２３に加えられる。この結果、点P0 では入力
データＸは（100……０）であるから、上記補正
データＤは（000000）であるが、反転回路２１で
反転されて256デイジツトに相当する反転補正デ
ータ（11111111）となり、これは前記補正データ
D0に一致し、これが加算器２２及び減算器２３
で加算及び減算されて、点P1及びP2となる。入
力データＸが中心点P1から128デイジツトづつ増
大する毎にこの反転補正データは１デイジツトつ
づ減少し、入力データＸの正のフルスケールFs
（111……１）では補正データＤは（111……１）
となるので、反転補正データは（00……０）とな
り、点P4に示す如くY1及びY2は一致する。
従つて、変換データY1とY2を加算すれば入力
データＸの２倍と等しく、入力信号に対して正し
いリニアなアナログ出力が得られる。
データＸの２倍と等しく、入力信号に対して正し
いリニアなアナログ出力が得られる。
次に歪の減少理由について第２図を用いて説明
する。今、変換データY1，Y2のMSBが反転する
点P5及びP6では、これらを復調したアナログ出
力y1，−y2上でゼロクロス点となり、前述の様な
一定のゼロクロス歪Ｔを生ずる。この場合、ゼロ
クロス点P5で変換データY1に対するゼロクロス
歪が発生した時には、他方の変換データY2に対
してはゼロクロス歪が発生しない。そのため、出
力端子７での合成歪率は1/2となる。変換データ
Y2に対するゼロクロス点P2での合成歪率も同様
に1/2となる。この様に歪は２ヵ所で発生するも
のの、各々のレベルは1/2となり、歪み電力は減
少する。さらに、これらの歪は、入力データＸの
ゼロクロス点P0付近では発生しないので、微少
入力信号時において、前述の様に耳障りなゼロク
ロス歪が発生することはない。
する。今、変換データY1，Y2のMSBが反転する
点P5及びP6では、これらを復調したアナログ出
力y1，−y2上でゼロクロス点となり、前述の様な
一定のゼロクロス歪Ｔを生ずる。この場合、ゼロ
クロス点P5で変換データY1に対するゼロクロス
歪が発生した時には、他方の変換データY2に対
してはゼロクロス歪が発生しない。そのため、出
力端子７での合成歪率は1/2となる。変換データ
Y2に対するゼロクロス点P2での合成歪率も同様
に1/2となる。この様に歪は２ヵ所で発生するも
のの、各々のレベルは1/2となり、歪み電力は減
少する。さらに、これらの歪は、入力データＸの
ゼロクロス点P0付近では発生しないので、微少
入力信号時において、前述の様に耳障りなゼロク
ロス歪が発生することはない。
ここでデータ変換回路２は入力データＸに対す
る変換データY1，Y2の値を全てROMに書いたも
のでも実現できる。又、先に変換データY1を上
述の様にして求め、このY1を用いて Y2＝Ｘ−（Y1−Ｘ） により変換データY2を求めてもよい。具体的
な演算回路自体は周知であるから省略する。
る変換データY1，Y2の値を全てROMに書いたも
のでも実現できる。又、先に変換データY1を上
述の様にして求め、このY1を用いて Y2＝Ｘ−（Y1−Ｘ） により変換データY2を求めてもよい。具体的
な演算回路自体は周知であるから省略する。
以上説明したように、MSBのＤ／Ａ変換誤差
に起因する歪が上下に分離して各々半分となり、
しかもこの歪みは入力信号のゼロクロス点付近で
は発生しない。
に起因する歪が上下に分離して各々半分となり、
しかもこの歪みは入力信号のゼロクロス点付近で
は発生しない。
なお、変換データY1，Y2を時分割処理して直
列データとし、１つのＤ／Ａ変換器により、アナ
ログ変換することにより、アナログ出力y1，−y2
を直列アナログデータ列とし、これを２つのサン
プルホールド回路を用いて並列アナログ出力y1，
−y2に変換してもよい。
列データとし、１つのＤ／Ａ変換器により、アナ
ログ変換することにより、アナログ出力y1，−y2
を直列アナログデータ列とし、これを２つのサン
プルホールド回路を用いて並列アナログ出力y1，
−y2に変換してもよい。
又、変換データY1，Y2の入力データＸに対す
る傾斜も、必要に応じて種々なる値を用いてもよ
い。また、これら変換データY1，Y2の組を傾斜
を異ならせて多数組求めてＤ／Ａ変換し、これら
を合計して例えばｎ組であれば入力データＸの
2n倍に相当するアナログデータを得る様にして
もよい。
る傾斜も、必要に応じて種々なる値を用いてもよ
い。また、これら変換データY1，Y2の組を傾斜
を異ならせて多数組求めてＤ／Ａ変換し、これら
を合計して例えばｎ組であれば入力データＸの
2n倍に相当するアナログデータを得る様にして
もよい。
以上の実施例ではオフセツトバイナリ方式のデ
イジタルデータについて述べたが、この他2′sコ
ンプリメンタリ方式あるいはサインマグニチユー
ド方式のデイジタルデータについても適用出来
る。例えば2′sコンプリメンタリは上述のオフセ
ツトバイナリによるデイジタルデータのMSBの
みを反転させたものであるから、このMSBをデ
ータ変換回路２の前段で再び反転させておけばよ
い。
イジタルデータについて述べたが、この他2′sコ
ンプリメンタリ方式あるいはサインマグニチユー
ド方式のデイジタルデータについても適用出来
る。例えば2′sコンプリメンタリは上述のオフセ
ツトバイナリによるデイジタルデータのMSBの
みを反転させたものであるから、このMSBをデ
ータ変換回路２の前段で再び反転させておけばよ
い。
以上説明した様に、本発明によれば、MSBに
対するＤ／Ａ変換誤差に起因する歪が少なくとも
２ヵ所にわかれ各々のレベルも減少する。しか
も、これらの歪は入力信号のゼロクロス点付近で
は発生しないので、微少入力信号時のＳ／Ｎ比を
下げることが出来る等優れた効果を得ることが出
来る。
対するＤ／Ａ変換誤差に起因する歪が少なくとも
２ヵ所にわかれ各々のレベルも減少する。しか
も、これらの歪は入力信号のゼロクロス点付近で
は発生しないので、微少入力信号時のＳ／Ｎ比を
下げることが出来る等優れた効果を得ることが出
来る。
第１図は本発明の一実施例を示すブロツク図、
第２図はその動作を説明する線図である。 １……CDプレーヤ、２……データ変換回路、
３……インバータ、４，５……DA変換器。
第２図はその動作を説明する線図である。 １……CDプレーヤ、２……データ変換回路、
３……インバータ、４，５……DA変換器。
Claims (1)
- １ 入力デイジタルデータから所定のビツト数の
上位ビツトデータを抜き出し所定の補正データを
得る手段と、上記入力デイジタルデータの下位ビ
ツトに桁を合わせて上記所定の補正データを加算
及び減算し第１及び第２のデイジタルデータを得
る加算器及び減算器と、上記第１及び第２のデイ
ジタルデータをそれぞれＤ／Ａ変換して第１及び
第２のアナログデータを得るＤ／Ａ変換器と、上
記第１及び第２のアナログデータを加算しアナロ
グ出力を得る加算器回路を具備することを特徴と
するＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14975588A JPH01318320A (ja) | 1988-06-17 | 1988-06-17 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14975588A JPH01318320A (ja) | 1988-06-17 | 1988-06-17 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01318320A JPH01318320A (ja) | 1989-12-22 |
| JPH0461530B2 true JPH0461530B2 (ja) | 1992-10-01 |
Family
ID=15482042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14975588A Granted JPH01318320A (ja) | 1988-06-17 | 1988-06-17 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01318320A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2578803Y2 (ja) * | 1990-04-27 | 1998-08-20 | 株式会社ケンウッド | Ｄ／ａ変換回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123228A (ja) * | 1986-11-13 | 1988-05-27 | Nippon Columbia Co Ltd | デジタルアナログ変換器 |
-
1988
- 1988-06-17 JP JP14975588A patent/JPH01318320A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123228A (ja) * | 1986-11-13 | 1988-05-27 | Nippon Columbia Co Ltd | デジタルアナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01318320A (ja) | 1989-12-22 |
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