JP2002084192A - カスケードａ／ｄ変換器 - Google Patents
カスケードａ／ｄ変換器Info
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- JP2002084192A JP2002084192A JP2000271360A JP2000271360A JP2002084192A JP 2002084192 A JP2002084192 A JP 2002084192A JP 2000271360 A JP2000271360 A JP 2000271360A JP 2000271360 A JP2000271360 A JP 2000271360A JP 2002084192 A JP2002084192 A JP 2002084192A
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Abstract
(57)【要約】
【課題】 振幅の大きなステップ入力が印加された場合
であっても、後段回路の過渡的な飽和を回避しセトリン
グを改善したカスケードＡ／Ｄ変換器を実現する。 【解決手段】 アナログ入力信号を増幅する増幅器と、
アナログ信号をディジタル信号に変換するＡ／Ｄ変換器
と、このＡ／Ｄ変換器の出力を再びアナログ信号に変換
するＤ／Ａ変換器と、このＤ／Ａ変換器の出力を増幅器
の出力から減算する減算器とを複数段カスケード接続し
て構成されるカスケードＡ／Ｄ変換器において、前段の
出力信号が過大になった場合に後段の増幅器の出力電圧
を一定電圧値にクランプするクランプ手段を設ける。
であっても、後段回路の過渡的な飽和を回避しセトリン
グを改善したカスケードＡ／Ｄ変換器を実現する。 【解決手段】 アナログ入力信号を増幅する増幅器と、
アナログ信号をディジタル信号に変換するＡ／Ｄ変換器
と、このＡ／Ｄ変換器の出力を再びアナログ信号に変換
するＤ／Ａ変換器と、このＤ／Ａ変換器の出力を増幅器
の出力から減算する減算器とを複数段カスケード接続し
て構成されるカスケードＡ／Ｄ変換器において、前段の
出力信号が過大になった場合に後段の増幅器の出力電圧
を一定電圧値にクランプするクランプ手段を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、カスケードＡ／Ｄ
変換器に関し、特に後段回路の過渡的な飽和を回避しセ
トリングを改善したカスケードＡ／Ｄ変換器に関する。
変換器に関し、特に後段回路の過渡的な飽和を回避しセ
トリングを改善したカスケードＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来のカスケードＡ／Ｄ変換器はアナロ
グ入力信号を比較器等を用いた１ビットＡ／Ｄ変換器で
変換し、同時に変換した値をＤ／Ａ変換器でアナログ信
号に変換すると共にアナログ入力信号から減算する。こ
のようなステージを複数段カスケードに接続することに
よりＡ／Ｄ変換器を構成するものである。
グ入力信号を比較器等を用いた１ビットＡ／Ｄ変換器で
変換し、同時に変換した値をＤ／Ａ変換器でアナログ信
号に変換すると共にアナログ入力信号から減算する。こ
のようなステージを複数段カスケードに接続することに
よりＡ／Ｄ変換器を構成するものである。
【０００３】また、ｎビットＡ／Ｄ変換器、ｎビットＤ
／Ａ変換器等から構成される前述のステージをｍ段カス
ケード接続すれば分解能ｎｍビットのカスケードＡ／Ｄ
変換器を構成することができる。
／Ａ変換器等から構成される前述のステージをｍ段カス
ケード接続すれば分解能ｎｍビットのカスケードＡ／Ｄ
変換器を構成することができる。
【０００４】図３はこのような従来のカスケードＡ／Ｄ
変換器の一例を示す構成ブロック図である。図３におい
て１ａ，１ｂ及び１ｃは利得が２倍である増幅器、２
ａ，２ｂ及び２ｃは減算器、３ａ，３ｂ，３ｃ及び３ｄ
は１ビットＡ／Ｄ変換器、４ａ，４ｂ及び４ｃは１ビッ
トＤ／Ａ変換器、１００はアナログ入力信号、１０１，
１０２，１０３及び１０４はディジタル出力信号であ
る。
変換器の一例を示す構成ブロック図である。図３におい
て１ａ，１ｂ及び１ｃは利得が２倍である増幅器、２
ａ，２ｂ及び２ｃは減算器、３ａ，３ｂ，３ｃ及び３ｄ
は１ビットＡ／Ｄ変換器、４ａ，４ｂ及び４ｃは１ビッ
トＤ／Ａ変換器、１００はアナログ入力信号、１０１，
１０２，１０３及び１０４はディジタル出力信号であ
る。
【０００５】また、１ａ，２ａ，３ａ及び４ａはステー
ジ５０ａを、１ｂ，２ｂ，３ｂ及び４ｂはステージ５０
ｂを、１ｃ，２ｃ，３ｃ及び４ｃはステージ５０ｃを、
３ｄはステージ５０ｄをそれぞれ構成している。
ジ５０ａを、１ｂ，２ｂ，３ｂ及び４ｂはステージ５０
ｂを、１ｃ，２ｃ，３ｃ及び４ｃはステージ５０ｃを、
３ｄはステージ５０ｄをそれぞれ構成している。
【０００６】アナログ入力信号１００は増幅器１ａ及び
１ビットＡ／Ｄ変換器３ａの入力端子に入力され、増幅
器１ａの出力は減算器２ａの加算入力端子に接続され
る。１ビットＡ／Ｄ変換器３ａの出力はＭＳＢ（Most S
ignificant Bit）であるディジタル出力信号１０１とし
て出力されると共に１ビットＤ／Ａ変換器４ａの入力端
子に接続される。また、１ビットＤ／Ａ変換器４ａの出
力は減算器２ａの減算入力端子に接続される。
１ビットＡ／Ｄ変換器３ａの入力端子に入力され、増幅
器１ａの出力は減算器２ａの加算入力端子に接続され
る。１ビットＡ／Ｄ変換器３ａの出力はＭＳＢ（Most S
ignificant Bit）であるディジタル出力信号１０１とし
て出力されると共に１ビットＤ／Ａ変換器４ａの入力端
子に接続される。また、１ビットＤ／Ａ変換器４ａの出
力は減算器２ａの減算入力端子に接続される。
【０００７】減算器２ａの出力は増幅器１ｂ及び１ビッ
トＡ／Ｄ変換器３ｂの入力端子に接続され、増幅器１ｂ
の出力は減算器２ｂの加算入力端子に接続される。１ビ
ットＡ／Ｄ変換器３ｂの出力はディジタル出力信号１０
２として出力されると共に１ビットＤ／Ａ変換器４ｂの
入力端子に接続される。また、１ビットＤ／Ａ変換器４
ｂの出力は減算器２ｂの減算入力端子に接続される。
トＡ／Ｄ変換器３ｂの入力端子に接続され、増幅器１ｂ
の出力は減算器２ｂの加算入力端子に接続される。１ビ
ットＡ／Ｄ変換器３ｂの出力はディジタル出力信号１０
２として出力されると共に１ビットＤ／Ａ変換器４ｂの
入力端子に接続される。また、１ビットＤ／Ａ変換器４
ｂの出力は減算器２ｂの減算入力端子に接続される。
【０００８】減算器２ｂの出力は増幅器１ｃ及び１ビッ
トＡ／Ｄ変換器３ｃの入力端子に接続され、増幅器１ｃ
の出力は減算器２ｃの加算入力端子に接続される。１ビ
ットＡ／Ｄ変換器３ｃの出力はディジタル出力信号１０
３として出力されると共に１ビットＤ／Ａ変換器４ｃの
入力端子に接続される。また、１ビットＤ／Ａ変換器４
ｃの出力は減算器２ｃの減算入力端子に接続される。
トＡ／Ｄ変換器３ｃの入力端子に接続され、増幅器１ｃ
の出力は減算器２ｃの加算入力端子に接続される。１ビ
ットＡ／Ｄ変換器３ｃの出力はディジタル出力信号１０
３として出力されると共に１ビットＤ／Ａ変換器４ｃの
入力端子に接続される。また、１ビットＤ／Ａ変換器４
ｃの出力は減算器２ｃの減算入力端子に接続される。
【０００９】さらに、減算器２ｃの出力は１ビットＡ／
Ｄ変換器３ｄの入力端子に接続され、１ビットＡ／Ｄ変
換器３ｄの出力はＬＳＢ（Least Significant Bit）で
あるディジタル出力信号１０４として出力される。
Ｄ変換器３ｄの入力端子に接続され、１ビットＡ／Ｄ変
換器３ｄの出力はＬＳＢ（Least Significant Bit）で
あるディジタル出力信号１０４として出力される。
【００１０】ここで、図３に示す従来例について説明す
る。アナログ入力信号１００は１ビットＡ／Ｄ変換器３
ａによりディジタル出力信号１０１に変換されると共に
増幅器１ａにより２倍に増幅される。
る。アナログ入力信号１００は１ビットＡ／Ｄ変換器３
ａによりディジタル出力信号１０１に変換されると共に
増幅器１ａにより２倍に増幅される。
【００１１】この時、ディジタル出力信号１０１は１ビ
ットＤ／Ａ変換器４ａにより再びアナログ信号に変換さ
れて、減算器２ａにおいて先に２倍に増幅されたアナロ
グ入力信号１００から減算される。
ットＤ／Ａ変換器４ａにより再びアナログ信号に変換さ
れて、減算器２ａにおいて先に２倍に増幅されたアナロ
グ入力信号１００から減算される。
【００１２】すなわち、ステージ５０ａではディジタル
出力信号１０１としてディジタル変換された分のアナロ
グ信号を減算して後段のステージ５０ｂに出力する
出力信号１０１としてディジタル変換された分のアナロ
グ信号を減算して後段のステージ５０ｂに出力する
【００１３】そして、このようなステージ５０ａ〜５０
ｄでの処理を順次行うことにより、ＭＳＢからＬＳＢま
でディジタル出力信号を順次得ることが可能になる。
ｄでの処理を順次行うことにより、ＭＳＢからＬＳＢま
でディジタル出力信号を順次得ることが可能になる。
【００１４】
【発明が解決しようとする課題】しかし、図３に示す従
来例では振幅の大きなステップ入力が印加された場合に
は、１ビットＡ／Ｄ変換器や１ビットＤ／Ａ変換器の遅
延時間により、減算器の出力が動作範囲を大きく超えて
しまいセトリングが悪化したり、後段のステージが過渡
的に飽和したりすると言った問題点があった。
来例では振幅の大きなステップ入力が印加された場合に
は、１ビットＡ／Ｄ変換器や１ビットＤ／Ａ変換器の遅
延時間により、減算器の出力が動作範囲を大きく超えて
しまいセトリングが悪化したり、後段のステージが過渡
的に飽和したりすると言った問題点があった。
【００１５】図４はこのような問題点を説明する説明図
である。図４において１ａ，２ａ，３ａ，４ａ，１ｂ，
２ｂ，３ｂ，４ｂは図３と同一符号を付してあり、何れ
も差動動作するものとする。また、１００ａ及び１００
ｂは差動のアナログ入力信号、１０１ａ及び１０２ａは
ディジタル出力信号の一部である。さらに、ステージ５
０ｂの一部とステージ５０ｃ及び５０ｄに関しては記載
を省略している。
である。図４において１ａ，２ａ，３ａ，４ａ，１ｂ，
２ｂ，３ｂ，４ｂは図３と同一符号を付してあり、何れ
も差動動作するものとする。また、１００ａ及び１００
ｂは差動のアナログ入力信号、１０１ａ及び１０２ａは
ディジタル出力信号の一部である。さらに、ステージ５
０ｂの一部とステージ５０ｃ及び５０ｄに関しては記載
を省略している。
【００１６】ここで、振幅の大きなステップ入力が印加
され、図４中”Ｖ１”及び”Ｖ２”の差動電圧である”
Ｖ１−Ｖ２”が過大になるとステージ５０ｂの増幅器１
ｂを構成する差動回路のトランジスタＱ１及びＱ２はリ
ニア動作範囲を超えてしまう。
され、図４中”Ｖ１”及び”Ｖ２”の差動電圧である”
Ｖ１−Ｖ２”が過大になるとステージ５０ｂの増幅器１
ｂを構成する差動回路のトランジスタＱ１及びＱ２はリ
ニア動作範囲を超えてしまう。
【００１７】このため、トランジスタＱ１には図４中”
Ｉ”に示す差動回路を構成する定電流源の出力電流が全
て流れ、一方、トランジスタＱ２には電流が全く流れな
くなり、図３中”Ｖ３”は正電源電圧”Ｖｃｃ”と等し
くなる。
Ｉ”に示す差動回路を構成する定電流源の出力電流が全
て流れ、一方、トランジスタＱ２には電流が全く流れな
くなり、図３中”Ｖ３”は正電源電圧”Ｖｃｃ”と等し
くなる。
【００１８】図４中”Ｑ３”に示すトランジスタのベー
ス・エミッタ間電圧を”ＶBEQ3”とすれば、図３中”Ｖ
４”に示す増幅器１ｂの出力電圧は、 Ｖ４＝Ｖｃｃ−ＶBEQ3 （１） となり、図３中”Ｑ４”に示す減算器２ｂを構成するト
ランジスタが飽和してしまうことになる。
ス・エミッタ間電圧を”ＶBEQ3”とすれば、図３中”Ｖ
４”に示す増幅器１ｂの出力電圧は、 Ｖ４＝Ｖｃｃ−ＶBEQ3 （１） となり、図３中”Ｑ４”に示す減算器２ｂを構成するト
ランジスタが飽和してしまうことになる。
【００１９】すなわち、振幅の大きなステップ入力が印
加された場合には、減算器の出力が動作範囲を大きく超
えてしまいセトリングが悪化したり、後段のステージが
過渡的に飽和したりすると言った問題点が生じる。従っ
て本発明が解決しようとする課題は、振幅の大きなステ
ップ入力が印加された場合であっても、後段回路の過渡
的な飽和を回避しセトリングを改善したカスケードＡ／
Ｄ変換器を実現することにある。
加された場合には、減算器の出力が動作範囲を大きく超
えてしまいセトリングが悪化したり、後段のステージが
過渡的に飽和したりすると言った問題点が生じる。従っ
て本発明が解決しようとする課題は、振幅の大きなステ
ップ入力が印加された場合であっても、後段回路の過渡
的な飽和を回避しセトリングを改善したカスケードＡ／
Ｄ変換器を実現することにある。
【００２０】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、アナロ
グ入力信号を増幅する増幅器と、前記アナログ信号をデ
ィジタル信号に変換するＡ／Ｄ変換器と、このＡ／Ｄ変
換器の出力を再びアナログ信号に変換するＤ／Ａ変換器
と、このＤ／Ａ変換器の出力を前記増幅器の出力から減
算する減算器とを複数段カスケード接続して構成される
カスケードＡ／Ｄ変換器において、前段の出力信号が過
大になった場合に後段の前記増幅器の出力電圧を一定電
圧値にクランプするクランプ手段を備えたことにより、
後段回路の過渡的な飽和を回避しセトリングを改善する
ことが可能になる。
るために、本発明のうち請求項１記載の発明は、アナロ
グ入力信号を増幅する増幅器と、前記アナログ信号をデ
ィジタル信号に変換するＡ／Ｄ変換器と、このＡ／Ｄ変
換器の出力を再びアナログ信号に変換するＤ／Ａ変換器
と、このＤ／Ａ変換器の出力を前記増幅器の出力から減
算する減算器とを複数段カスケード接続して構成される
カスケードＡ／Ｄ変換器において、前段の出力信号が過
大になった場合に後段の前記増幅器の出力電圧を一定電
圧値にクランプするクランプ手段を備えたことにより、
後段回路の過渡的な飽和を回避しセトリングを改善する
ことが可能になる。
【００２１】請求項２記載の発明は、請求項１記載の発
明であるカスケードＡ／Ｄ変換器において、前記クラン
プ手段が、前段の出力信号が過大になった場合を検出し
て電圧を出力するクランプ回路と、後段の前記増幅器の
出力に前記電圧を加算して前記増幅器の出力電圧を一定
電圧値にクランプする加算器とから構成されることによ
り、後段回路の過渡的な飽和を回避しセトリングを改善
することが可能になる。
明であるカスケードＡ／Ｄ変換器において、前記クラン
プ手段が、前段の出力信号が過大になった場合を検出し
て電圧を出力するクランプ回路と、後段の前記増幅器の
出力に前記電圧を加算して前記増幅器の出力電圧を一定
電圧値にクランプする加算器とから構成されることによ
り、後段回路の過渡的な飽和を回避しセトリングを改善
することが可能になる。
【００２２】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るカスケードＡ／Ｄ変換器
の一実施例を示す構成ブロック図である。図１において
１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃ，３ａ，３ｂ，３
ｃ，３ｄ，４ａ，４ｂ，４ｃ，５０ａ，５０ｄ，１００
及び１０１は図３と同一符号を付してあり、５ａ及び５
ｂはクランプ回路、６ａ及び６ｂは加算器、１０２ｂ，
１０３ｂ及び１０４ｂはディジタル出力信号である。
説明する。図１は本発明に係るカスケードＡ／Ｄ変換器
の一実施例を示す構成ブロック図である。図１において
１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃ，３ａ，３ｂ，３
ｃ，３ｄ，４ａ，４ｂ，４ｃ，５０ａ，５０ｄ，１００
及び１０１は図３と同一符号を付してあり、５ａ及び５
ｂはクランプ回路、６ａ及び６ｂは加算器、１０２ｂ，
１０３ｂ及び１０４ｂはディジタル出力信号である。
【００２３】また、１ｂ，２ｂ，３ｂ，４ｂ及び５ａは
ステージ５１を、１ｃ，２ｃ，３ｃ，４ｃ及び５ｂはス
テージ５２をそれぞれ構成している。
ステージ５１を、１ｃ，２ｃ，３ｃ，４ｃ及び５ｂはス
テージ５２をそれぞれ構成している。
【００２４】アナログ入力信号１００は増幅器１ａ及び
１ビットＡ／Ｄ変換器３ａの入力端子に入力され、増幅
器１ａの出力は減算器２ａの加算入力端子に接続され
る。１ビットＡ／Ｄ変換器３ａの出力はＭＳＢ（Most S
ignificant Bit）であるディジタル出力信号１０１とし
て出力されると共に１ビットＤ／Ａ変換器４ａの入力端
子に接続される。また、１ビットＤ／Ａ変換器４ａの出
力は減算器２ａの減算入力端子に接続される。
１ビットＡ／Ｄ変換器３ａの入力端子に入力され、増幅
器１ａの出力は減算器２ａの加算入力端子に接続され
る。１ビットＡ／Ｄ変換器３ａの出力はＭＳＢ（Most S
ignificant Bit）であるディジタル出力信号１０１とし
て出力されると共に１ビットＤ／Ａ変換器４ａの入力端
子に接続される。また、１ビットＤ／Ａ変換器４ａの出
力は減算器２ａの減算入力端子に接続される。
【００２５】減算器２ａの出力はクランプ回路５ａの入
力端子に接続され、クランプ回路５ａの一方の出力端子
からは減算器２ａの出力がそのまま出力され増幅器１ｂ
及び１ビットＡ／Ｄ変換器３ｂの入力端子に接続され、
増幅器１ｂの出力は加算器６ａの一方の入力端子に接続
される。また、クランプ回路５ａの他方の出力端子は加
算器６ａの他方の入力端子に接続される。
力端子に接続され、クランプ回路５ａの一方の出力端子
からは減算器２ａの出力がそのまま出力され増幅器１ｂ
及び１ビットＡ／Ｄ変換器３ｂの入力端子に接続され、
増幅器１ｂの出力は加算器６ａの一方の入力端子に接続
される。また、クランプ回路５ａの他方の出力端子は加
算器６ａの他方の入力端子に接続される。
【００２６】加算器６ａの出力は減算器２ｂの加算入力
端子に接続され、１ビットＡ／Ｄ変換器３ｂの出力はデ
ィジタル出力信号１０２ｂとして出力されると共に１ビ
ットＤ／Ａ変換器４ｂの入力端子に接続される。また、
１ビットＤ／Ａ変換器４ｂの出力は減算器２ｂの減算入
力端子に接続される。
端子に接続され、１ビットＡ／Ｄ変換器３ｂの出力はデ
ィジタル出力信号１０２ｂとして出力されると共に１ビ
ットＤ／Ａ変換器４ｂの入力端子に接続される。また、
１ビットＤ／Ａ変換器４ｂの出力は減算器２ｂの減算入
力端子に接続される。
【００２７】減算器２ｂの出力はクランプ回路５ｂの入
力端子に接続され、クランプ回路５ｂの一方の出力端子
からは減算器２ｂの出力がそのまま出力され増幅器１ｃ
及び１ビットＡ／Ｄ変換器３ｃの入力端子に接続され、
増幅器１ｃの出力は加算器６ｂの一方の入力端子に接続
される。また、クランプ回路５ｂの他方の出力端子は加
算器６ｂの他方の入力端子に接続される。
力端子に接続され、クランプ回路５ｂの一方の出力端子
からは減算器２ｂの出力がそのまま出力され増幅器１ｃ
及び１ビットＡ／Ｄ変換器３ｃの入力端子に接続され、
増幅器１ｃの出力は加算器６ｂの一方の入力端子に接続
される。また、クランプ回路５ｂの他方の出力端子は加
算器６ｂの他方の入力端子に接続される。
【００２８】加算器６ｂの出力は減算器２ｃの加算入力
端子に接続され、１ビットＡ／Ｄ変換器３ｃの出力はデ
ィジタル出力信号１０３ｂとして出力されると共に１ビ
ットＤ／Ａ変換器４ｃの入力端子に接続される。また、
１ビットＤ／Ａ変換器４ｃの出力は減算器２ｃの減算入
力端子に接続される。
端子に接続され、１ビットＡ／Ｄ変換器３ｃの出力はデ
ィジタル出力信号１０３ｂとして出力されると共に１ビ
ットＤ／Ａ変換器４ｃの入力端子に接続される。また、
１ビットＤ／Ａ変換器４ｃの出力は減算器２ｃの減算入
力端子に接続される。
【００２９】さらに、減算器２ｃの出力は１ビットＡ／
Ｄ変換器３ｄの入力端子に接続され、１ビットＡ／Ｄ変
換器３ｄの出力はＬＳＢ（Least Significant Bit）で
あるディジタル出力信号１０４ｂとして出力される。
Ｄ変換器３ｄの入力端子に接続され、１ビットＡ／Ｄ変
換器３ｄの出力はＬＳＢ（Least Significant Bit）で
あるディジタル出力信号１０４ｂとして出力される。
【００３０】ここで、図１に示す実施例の動作を図２を
用いて説明する。但し、図３に示す従来例と同様の動作
説明は省略する。また、図２は実施例の動作を説明する
説明図である。
用いて説明する。但し、図３に示す従来例と同様の動作
説明は省略する。また、図２は実施例の動作を説明する
説明図である。
【００３１】図２において１ａ，２ａ，３ａ，４ａ，５
ａ，１ｂ，２ｂ，３ｂ，４ｂは図１と同一符号を付して
あり、何れも差動動作するものとする。また、１００ａ
及び１００ｂは差動のアナログ入力信号、１０１ｃ及び
１０２ｃはディジタル出力信号の一部である。さらに、
ステージ５１の一部とステージ５２及び５０ｄに関して
は記載を省略している。
ａ，１ｂ，２ｂ，３ｂ，４ｂは図１と同一符号を付して
あり、何れも差動動作するものとする。また、１００ａ
及び１００ｂは差動のアナログ入力信号、１０１ｃ及び
１０２ｃはディジタル出力信号の一部である。さらに、
ステージ５１の一部とステージ５２及び５０ｄに関して
は記載を省略している。
【００３２】図１に示す実施例では図２中”Ｑ５”及
び”Ｑ６”に示すクランプ回路５ａを構成するトランジ
スタのベース・エミッタ間電圧を”ＶBEQ5”及び”Ｖ
BEQ6”とし、クランプ回路５ａを構成する抵抗及びこの
抵抗に接続される定電流源の出力電流をそれぞれ”Ｒ
１”及び”Ｉ２”とした場合、 ＶBEQ5＝（Ｖ１−Ｖ２）−Ｉ２・Ｒ１ （２） ＶBEQ6＝（Ｖ２−Ｖ１）−Ｉ２・Ｒ１ （３） となる。
び”Ｑ６”に示すクランプ回路５ａを構成するトランジ
スタのベース・エミッタ間電圧を”ＶBEQ5”及び”Ｖ
BEQ6”とし、クランプ回路５ａを構成する抵抗及びこの
抵抗に接続される定電流源の出力電流をそれぞれ”Ｒ
１”及び”Ｉ２”とした場合、 ＶBEQ5＝（Ｖ１−Ｖ２）−Ｉ２・Ｒ１ （２） ＶBEQ6＝（Ｖ２−Ｖ１）−Ｉ２・Ｒ１ （３） となる。
【００３３】式（２）及び式（３）から分かるように”
ＶBEQ5”及び”ＶBEQ6”は”Ｖ１−Ｖ２”及び”Ｖ２−
Ｖ１”に比例するので”Ｖ１−Ｖ２”若しくは”Ｖ２−
Ｖ１”が過大になった場合にはトランジスタ”Ｑ５”若
しくは”Ｑ６”が”ＯＮ”になる。
ＶBEQ5”及び”ＶBEQ6”は”Ｖ１−Ｖ２”及び”Ｖ２−
Ｖ１”に比例するので”Ｖ１−Ｖ２”若しくは”Ｖ２−
Ｖ１”が過大になった場合にはトランジスタ”Ｑ５”若
しくは”Ｑ６”が”ＯＮ”になる。
【００３４】例えば、図１に示す実施例に振幅の大きな
ステップ入力が印加され、図２中”Ｖ１”及び”Ｖ２”
の差動電圧である”Ｖ１−Ｖ２”が過大になると図２
中”Ｑ５”に示すトランジスタが”ＯＮ”になる。
ステップ入力が印加され、図２中”Ｖ１”及び”Ｖ２”
の差動電圧である”Ｖ１−Ｖ２”が過大になると図２
中”Ｑ５”に示すトランジスタが”ＯＮ”になる。
【００３５】一方、図２中”Ｖ１”及び”Ｖ２”の差動
電圧である”Ｖ１−Ｖ２”が過大になると、図２中”Ｑ
７”示すトランジスタには図２中”Ｉ３”に示す差動回
路を構成する定電流源の出力電流が全て流れ、一方、図
２中”Ｑ８”に示すトランジスタには電流が全く流れな
くなる。
電圧である”Ｖ１−Ｖ２”が過大になると、図２中”Ｑ
７”示すトランジスタには図２中”Ｉ３”に示す差動回
路を構成する定電流源の出力電流が全て流れ、一方、図
２中”Ｑ８”に示すトランジスタには電流が全く流れな
くなる。
【００３６】但し、図２中”Ｑ５”に示すトランジスタ
のコレクタは図２中”Ａ”に示すノードに接続されてい
るので、図２中”Ｒ２”に示す抵抗には図２中”Ｑ５”
に示すトランジスタを介して”Ｉ２”の電流が流れるこ
とになり、ノード”Ａ”の電圧”Ｖ５”は、 Ｖ５＝Ｖｃｃ−Ｒ２・Ｉ２ （４） となる。
のコレクタは図２中”Ａ”に示すノードに接続されてい
るので、図２中”Ｒ２”に示す抵抗には図２中”Ｑ５”
に示すトランジスタを介して”Ｉ２”の電流が流れるこ
とになり、ノード”Ａ”の電圧”Ｖ５”は、 Ｖ５＝Ｖｃｃ−Ｒ２・Ｉ２ （４） となる。
【００３７】そして、図２中”Ｖ６”に示す電圧である
減算器２ｂへの入力電圧は、図２中”Ｑ９”に示すトラ
ンジスタのベース・エミッタ間電圧を”ＶBEQ9”とすれ
ば Ｖ６＝Ｖｃｃ−Ｒ２・Ｉ２−ＶBEQ9 ＝（Ｖｃｃ−ＶBEQ9）−Ｒ２・Ｉ２ （５） となる。
減算器２ｂへの入力電圧は、図２中”Ｑ９”に示すトラ
ンジスタのベース・エミッタ間電圧を”ＶBEQ9”とすれ
ば Ｖ６＝Ｖｃｃ−Ｒ２・Ｉ２−ＶBEQ9 ＝（Ｖｃｃ−ＶBEQ9）−Ｒ２・Ｉ２ （５） となる。
【００３８】すなわち、前段のステージ５０ａの出力が
過大になった場合にはクランプ回路５ａは増幅器１ｂの
出力値を式（５）に示すような一定値にクランプする。
過大になった場合にはクランプ回路５ａは増幅器１ｂの
出力値を式（５）に示すような一定値にクランプする。
【００３９】式（５）は従来例の場合を示す式（１）と
比較して”Ｒ２・Ｉ２”だけ余分に電圧を下げることが
できるので、図２中”Ｑ１０”に示す減算器２ｂを構成
するトランジスタが飽和することを回避することが可能
になる。
比較して”Ｒ２・Ｉ２”だけ余分に電圧を下げることが
できるので、図２中”Ｑ１０”に示す減算器２ｂを構成
するトランジスタが飽和することを回避することが可能
になる。
【００４０】この結果、前段の出力信号が過大になった
場合に増幅器の出力電圧を一定電圧値にクランプするク
ランプ回路を各段に設けることにより、振幅の大きなス
テップ入力が印加された場合であっても、後段回路であ
る減算器２ｂの過渡的な飽和を回避しセトリングを改善
することが可能になる。
場合に増幅器の出力電圧を一定電圧値にクランプするク
ランプ回路を各段に設けることにより、振幅の大きなス
テップ入力が印加された場合であっても、後段回路であ
る減算器２ｂの過渡的な飽和を回避しセトリングを改善
することが可能になる。
【００４１】なお、図１に示す実施例ではクランプ回路
の出力を加算器により増幅器の出力に足し込んで増幅器
の出力をクランプする構成を例示しているが、クランプ
回路及び加算器を１つのクランプ手段としても構わな
い。
の出力を加算器により増幅器の出力に足し込んで増幅器
の出力をクランプする構成を例示しているが、クランプ
回路及び加算器を１つのクランプ手段としても構わな
い。
【００４２】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１及び請
求項２の発明によれば、前段の出力信号が過大になった
場合に増幅器の出力電圧を一定電圧値にクランプするク
ランプ回路を各段に設けることにより、振幅の大きなス
テップ入力が印加された場合であっても、後段回路であ
る減算器の過渡的な飽和を回避しセトリングを改善する
ことが可能になる。
本発明によれば次のような効果がある。請求項１及び請
求項２の発明によれば、前段の出力信号が過大になった
場合に増幅器の出力電圧を一定電圧値にクランプするク
ランプ回路を各段に設けることにより、振幅の大きなス
テップ入力が印加された場合であっても、後段回路であ
る減算器の過渡的な飽和を回避しセトリングを改善する
ことが可能になる。
【図１】本発明に係るカスケードＡ／Ｄ変換器の一実施
例を示す構成ブロック図である。
例を示す構成ブロック図である。
【図２】実施例の動作を説明する説明図である。
【図３】従来のカスケードＡ／Ｄ変換器の一例を示す構
成ブロック図である。
成ブロック図である。
【図４】問題点を説明する説明図である。
１ａ，１ｂ，１ｃ 増幅器 ２ａ，２ｂ，２ｃ 減算器 ３ａ，３ｂ，３ｃ，３ｄ １ビットＡ／Ｄ変換器 ４ａ，４ｂ，４ｃ １ビットＤ／Ａ変換器 ５ａ，５ｂ クランプ回路 ６ａ，６ｂ 加算器 ５０ａ，５０ｂ，５０ｃ，５０ｄ，５１，５２ ステー
ジ １００，１００ａ，１００ｂ アナログ入力信号 １０１，１０１ａ，１０１ｃ，１０２，１０２ａ，１０
２ｂ，１０２ｃ，１０３，１０３ｂ，１０４，１０４ｂ
ディジタル出力信号
ジ １００，１００ａ，１００ｂ アナログ入力信号 １０１，１０１ａ，１０１ｃ，１０２，１０２ａ，１０
２ｂ，１０２ｃ，１０３，１０３ｂ，１０４，１０４ｂ
ディジタル出力信号
Claims (2)
- 【請求項１】アナログ入力信号を増幅する増幅器と、前
記アナログ信号をディジタル信号に変換するＡ／Ｄ変換
器と、このＡ／Ｄ変換器の出力を再びアナログ信号に変
換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力を前記
増幅器の出力から減算する減算器とを複数段カスケード
接続して構成されるカスケードＡ／Ｄ変換器において、 前段の出力信号が過大になった場合に後段の前記増幅器
の出力電圧を一定電圧値にクランプするクランプ手段を
を備えたことを特徴とするカスケードＡ／Ｄ変換器。 - 【請求項２】前記クランプ手段が、 前段の出力信号が過大になった場合を検出して電圧を出
力するクランプ回路と、 後段の前記増幅器の出力に前記電圧を加算して前記増幅
器の出力電圧を一定電圧値にクランプする加算器とから
構成されることを特徴とする請求項１記載のカスケード
Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000271360A JP3937210B2 (ja) | 2000-09-07 | 2000-09-07 | カスケードａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000271360A JP3937210B2 (ja) | 2000-09-07 | 2000-09-07 | カスケードａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002084192A true JP2002084192A (ja) | 2002-03-22 |
| JP3937210B2 JP3937210B2 (ja) | 2007-06-27 |
Family
ID=18757663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000271360A Expired - Fee Related JP3937210B2 (ja) | 2000-09-07 | 2000-09-07 | カスケードａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3937210B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008228247A (ja) * | 2007-03-16 | 2008-09-25 | Renesas Technology Corp | パイプライン型ａ／ｄ変換器およびそれを内蔵した半導体集積回路 |
-
2000
- 2000-09-07 JP JP2000271360A patent/JP3937210B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008228247A (ja) * | 2007-03-16 | 2008-09-25 | Renesas Technology Corp | パイプライン型ａ／ｄ変換器およびそれを内蔵した半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3937210B2 (ja) | 2007-06-27 |
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