JP2002084192A - カスケードa/d変換器 - Google Patents
カスケードa/d変換器Info
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Abstract
であっても、後段回路の過渡的な飽和を回避しセトリン
グを改善したカスケードA/D変換器を実現する。 【解決手段】 アナログ入力信号を増幅する増幅器と、
アナログ信号をディジタル信号に変換するA/D変換器
と、このA/D変換器の出力を再びアナログ信号に変換
するD/A変換器と、このD/A変換器の出力を増幅器
の出力から減算する減算器とを複数段カスケード接続し
て構成されるカスケードA/D変換器において、前段の
出力信号が過大になった場合に後段の増幅器の出力電圧
を一定電圧値にクランプするクランプ手段を設ける。
Description
変換器に関し、特に後段回路の過渡的な飽和を回避しセ
トリングを改善したカスケードA/D変換器に関する。
グ入力信号を比較器等を用いた1ビットA/D変換器で
変換し、同時に変換した値をD/A変換器でアナログ信
号に変換すると共にアナログ入力信号から減算する。こ
のようなステージを複数段カスケードに接続することに
よりA/D変換器を構成するものである。
/A変換器等から構成される前述のステージをm段カス
ケード接続すれば分解能nmビットのカスケードA/D
変換器を構成することができる。
変換器の一例を示す構成ブロック図である。図3におい
て1a,1b及び1cは利得が2倍である増幅器、2
a,2b及び2cは減算器、3a,3b,3c及び3d
は1ビットA/D変換器、4a,4b及び4cは1ビッ
トD/A変換器、100はアナログ入力信号、101,
102,103及び104はディジタル出力信号であ
る。
ジ50aを、1b,2b,3b及び4bはステージ50
bを、1c,2c,3c及び4cはステージ50cを、
3dはステージ50dをそれぞれ構成している。
1ビットA/D変換器3aの入力端子に入力され、増幅
器1aの出力は減算器2aの加算入力端子に接続され
る。1ビットA/D変換器3aの出力はMSB(Most S
ignificant Bit)であるディジタル出力信号101とし
て出力されると共に1ビットD/A変換器4aの入力端
子に接続される。また、1ビットD/A変換器4aの出
力は減算器2aの減算入力端子に接続される。
トA/D変換器3bの入力端子に接続され、増幅器1b
の出力は減算器2bの加算入力端子に接続される。1ビ
ットA/D変換器3bの出力はディジタル出力信号10
2として出力されると共に1ビットD/A変換器4bの
入力端子に接続される。また、1ビットD/A変換器4
bの出力は減算器2bの減算入力端子に接続される。
トA/D変換器3cの入力端子に接続され、増幅器1c
の出力は減算器2cの加算入力端子に接続される。1ビ
ットA/D変換器3cの出力はディジタル出力信号10
3として出力されると共に1ビットD/A変換器4cの
入力端子に接続される。また、1ビットD/A変換器4
cの出力は減算器2cの減算入力端子に接続される。
D変換器3dの入力端子に接続され、1ビットA/D変
換器3dの出力はLSB(Least Significant Bit)で
あるディジタル出力信号104として出力される。
る。アナログ入力信号100は1ビットA/D変換器3
aによりディジタル出力信号101に変換されると共に
増幅器1aにより2倍に増幅される。
ットD/A変換器4aにより再びアナログ信号に変換さ
れて、減算器2aにおいて先に2倍に増幅されたアナロ
グ入力信号100から減算される。
出力信号101としてディジタル変換された分のアナロ
グ信号を減算して後段のステージ50bに出力する
dでの処理を順次行うことにより、MSBからLSBま
でディジタル出力信号を順次得ることが可能になる。
来例では振幅の大きなステップ入力が印加された場合に
は、1ビットA/D変換器や1ビットD/A変換器の遅
延時間により、減算器の出力が動作範囲を大きく超えて
しまいセトリングが悪化したり、後段のステージが過渡
的に飽和したりすると言った問題点があった。
である。図4において1a,2a,3a,4a,1b,
2b,3b,4bは図3と同一符号を付してあり、何れ
も差動動作するものとする。また、100a及び100
bは差動のアナログ入力信号、101a及び102aは
ディジタル出力信号の一部である。さらに、ステージ5
0bの一部とステージ50c及び50dに関しては記載
を省略している。
され、図4中”V1”及び”V2”の差動電圧である”
V1−V2”が過大になるとステージ50bの増幅器1
bを構成する差動回路のトランジスタQ1及びQ2はリ
ニア動作範囲を超えてしまう。
I”に示す差動回路を構成する定電流源の出力電流が全
て流れ、一方、トランジスタQ2には電流が全く流れな
くなり、図3中”V3”は正電源電圧”Vcc”と等し
くなる。
ス・エミッタ間電圧を”VBEQ3”とすれば、図3中”V
4”に示す増幅器1bの出力電圧は、 V4=Vcc−VBEQ3 (1) となり、図3中”Q4”に示す減算器2bを構成するト
ランジスタが飽和してしまうことになる。
加された場合には、減算器の出力が動作範囲を大きく超
えてしまいセトリングが悪化したり、後段のステージが
過渡的に飽和したりすると言った問題点が生じる。従っ
て本発明が解決しようとする課題は、振幅の大きなステ
ップ入力が印加された場合であっても、後段回路の過渡
的な飽和を回避しセトリングを改善したカスケードA/
D変換器を実現することにある。
るために、本発明のうち請求項1記載の発明は、アナロ
グ入力信号を増幅する増幅器と、前記アナログ信号をデ
ィジタル信号に変換するA/D変換器と、このA/D変
換器の出力を再びアナログ信号に変換するD/A変換器
と、このD/A変換器の出力を前記増幅器の出力から減
算する減算器とを複数段カスケード接続して構成される
カスケードA/D変換器において、前段の出力信号が過
大になった場合に後段の前記増幅器の出力電圧を一定電
圧値にクランプするクランプ手段を備えたことにより、
後段回路の過渡的な飽和を回避しセトリングを改善する
ことが可能になる。
明であるカスケードA/D変換器において、前記クラン
プ手段が、前段の出力信号が過大になった場合を検出し
て電圧を出力するクランプ回路と、後段の前記増幅器の
出力に前記電圧を加算して前記増幅器の出力電圧を一定
電圧値にクランプする加算器とから構成されることによ
り、後段回路の過渡的な飽和を回避しセトリングを改善
することが可能になる。
説明する。図1は本発明に係るカスケードA/D変換器
の一実施例を示す構成ブロック図である。図1において
1a,1b,1c,2a,2b,2c,3a,3b,3
c,3d,4a,4b,4c,50a,50d,100
及び101は図3と同一符号を付してあり、5a及び5
bはクランプ回路、6a及び6bは加算器、102b,
103b及び104bはディジタル出力信号である。
ステージ51を、1c,2c,3c,4c及び5bはス
テージ52をそれぞれ構成している。
1ビットA/D変換器3aの入力端子に入力され、増幅
器1aの出力は減算器2aの加算入力端子に接続され
る。1ビットA/D変換器3aの出力はMSB(Most S
ignificant Bit)であるディジタル出力信号101とし
て出力されると共に1ビットD/A変換器4aの入力端
子に接続される。また、1ビットD/A変換器4aの出
力は減算器2aの減算入力端子に接続される。
力端子に接続され、クランプ回路5aの一方の出力端子
からは減算器2aの出力がそのまま出力され増幅器1b
及び1ビットA/D変換器3bの入力端子に接続され、
増幅器1bの出力は加算器6aの一方の入力端子に接続
される。また、クランプ回路5aの他方の出力端子は加
算器6aの他方の入力端子に接続される。
端子に接続され、1ビットA/D変換器3bの出力はデ
ィジタル出力信号102bとして出力されると共に1ビ
ットD/A変換器4bの入力端子に接続される。また、
1ビットD/A変換器4bの出力は減算器2bの減算入
力端子に接続される。
力端子に接続され、クランプ回路5bの一方の出力端子
からは減算器2bの出力がそのまま出力され増幅器1c
及び1ビットA/D変換器3cの入力端子に接続され、
増幅器1cの出力は加算器6bの一方の入力端子に接続
される。また、クランプ回路5bの他方の出力端子は加
算器6bの他方の入力端子に接続される。
端子に接続され、1ビットA/D変換器3cの出力はデ
ィジタル出力信号103bとして出力されると共に1ビ
ットD/A変換器4cの入力端子に接続される。また、
1ビットD/A変換器4cの出力は減算器2cの減算入
力端子に接続される。
D変換器3dの入力端子に接続され、1ビットA/D変
換器3dの出力はLSB(Least Significant Bit)で
あるディジタル出力信号104bとして出力される。
用いて説明する。但し、図3に示す従来例と同様の動作
説明は省略する。また、図2は実施例の動作を説明する
説明図である。
a,1b,2b,3b,4bは図1と同一符号を付して
あり、何れも差動動作するものとする。また、100a
及び100bは差動のアナログ入力信号、101c及び
102cはディジタル出力信号の一部である。さらに、
ステージ51の一部とステージ52及び50dに関して
は記載を省略している。
び”Q6”に示すクランプ回路5aを構成するトランジ
スタのベース・エミッタ間電圧を”VBEQ5”及び”V
BEQ6”とし、クランプ回路5aを構成する抵抗及びこの
抵抗に接続される定電流源の出力電流をそれぞれ”R
1”及び”I2”とした場合、 VBEQ5=(V1−V2)−I2・R1 (2) VBEQ6=(V2−V1)−I2・R1 (3) となる。
VBEQ5”及び”VBEQ6”は”V1−V2”及び”V2−
V1”に比例するので”V1−V2”若しくは”V2−
V1”が過大になった場合にはトランジスタ”Q5”若
しくは”Q6”が”ON”になる。
ステップ入力が印加され、図2中”V1”及び”V2”
の差動電圧である”V1−V2”が過大になると図2
中”Q5”に示すトランジスタが”ON”になる。
電圧である”V1−V2”が過大になると、図2中”Q
7”示すトランジスタには図2中”I3”に示す差動回
路を構成する定電流源の出力電流が全て流れ、一方、図
2中”Q8”に示すトランジスタには電流が全く流れな
くなる。
のコレクタは図2中”A”に示すノードに接続されてい
るので、図2中”R2”に示す抵抗には図2中”Q5”
に示すトランジスタを介して”I2”の電流が流れるこ
とになり、ノード”A”の電圧”V5”は、 V5=Vcc−R2・I2 (4) となる。
減算器2bへの入力電圧は、図2中”Q9”に示すトラ
ンジスタのベース・エミッタ間電圧を”VBEQ9”とすれ
ば V6=Vcc−R2・I2−VBEQ9 =(Vcc−VBEQ9)−R2・I2 (5) となる。
過大になった場合にはクランプ回路5aは増幅器1bの
出力値を式(5)に示すような一定値にクランプする。
比較して”R2・I2”だけ余分に電圧を下げることが
できるので、図2中”Q10”に示す減算器2bを構成
するトランジスタが飽和することを回避することが可能
になる。
場合に増幅器の出力電圧を一定電圧値にクランプするク
ランプ回路を各段に設けることにより、振幅の大きなス
テップ入力が印加された場合であっても、後段回路であ
る減算器2bの過渡的な飽和を回避しセトリングを改善
することが可能になる。
の出力を加算器により増幅器の出力に足し込んで増幅器
の出力をクランプする構成を例示しているが、クランプ
回路及び加算器を1つのクランプ手段としても構わな
い。
本発明によれば次のような効果がある。請求項1及び請
求項2の発明によれば、前段の出力信号が過大になった
場合に増幅器の出力電圧を一定電圧値にクランプするク
ランプ回路を各段に設けることにより、振幅の大きなス
テップ入力が印加された場合であっても、後段回路であ
る減算器の過渡的な飽和を回避しセトリングを改善する
ことが可能になる。
例を示す構成ブロック図である。
成ブロック図である。
ジ 100,100a,100b アナログ入力信号 101,101a,101c,102,102a,10
2b,102c,103,103b,104,104b
ディジタル出力信号
Claims (2)
- 【請求項1】アナログ入力信号を増幅する増幅器と、前
記アナログ信号をディジタル信号に変換するA/D変換
器と、このA/D変換器の出力を再びアナログ信号に変
換するD/A変換器と、このD/A変換器の出力を前記
増幅器の出力から減算する減算器とを複数段カスケード
接続して構成されるカスケードA/D変換器において、 前段の出力信号が過大になった場合に後段の前記増幅器
の出力電圧を一定電圧値にクランプするクランプ手段を
を備えたことを特徴とするカスケードA/D変換器。 - 【請求項2】前記クランプ手段が、 前段の出力信号が過大になった場合を検出して電圧を出
力するクランプ回路と、 後段の前記増幅器の出力に前記電圧を加算して前記増幅
器の出力電圧を一定電圧値にクランプする加算器とから
構成されることを特徴とする請求項1記載のカスケード
A/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000271360A JP3937210B2 (ja) | 2000-09-07 | 2000-09-07 | カスケードa/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000271360A JP3937210B2 (ja) | 2000-09-07 | 2000-09-07 | カスケードa/d変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002084192A true JP2002084192A (ja) | 2002-03-22 |
JP3937210B2 JP3937210B2 (ja) | 2007-06-27 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000271360A Expired - Fee Related JP3937210B2 (ja) | 2000-09-07 | 2000-09-07 | カスケードa/d変換器 |
Country Status (1)
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JP (1) | JP3937210B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008228247A (ja) * | 2007-03-16 | 2008-09-25 | Renesas Technology Corp | パイプライン型a/d変換器およびそれを内蔵した半導体集積回路 |
-
2000
- 2000-09-07 JP JP2000271360A patent/JP3937210B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008228247A (ja) * | 2007-03-16 | 2008-09-25 | Renesas Technology Corp | パイプライン型a/d変換器およびそれを内蔵した半導体集積回路 |
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