CN109586723A - 数模转换器中的最低有效位动态元件匹配 - Google Patents

数模转换器中的最低有效位动态元件匹配 Download PDF

Info

Publication number
CN109586723A
CN109586723A CN201811064111.3A CN201811064111A CN109586723A CN 109586723 A CN109586723 A CN 109586723A CN 201811064111 A CN201811064111 A CN 201811064111A CN 109586723 A CN109586723 A CN 109586723A
Authority
CN
China
Prior art keywords
dac
current source
charge
source
msb
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811064111.3A
Other languages
English (en)
Inventor
K·D·波尔顿
R·E·朱厄特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agilent Technologies Inc
Keysight Technologies Inc
Original Assignee
Agilent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agilent Technologies Inc filed Critical Agilent Technologies Inc
Publication of CN109586723A publication Critical patent/CN109586723A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0636—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain
    • H03M1/0639—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms
    • H03M1/0641—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms the dither being a random signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/662—Multiplexed conversion systems
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
    • H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

一种用于数模转换的电路(图1、图2、图3、图4)包括第一数模转换器((DAC)105/205/305)、第二DAC(206/306/406)及输出节点(108/208/308/408)。该第一DAC(105/205/305)从分段为用于该第一DAC(105/205/305)的数字输入的最高有效位的第一组(125‑127)和用于该数字输入的最低有效位的第二组(121‑124)的多个第一电荷源(121‑127)提供电荷。抖动(202/302)被添加到该第一DAC(105/205/305)的数字输入并且用作该第二DAC(206/306/406)的唯一数字输入。在该输出节点(108/208/308/408)处从该第一DAC(105/205/305)的模拟输出中减去来自该第二DAC(206/306/406)的模拟输出以便抵消被添加到该第一DAC(105/205/305)的抖动(202/302)。

Description

数模转换器中的最低有效位动态元件匹配
背景技术
数字输入将代码表示为数字输入代码。数模转换器(DAC)将数字输入转换为模拟输出。模拟输出作为模拟输出信号输出。对于模拟输出，重复的或周期性的波形可能由于周期性(即，由于是周期性的)而存在问题。当基于DAC中的数字输入生成模拟输出时，DAC元件之间的失配(mismatch)误差也变为周期性的。在频域中，与非周期性信号相比，该周期性误差可以表现为较少数量的离散频谱分量或具有较高功率的谐波，这进而趋向于导致缩小的无杂散动态范围(SFDR)。
可以将抖动(dither)添加到数字输入以生成少量随机噪声。例如，在数字输入进入DAC之前，可以将大小类似于或大于误差的抖动添加到数字输入。这具有使元件误差“随机化”并且使它们成为非周期性的效果，导致具有较低振幅水平的较大数量的谐波在更宽的频谱上展开。该技术可能会提高本底噪声，但是会导致更好的无杂散动态范围。
可以将抖动添加到数字DAC输入，然后通过DAC输出处的模拟滤波器消除抖动。
发明内容
本发明涉及但不限于以下实施方案：
1.一种用于数模转换的电路，其包括：
第一数模转换器(DAC)，其从分段为用于该第一DAC的数字输入的最高有效位的第一组和用于该数字输入的最低有效位的第二组的多个第一电荷源提供电荷；
多个第一开关器，其各自对应于该多个第一电荷源中的不同第一电荷源并且基于该数字输入从该多个第一电荷源中的该不同第一电荷源可变地提供电荷；
第二DAC；及
输出节点，
其中抖动被添加到该第一DAC的该数字输入并且用作该第二DAC的唯一数字输入，且
在该输出节点处从该第一DAC的模拟输出中减去来自该第二DAC的模拟输出以便抵消被添加到该第一DAC的该抖动。
2.实施方案1的电路，
其中对用于该最高有效位的该第一组的第一电荷源进行相等加权，且
对用于该最低有效位的该第二组的第一电荷源进行二进制加权。
3.实施方案2的电路，
其中用于第一样本的数字输入的该第一电荷源中的一组电荷源可以与用于第二样本的相同数字输入的该第一电荷源中的一组电荷源不同。
4.实施方案1的电路，其进一步包括：
该多个第一电荷源，
其中该第一电荷源包括电流源。
5.实施方案2的电路，
其中该第二DAC从多个第二电荷源提供电荷，且
该第二电荷源的数量等于用于该最低有效位的该第二组的第一电荷源的数量。
6.实施方案5的电路，
其中对该第二电荷源及该第一电荷源的该第二组进行二进制加权。
7.实施方案5的电路，
其中该电路包括集成电路。
8.实施方案1的电路，
其中该第一DAC的该模拟输出和该第二DAC的该模拟输出是差分信号。
9.实施方案1的电路，
其中该第二DAC添加来自通过该第二DAC的该唯一数字输入来控制的第二开关器的电荷。
10.实施方案1的电路，
其中该抖动包括L位伪随机抖动，其中L是该最低有效位的数量。
11.实施方案1的电路，
其中该第二DAC从多个第二电荷源提供电荷；
对该多个第一电荷源的该第二组不进行二进制加权；且
对该多个第二电荷源不进行二进制加权。
12.实施方案1的电路，
其中该第一组第一电荷源中的每一个提供相等量的电荷。
13.实施方案1的电路，
其中该电路被配置为置换用于控制每个数字输入的该第一组的第一电荷源的数字输入的位。
14.一种用于数模转换的方法，其包括：
通过第一数模转换器(DAC)接收数字输入；
将抖动添加到由该第一DAC接收的该数字输入；
通过第二DAC接收该抖动作为该第二DAC的唯一数字输入；
通过该第二DAC并且基于该抖动，从多个第二电荷源提供电荷；
通过该第一DAC并且基于该数字输入和添加到该数字输入的该抖动，从多个第一电荷源提供电荷，该多个第一电荷源被分段为用于由该第一DAC接收的该数字输入的最高有效位的第一组和用于该数字输入的最低有效位的第二组；且
在输出节点处从来自该第一DAC的模拟输出中减去来自该第二DAC的模拟输出，从而抵消被添加到由该第一DAC接收的该数字输出的该抖动。
15.实施方案14的方法，
其中该第一DAC将来自由该第一DAC接收的该数字输入控制的开关器的电荷加和，且
该第二DAC将来自由该第二DAC的该唯一数字输入控制的开关器的电荷加和。
16.实施方案14的方法，
其中来自该多个第一电荷源的电荷在该第一DAC的第一正节点与第一负节点之间切换；且
来自该多个第二电荷源的电荷在该第二DAC的第二正节点与第二负节点之间切换。
17.实施方案14的方法，
其中用于第一样本的数字输入的该第一电荷源中的一组电荷源可以与用于第二样本的相同数字输入的该第一电荷源中的一组电荷源不同。
18.实施方案14的方法，
其中对用于该最高有效位的该第一组的第一电荷源进行相等加权，
对用于该最低有效位的该第二组的第一电荷源进行二进制加权，且该第二电荷源是二进制加权的。
19.实施方案14的方法，
其中该抖动包括L位伪随机抖动，其中L是该最低有效位的数量。
20.一种用于数模转换的电路，其包括：
第一数模转换器(DAC)，该第一DAC提供与输入到该第一DAC的数字输入码成正比的第一模拟输出信号；
第二DAC，该第二DAC具有小于该第一DAC的输入码范围且提供第二模拟输出信号；
数字抖动源；
其中抖动被添加到由该第一DAC接收的数字输入且用作该第二DAC的唯一数字输入，且
当来自该第一DAC的该第一模拟输出信号与来自该第二DAC的该第二模拟输出信号组合时，在输出节点处抵消该抖动。
附图说明
当结合附图阅读时，从后面的详细描述中可以最好地理解示例性实施方案。要强调的是，各种特征不一定是按比例绘制的。事实上，为了讨论的清晰性，尺寸可以任意增大或减小。在适用和实用的地方，相同的附图标记表示相同的元件。
图1展示了根据代表性实施方案的用于数模转换器中的最低有效位动态元件匹配的第一数模转换器的图。
图2展示了根据代表性实施方案的使用数模转换器中的最低有效位动态元件匹配的电路的图。
图3展示了根据代表性实施方案的使用数模转换器中的最低有效位动态元件匹配的电路的另一个图。
图4展示了根据代表性实施方案的用于数模转换器中的最低有效位动态元件匹配的第二数模转换器的图。
图5展示了根据代表性实施方案的用于数模转换器中的最低有效位动态元件匹配的流程图。
图6展示了根据代表性实施方案的用于数模转换器中的最低有效位动态元件匹配的另一个流程图。
图7展示了根据代表性实施方案的用于数模转换器中的最低有效位动态元件匹配的电路的另一个图。
图8A和8B展示了根据代表性实施方案的用于使用数模转换器中的最低有效位动态元件匹配的电路以及不使用数模转换器中的最低有效位动态元件匹配的电路的对比杂散(spur)。
具体实施方式
在下文的详细说明中，出于解释而非限制的目的阐述了公开具体细节的代表性实施方案，以更全面地理解根据本教导的实施方案。可以省略对已知***、装置、材料、操作方法和制造方法的描述，以避免使代表性实施方案的描述变得难以理解。尽管如此，在本领域普通技术人员的知识范围内的***、装置、材料和方法也在本教导的范围内，并且可以根据代表性实施方案使用。应当理解的是，本文所使用的术语仅仅出于描述实施方案的目的且不意图为限制性的。所定义的术语是在本教导的技术领域中通常理解和接受的所定义术语的技术和科学含义的补充。
应理解的是，虽然可以在本文中使用术语第一、第二、第三等来描述不同的元件或部件，但是这些元件或部件不应受这些术语限制。这些术语仅仅用于区分一个元件或部件与另一个元件或部件。因此，下文讨论的第一元件或部件可以被称为第二元件或部件而不脱离本教导。
本文所使用的术语仅仅出于描述实施方案的目的且不意图为限制性的。如在本说明书和所附的权利要求书中所使用的，术语的单数形式“一个/种(a、an)”和“该”旨在包括单数和复数形式，除非上下文另有明确规定。另外，术语“包括(comprises和/或comprising)”和/或类似术语，当在本说明书中使用时，指定存在所陈述的特征、元件和/或部件，但并不排除存在或附加一个或多个其他特征、元件、部件，和/或其组。如本文所使用的，术语“和/或”包括一个或多个相关列举项的所有组合。
除非另有说明，否则当元件或部件被称为“连接到”、“耦合到”或“邻近于”另一个元件或部件时，应理解的是，该元件或部件可以直接连接或耦合到该另一个元件或部件，或者可以存在介入元件或部件。也就是说，这些术语和类似的术语包括可能使用一个或多个中间元件或部件来连接两个元件或部件的情况。然而，当一个元件或部件被描述为“直接连接”到另一个元件或部件时，这仅包括两个元件或部件彼此连接而没有任何中间或介入元件或部件的情况。
鉴于前述内容，本公开文本因而通过其各个方面、实施方案和/或具体特征或子部件中的一个或多个旨在呈现出如下具体指出的一个或多个优点。出于解释而非限制的目的阐述了公开具体细节的示例性实施方案，以更全面地理解根据本教导的实施方案。然而，脱离本文公开的具体细节的与本公开文本一致的其他实施方案仍在所附权利要求书的范围内。另外，已知的装置和方法在此不在赘述，以免影响对示例性实施方案的说明。这样的方法和设备在本公开文本的范围内。
图1展示了根据代表性实施方案的用于数模转换器中的最低有效位动态元件匹配的第一数模转换器的图。在以下描述中，数模转换器将会始终由首字母缩略词“DAC”指代以增强说明书的可读性。DAC通常是接收数字输入并且将数字输入转换为模拟输出的装置。DAC通常用正输出节点和负输出节点来实现，使得DAC能够提供差分输出信号，但是也可以例如通过各种配置中的正输出节点来输出单端信号。
在图1中，第一DAC 105包括七(7)个第一电流源121-127、七(7)个开关器131-137、加合器107、输出节点108以及解码器110。值得注意的是，在不脱离本教导的范围的情况下，第一电流源和开关器的数量可以变化以为任何特定情况提供独特的益处或者可以变化以满足各种实现方式的特定应用设计要求，这对于本领域技术人员来说将会是显而易见的。
在图1中，三(3)个电流源125、126、127是三(3)个一元/相等加权电流源，它们由数字输入的两(2)个二进制位控制。这两(2)个二进制位可以具有四(4)个状态，即，状态0、1、2、3。
在图1中，七(7)个第一电流源121-127中的每一个连接到开关器131-137中的对应开关器。第一电流源121-127可以被认为是包括第一DAC 105的电路的第一电流源。该电路可以是但不必须是集成电路。第一电流源121-127包括电流源121、电流源122、电流源123、电流源124、电流源125、电流源126及电流源127。第一电流源121-127中的每一个提供固定量的电流。由第一电流源121-127提供的固定电流量可以全部相同，可以全部不同，或者可以是组合，其中一些电流量和其他电流量相同而一些电流量在固定电流量中是唯一的。
在图1中，解码器110将两(2)个MSB解码为单独地控制第一电流源125-127的三(3)个开关器控制位。在图1中，对这些第一电流源125-127进行相等加权，而对第一电流源121-124进行二进制加权。有多种方式来描述MSB的数量与第一电流源125-127的数量之间的关系，该关系包括：用于特定数字输入的第一电流源125-127的数量可能大于MSB的数量。诸如当并非数字输入的所有MSB都为正值1(一)时，专用于MSB的电流源的一部分有时可能是额外的和未使用的。在图1中，第5和第6位置的位中的MSB的组合十进制值将为48(四十八)，使得接通所有三(3)个第一电流源125-127。即使对于相同的数字输入，电流源也可以变化，使得第一电流源125-127的不同子集在不同时间用于相同的数字输入。
电流源通常用于本文实施方案的描述。然而，电流源是为DAC提供能量的电荷源的一种形式。其他形式的电荷源使用电容器。使用电流的DAC的例子是R/2R DAC。使用诸如电容器等其他形式的电荷源的DAC的例子包括例如电容器(电荷)DAC、电阻梯DAC、电容梯DAC以及C/2C DAC。因此，本文使用术语“电流源”仅仅是为了方便起见，并且这些通常表示电荷源。
在图1中，第一DAC 105包括七(7)个开关器131-137。开关器131-137各自连接在加合器107与第一电流源121-127中的对应电流源之间。来自七(7)个第一电流源121-127中的每一个的固定电流量经由开关器131-137中的对应开关器可变地提供给加合器107。基于由第一DAC 105接收的数字输入，开关器131-137断开或闭合。数字输入的特性包括位位置(bit position)和位值(bit value)，并且在下面进行解释。在图1中，控制开关器131-137的开关器控制位由虚线和指向开关器131-137中的每一个的箭头表示。开关器控制位从数字输入导出，并且对于二进制加权电流源可以一对一(1对1)地精确对应于单独的位，但是对于相等加权电流源则不对应。
具体而言，第一DAC 105可以包括正节点和负节点。当开关器131-137中的任一个闭合时，通过闭合开关器提供的电流被提供给正节点。当开关器131-137中的任一个断开时，来自第一电流源121-127中的对应电流源的电流被携带到负节点。
在图1中，第一DAC 105包括加合器107和输出节点108。加合器107对经由七(7)个开关器131-137中的任何一个或多个闭合的开关器接收的电流进行求和。输出节点108发射由加合器107求和的求和电流。更具体地，电流源127可以通过开关器137连接到加合器107和输出节点108。电流源126可以通过开关器136连接到加合器107和输出节点108。电流源125可以通过开关器135连接到加合器107和输出节点108。电流源124可以通过开关器134连接到加合器107和输出节点108。电流源123可以通过开关器133连接到加合器107和输出节点108。电流源122可以通过开关器132连接到加合器107和输出节点108。电流源121可以通过开关器131连接到输出节点108。
如上文所解释，第一电流源121-127提供固定量的电流。然而，当这些电流源中每一个的开关器131-137中的对应开关器闭合时，第一电流源121-127中每一个的输出仅被提供给加合器107。基于数字输入的特性来控制开关器131-137。特性可以包括位位置和位值。位位置反映在位位置中特定位的权重，其方式与十进制***中的数字的位置反映权重的方式相同。位值反映在位位置中位的特定信息，其方式与十进制***中的数字值反映在数字位置中数字的特定信息的方式相同。
作为例子，在图1的实施方案中，可以对第一DAC 105提供六(6)位数字输入，使得可以在从0到26-1个状态中(即，在63个状态中)生成电流。在此例中，这六(6)位数字输入中的四(4)个LSB位分别用于控制四(4)个电流源，即，电流源121、电流源122、电流源123及电流源124。这六(6)位数字输入中的另外两(2)个MSB位用于控制另外三(3)个电流源，即，电流源125、电流源126及电流源127。
即，在图1中，第一电流源125-127被分组用于数字输入的六(6)位中的两(2)个MSB位。第一电流源121-124被分组用于数字输入的六(6)位中的4个LSB位。因此，第一电流源125-127可以被认为是用于MSB位的第一组，而第一电流源121-124可以被认为是用于LSB位的第二组。
如上所述，可以认为第一电流源121-127在第一电流源125-127的第一组与第一电流源121-124的第二组之间被分段。分段可以涉及不同地处理每个组或者为每个组提供未提供给另一组的特性，并且不仅仅是两个(2)组之间的任意逻辑分离。另外，每个组排他地包括不属于另一组的成员。第一电流源125-127的第一组包括用于这两(2)个MSB位的三(3)个电流源，并且因此第一电流源125-127的第一组的数量大于这两(2)个MSB位的数量。第一电流源121-124的第二组包括四(4)个电流源，但是用于四(4)个LSB位，并且因此第一电流源121-124的第二组的数量等于四(4)个LSB位的数量。
分段解决了DAC的线性度问题。包括图1中的第一DAC 105的分段DAC架构可以包括第一电流源121-127中的四(4)个第一电流源，它们与数字输入的四(4)个LSB位一对一(1对1)对应。在该实施方案中，第二组中的这些第一电流源121-124表示四(4)个LSB位的二进制缩放。然而，第一电流源121-124的第二组不一定需要在LSB中进行二进制加权，并且也可以使用诸如基数<2(例如，两个位之间的1.8倍缩放)的替代方案。
包括图1中的第一DAC 105的分段DAC架构还可以包括第一电流源121-127中的专用于数字输入的两(2)个MSB位的三(3)个第一电流源。对于这两个(2)MSB位，对这些第一电流源125-127进行相等加权而不进行二进制加权。即，第一电流源125-127中的每一个提供相等量的电流，而来自第一电流源121-124的电流量从每个电流源到下一个电流量增加两(2)倍。对于图1的例子，第一电流源121-127中的最大和最小电流源之间的比率可以使用相等加权使用N＝6、M＝2和L＝4从32:1(对于所有二进制加权)减小到16:1(对于使用二进制加权或相等加权进行分段)，其中N是位总数，M是MSB位的数量，而L是LSB位的数量。在另一个例子中，当N＝12，M＝4且L＝8时，改进甚至更大，即，从2048:1(对于所有二进制加权)到256:1(对于使用二进制加权或相等加权进行分段)。换句话说，与对DAC中的电流源使用所有二进制加权相比，对用于MSB位的第一电流源125-127的相等加权改进了线性度。否则线性度问题是由于难以精确地在若干数量级(例如，2048-1)上按比例生成电流而引起的。结果，图1中的第一DAC 105中的第一电流源121-127被分段，使得第一电流源121-127中的电流源被分成用于MSB位和LSB位的不同组。因此，对第一电流源125-127进行相等加权而不进行二进制加权。
接下来，如下解释数字输入的每一组位(LSB位和MSB位)与专用于每一组位的第一电流源121-127的量之间的关系。第一电流源121-124一对一(1对1)地专用于LSB位。因此，四(4)个第一电流源121-124专用于四(4)个LSB位。具体地，电流源121专用于最低加权位，电流源122专用于第二低加权位，电流源123专用于第三低加权位，而电流源124专用于第四低加权位。
对于MSB位，第一电流源125-127专用于2M-1的指数基，其中M是MSB位可能造成的状态数量并且对应于数字输入中的MSB位的最低位位置。这是基于以下假设：所有专用电流源的粒度被设定为正二进制值，该正二进制值将归因于最低MSB位位置处的MSB位。例如，在七(7)个数字输入位和三(3)个MSB位的情况下，最低MSB位位置是七(7)个数字输入位中第五位位置。第五位位置具有正二进制值十六(16)，即，2(P-1)，其中P是最低MSB位位置的位置。
因此，包括电流源125、电流源126及电流源127的三(3)个电流源作为一组专用于两(2)个MSB位，而不是一对一(1对1)地专用于两(2)个MSB位。下面是MSB位的量与专用于MSB位的专用电流源的数量之间的2M-1关系的若干例子。在这方面，数字输入的单个最高有效位将具有一(1)个专用电流源。数字输入的两(2)个最高有效位将具有三(3)个专用电流源，正如图1的实施方案的情况。数字输入的三(3)个最高有效位将具有七(7)个专用电流源。数字输入的四(4)个最高有效位将具有15个专用电流源。数字输入的五(5)个最高有效位将具有三十一(31)个专用电流源。数字输入的六(6)个最高有效位将具有六十三(63)个专用电流源。
另外，当这种电流源的数量等于二(2)的幂(诸如两(2)、四(4)、八(8)或十六(16))时，可以更容易将电流源置换(permute)。因此，所提供的总电流源的数量的目标可以接近2M，其中M是MSB位的数量。例如，十六(16)个电流源可以由数字数据的五(5)个二进制位控制，其中1个LSB位与一个(1)电流源一对一地对应，并且数字数据的四(4)个二进制位与十五(15)个专用电流源进行2M-1对应。因此，当所有位的电流源的总数为2M时，当MSB位的专用电流源被设定为2M-1，可以获得附加的益处。
对于图1的实施方案，四(4)个LSB位中的每一个对应于开关器131-134中的不同开关器，并且当对应位具有值“1”时，对应的开关器闭合。来自第一电流源121-124的电流与四(4)个LSB位的对应位位置成指数比例(即，2P-1)，其中P是四(4)个LSB位中的每一个LSB位的位位置。因此，来自电流源121的电流被加权“1”，并且当基于具有值“1”的最低加权位将开关器131闭合时被提供。来自电流源122的电流被加权“2”，并且当基于具有值“1”的第二低加权位将开关器132闭合时被提供。来自电流源123的电流被加权“4”，并且当基于具有值“1”的第三低加权位将开关器133闭合时被提供。来自电流源124的电流被加权“8”，并且当基于具有值“1”的第四低加权位将开关器134闭合时被提供。另一方面，当基于具有值“0”的最低加权位将开关器131断开时，不提供来自电流源121的电流。当基于具有值“0”的第二低加权位将开关器132断开时，不提供来自电流源122的电流。当基于具有值“0”的第三低加权位将开关器133断开时，不提供来自电流源123的电流。当基于具有值“0”的第四低加权位将开关器134断开时，不提供来自电流源124的电流。
另外，两(2)个MSB位通常一起对应于开关器135-137，并且这些开关器135-137在与开关器131-134不同的基础上断开和闭合。即，开关器135-137中的每一个基于这两(2)个MSB位的值并且基于这两(2)个MSB位之间的布置和第一电流源125-127和开关器135-137的选择如何置换而断开或闭合。在以下描述中，置换(也称为动态元件匹配)可以描述性地用于单独的MSB位、专用于MSB位的第一电流源125-127，或开关器135-137。然而，置换在每种情况下是指专用于MSB位的电流源中的哪一个用于为数字输入提供电流，因为用于为MSB位提供电流的第一电流源125-127出于本文描述的原因是伪随机或随机变化的。另外，对来自第一电流源125-127的电流全部进行相等加权“16”，并且基于开关器135-137闭合来提供该电流。然而，开关器135-137不是与这两(2)个MSB位中的任一个一对一(1对1)对应地闭合，而是基于这两个(2)MSB位的值以及基于这两(2)个MSB位的每个数字输入的三(3)个MSB控制位的置换而闭合。对于由第一DAC 105接收的每个不同的顺序数字输入，或者基于预先建立的模式，诸如在第一DAC 105接收每三(3)个或每五(5)个不同的顺序数字输入之后，可以对电流源进行置换。
基于位值的MSB位与第一电流源125-127之间的关系解释如下。在6位数字输入的例子中，这六(6)个位携带正值1、2、4、8、16和32。因此，这两(2)个MSB位携带正值16和32。当这两者都被设定为正值时，组合值为四十八(48)。当这两(2)个MSB位中的仅最高有效位携带正值时，组合值为三十二(32)。当这两(2)个MSB位中的仅第二高有效位携带正值时，组合值为十六(16)。当这两(2)个MSB位都不携带正值时，组合值为零(0)。因此，用于任何单独的数字输入的第一电流源125-127的数量取决于这两(2)个MSB位中的哪一个(如果有的话)携带正值。
基于四(4)个可能的组合值0、16、32、48，这四(4)个可能组合值中只有一(1)个组合值将会需要来自所有三(3)个第一电流源125-127的电流。对于组合值0，不需要第一电流源125-127中的任何一个。对于组合值16，只需要第一电流源125-127中的一(1)个。对于组合值32，只需要第一电流源125-127中的两(2)个。而对于组合值48，需要全部三(3)个第一电流源125-127。因此，可能存在比在该例子中的两(2)个MSB位的若干可能组合值可能需要的第一电流源更多的第一电流源125-127。
例如，置换第一电流源125-127以解决第一电流源125-127中的失配误差，其仍然表现为诸如积分非线性(INL)、微分非线性(DNL)或频域中的寄生频率(杂散)等误差。置换是一种也称为动态元件匹配(DEM)的技术。对分段DAC使用动态元件匹配，根据数字输入的两(2)个MSB位控制开关器135-137。开关器135-137共同地切换用于这两(2)个MSB位的第一电流源125-127的组，而用于这两(2)个MSB位的任何组合的开关器135-137的布置可以伪随机或随机地或者根据诸如数据加权平均化等算法来改变。结果，对于给定的数字输入，连接两(2)个MSB位的正确数量的第一电流源125-127，但是所连接的第一电流源125-127中的实际电流源甚至在使用数字输入的相同的两(2)个MSB位的不同情况下也可以变化。即，利用伪随机或随机置换，用于两(2)个MSB位的第一电流源125-127之间的任何失配被平均化，并且通过足够的平均化，由用于这两(2)个MSB位的第一电流源125-127贡献的电流将任意缩放，从而降低对INL、DNL及杂散的影响。在下面针对图1的例子中，MSB位的数量(即，量)是两(2)个，但是在其他例子中，MSB位的数量可以是一(1)个、三(3)个、四(4)个或者任何其他数字，并且用于MSB位的电流源的专用池(pool)将为指数式的，诸如前面所述的2M-1。
如本文所述的置换/动态元件匹配并未完全解决MSB的电流失配误差。例如，如果置换是均匀伪随机的，则来自置换的噪声将是白噪声。如果置换取决于输入代码，诸如在数据加权平均化中，则噪声将会基于输入信号而变化，并且可以有意地被成形为频谱的一部分并示出杂散和***。另外，置换不能解决第一电流源121-124(即，用于最低有效位)中的误差。
接下来，在图1的上下文中解释抖动的概念。当LSB位的电流相对于MSB电流不如它们应有的那么大时，会发生仿真中可能发生的一种误差。例如，LSB位的电流可能小于正确的大小。这种误差会生成基波的许多谐波。通过对正弦波的最陡部分重复步骤来生成一次谐波之一。对于具有用于MSB位的K个电流源的DAC上的满量程信号，强谐波出现在大约n*K*Fsig处。如果仿真中K＝16，则这是49次谐波。在图8A中的仿真中可以得知这种误差对频域的影响。误差可能只有0.1％，并且在频域中，杂散仍然可能很多并且很明显。可以存在高达49次谐波的谐波，并且甚至在更低水平存在更高谐波。由于DAC的采样本质，超过奈奎斯特频率的谐波被折回到从直流(DC)到奈奎斯特频率的区域。可以将抖动添加到数字输入以帮助解决LSB位误差。
抖动是将随机化的数字代码添加到数字域中的主数字输入信号的信号。抖动信号通常小于主数字输入信号，并且可以呈任何格式，只要它们不干扰主数字输入信号即可。在夸大的LSB/MSB比率失配的上述例子中，仿真将揭示n个MSB切换到n+1个MSB(并且LSB从全部导通切换到全部断开)的各点处的突然阶跃。即使无法校正LSB/MSB比率，也可以通过将出现突然阶跃的数字输入值随机化来改进DAC的平均传输函数。抖动执行该功能。例如，可以在DAC之前将另一个频率的简单正弦抖动添加到主数字输入信号。这可以修改MSB计数发生变化并且发生阶跃时的各点。它在频域中增加了音调，但是该音调通常可以位于主信号的频带的上方或下方。解析由抖动添加到数字输入信号而造成的音调的一种方式是通过经由第一DAC的输出节点108处的模拟滤波器消除音调来进行。
对于抖动，具有较少规律性的信号通常是优选的，因为它们将DAC数字输入更好地随机化并且因为它们可能更容易滤除。存在各种抖动，其包括三角波、啁啾、多音调，并且这些中的任何一种都可以具有伪随机参数以散布抖动并且使得更容易避免干扰主信号。本文描述的抖动可以是L位伪随机抖动，其中L是数字输入的LSB位的数量。如上所述，保持抖动不干扰期望的模拟输出的一种方式是用模拟滤波器对其进行滤除。
如上所述，图1中的第一DAC 105包括第一电流源121-127的分段组，即，分段为第一电流源125-127的第一组和第一电流源121-124的第二组的第一电流源。第一电流源125-127的第一组是基于这两(2)个MSB位的值并被置换，使得第一电流源125-127的使用是伪随机变化的。另外，抖动被添加到包括四(4)个LSB位和(2)个MSB位的数字输入。因此，第一DAC105为包括第一DAC 105和第二DAC的电路提供适当的背景，如下所述。
图2展示了根据代表性实施方案的使用数模转换器中的最低有效位动态元件匹配的电路的图。在图2中，电路包括输入节点201和输出节点208，以及包括数字加法器203、模拟减法器207、MSB DEM 204、第一DAC 205及第二DAC 206的各种元件之间的节点212、215和217。通过数字加法器203将抖动202在输入节点201处添加到数字输入。由MSB DEM 204执行置换以基于在输入节点201处提供的数字输入的MSB位来改变使用第一DAC 205的哪个电流源来提供电流。图2中的第一DAC 205可以相同或类似地对应于图1中的第一DAC 105，并且可以基于例如LSB位的数量和来自数字输入的MSB位的数量以及为LSB位和MSB位提供的电流源的数量而改变。
在图2中，通过数字加法器203将来自数字抖动源的抖动202在输入节点201处添加到数字输入，并且也提供给第二DAC 206。抖动202可以是第二DAC 206的唯一数字输入，而抖动202仅补充从输入节点201提供给第一DAC 205的数字输入。因此，抖动通过第二DAC206从数字输入转换为模拟输出，然后通过模拟减法器207在输出节点208处从第一DAC 205的输出中减去抖动。
在图2中，来自数字加法器203的数字输入的MSB位和LSB位被提供给第一DAC 205。通过数字加法器203添加到数字输入的抖动202可以是L位伪随机抖动，其中L是MSB位的数量。生成抖动202并通过数字加法器203将其添加到数字输入的数据流中。在204处对MSB位执行MSB置换。
抖动202也被发送到第二DAC 206。第二DAC 206仅使用用于LSB位的电流源，并且甚至可能不具有用于MSB位的电流源。如上所述，第二DAC 206的唯一数字输入是抖动202，并且通过模拟减法器207在输出节点208处从第一DAC 205的模拟输出中减去第二DAC 206的模拟输出。现在，抖动202已经通过数字加法器203添加在输入节点处，并且通过模拟减法器207在输出节点208处被减去，因此抖动202被抵消。然而，用于图2的实施方案的给定输入代码的MSB位的电流源的布置已被随机化，对于给定输入代码将哪些LSB电流源导通也是这种情况。
在图2的实施方案的替代实施方案中，可以在第一DAC 205的输入处减去抖动。在另一个实施方案中，可以在第二DAC 206的输入处反转抖动，然后通过输出节点208处的加法器(未示出)将抖动添加(而不是减去)到模拟输出。
图3展示了根据代表性实施方案的使用数模转换器中的最低有效位动态元件匹配的电路的另一个图。在图3中，电路包括：输入节点301，输出节点308，以及包括解码器部分309、MSB DEM 304、具有MSB部分310和LSB部分311的第一DAC 305、第二DAC 306、数字加法器303及模拟加合器307的各种元件之间的节点321、322、325、327A和327B。在图3中，输入节点301处的数字输入被提供给数字加法器303。在节点321处来自数字加法器303的数字和的LSB位由第一DAC 305的LSB部分311处理。解码器部分309确定在节点321处来自数字加法器303的数字和的MSB位的值，以确定在第一DAC 305的MSB部分310处使用所需的电流源的数量。在MSB DEM 304处提供用于选择电流源的置换，并且通过第一DAC 305的MSB部分310的所选择的电流源来生成用于数字输入的MSB位的电流。抖动302在数字加法器303处被添加到来自输入节点301的数字输入，并且作为第二DAC 306的唯一数字输入来提供抖动。模拟加合器307接收第一DAC 305的MSB部分310的模拟输出、第一DAC 305的LSB部分311的模拟输出、以及第二DAC 306的模拟输出。模拟加合器307从第一DAC 305的模拟输出中减去第二DAC 306的模拟输出。模拟加合器307在输出节点308处输出在模拟加合器307处的减法生成的模拟输出。
图3示出了图2的扩展，但是具有为第一DAC 305指定的LSB部分311和MSB部分310。第一DAC 305的LSB部分311与第二DAC 306匹配，并且仅由第二DAC 306将抖动302与由第一DAC 305提供给LSB部分311的LSB位一起转换为数字LSB位。
图3没有详述例如图1中所示的电流源和开关器。然而，在图3的实施方案中，第一DAC 305可以包括LSB部分311中的二进制加权电流源，以及MSB部分310中的相等加权/一元加权电流源。另外，第二DAC 306可以仅包括与第一DAC 305的LSB部分311中的电流源匹配的二进制加权电流源。
图4展示了根据代表性实施方案的用于数模转换器中的最低有效位动态元件匹配的第二数模转换器的图。在图4中，第二DAC 406包括第二电流源421-424，它们各自进行二进制加权并且链接到开关器431-434中的对应开关器。当开关器431-434中的任何开关器闭合时，闭合的开关器将来自第二电流源421-424中的对应电流源的电流提供到加合器407，该加合器进而提供模拟输出408。
在图4中，开关器控制位由虚线和指向开关器431-434中的每个开关器的箭头表示。开关器控制位可以是被提供给包括第二DAC 406的电路的数字输入的位，并且可以单独提供位值以基于数字输入中的位的位位置来控制开关器431-434中的每个开关器。例如，可以提供数字输入的最低有效位以控制开关器431。可以提供数字输入的第二低有效位以控制开关器432。可以提供数字输入的第三低有效位以控制开关器433。并且可以提供数字输入的第四低有效位以控制开关器434。
在图4中，第二电流源421-424中的每个电流源提供固定量的电流。对第二电流源421-424进行二进制加权，并且二进制加权在第二电流源421-424中的每个电流源的输出处示出。如所示，来自电流源421的电流被加权“1”，来自电流源422的电流被加权“2”，来自电流源423的电流被加权“4”，而来自电流源424的电流被加权“8”。
具体而言，第二DAC 406可以包括正节点和负节点。当开关器431-434中的任一个闭合时，通过闭合开关器提供的电流被提供给正节点。当开关器431-434中的任一个断开时，来自第二电流源421-424中的对应电流源的电流被携带到负节点。
第二DAC 406的第二电流源421-424可以与图1中的第一DAC 105的第一电流源121-124匹配。第二DAC 406可以表示图2的电路中的第二DAC 206，并且第一DAC 105可以表示图2的电路中的第一DAC 205。第二DAC 406还可以表示图3中的第二DAC 306，并且第一DAC 105可以表示图3的电路中的第一DAC 305。在此提醒，图1中的第一电流源121-124的第二组还包括用于四(4)个LSB位的四(4)个电流源，并且因此第一电流源121-124的第二组的数量等于四(4)个LSB位的数量。第二电流源421-424还包括用于表示抖动的四(4)个LSB位的四(4)个电流源，并且因此第二电流源421-424的数量等于四(4)个LSB位的数量。
图1-4的特征可以整合为如下所述的单个实施方案。如图2-3中的每一个图中所示，用于数模转换的电路可以包括第一DAC 205、305、第二DAC 206、306及输出节点208、308。如图1中详述，第一DAC 105从分段为用于第一DAC的数字输入的MSB位的第一组和用于数字输入的LSB位的第二组的第一电流源121-127提供电流。另外如图1中所示，第一组包括第一电流源125-127，而第二组包括第一电流源121-124。如图2-3中所示，抖动被添加到第一DAC 205、305的数字输入，并且用作第二DAC 206、306的唯一数字输入。在输出节点208、308处从第一DAC的模拟输出中减去来自第二DAC 206、306的模拟输出以便抵消被添加到第一DAC 205、305的抖动。另外，在基于图1-4的单个整合实施方案中描述为电路的上述特征也可以替代地描述为由用于数模转换的电路执行的方法。
将图1-4的特征描述为整合实施方案的替代方式如下。如图2-3中的每一个图中所示，用于数模转换的电路可以包括第一DAC 105、205、305、第二DAC 206、306及输出节点208、308。如图1中详述，第一DAC 205基于由第一DAC 205接收的数字输入从第一电流源121-127提供电流。另外如图1中所示，多个开关器131-137根据由第一DAC 205接收的数字输入可变地提供来自第一电流源121-127的电流。如例如图2-3中的MSB DEM 204、304所示，置换数字输入的位以改变第一电流源121-127中哪些第一电流源提供电流。如图4中详述，第二DAC 406从多个第二电流源421-424提供电流。抖动被添加到由第一DAC 105、205、305接收的数字输入，并且用作第二DAC 206、306、406的唯一数字输入。当来自第一电流源121-127的电流与来自第二电流源421-424的电流组合时，在输出节点208、308处减去抖动。
图1-4被描述为包括用于电流源的两(2)个不同的加权，即，对第一电流源121-124和第二电流源421-424进行二进制加权，以及对第一电流源125-127进行相等加权。第一电流源125-127中的每一个提供相等量的电荷。然而，在替代实施方案中，对电流源的加权可以全部相同，全部进行二进制加权或者全部进行相等加权。在这种情况下，第二DAC可以用于抵消被添加到由第一DAC接收的数字输入的抖动。另外，虽然没有针对图1-4中的每个图特别指定，但是第一DAC 105和第二DAC 406通常被实现为本文描述的用于数模转换的电路中仅有的DAC。在此提醒，可能如本文所述地使用第二DAC 404的原因之一是减少或消除提供外部模拟滤波器以滤除DAC输出处的模拟抖动的任何需要，并且在一般情况下，最小化电路元件的尺寸和数量可用于满足对越来越小的产品的行业需求。
图5展示了根据代表性实施方案的用于数模转换器中的最低有效位动态元件匹配的流程图。在图5中，在S531处生成抖动。例如，抖动可以由伪随机数发生器生成。
在S532A处，抖动被添加到数字输入并且被施加到第一DAC输入，并且在S532B处，抖动被施加到第二DAC输入。第一DAC可以是图1的第一DAC 105、图2的第一DAC 205或图3的第一DAC 305。第二DAC可以是图2的第二DAC 206、图3的第二DAC 306或图4的第二DAC 406。
在S534处，置换数字输入的MSB位。置换MSB位以使电流源随机化，该电流源用于为第一DAC(例如，第一DAC 105、第一DAC 205或第一DAC 305)中的MSB位生成模拟电流。
在S536处，将数字输入和抖动施加于第一DAC(例如，第一DAC 105、第一DAC 205或第一DAC 305)。在S537处，作为第二DAC(例如，第二DAC 206、第二DAC 306或第二DAC 406)的唯一数字输入来提供抖动。
在S538处，从第一DAC(例如，第一DAC 105、第一DAC 205或第一DAC 305)的模拟输出中减去来自第二DAC(例如，第二DAC 206、第二DAC 306或第二DAC 406)的模拟输出。在S539处，从包括第一DAC和第二DAC的电路的输出节点提供模拟输出。基于整个电路的数字输入，S539处的输出表示第一DAC的模拟输出。
图6展示了根据代表性实施方案的用于数模转换器中的最低有效位动态元件匹配的另一个流程图。在图6中，在S631处生成抖动。在S632A处将抖动施加于第一DAC的数字输入，并且在S632B处将抖动施加于第二DAC的唯一数字输入。在S633处，对数字输入进行解码。即，在S633处，分析第一DAC的数字输入的MSB位以确定每个MSB位的位值以确定要用于MSB位的电流源的数量。在S634处，置换第一DAC的MSB位，例如以伪随机或随机地选择在为MSB位提供模拟输出时用于MSB位的专用电流源的集合或子集。在S636处，通过诸如图1中的开关器135-137的闭合开关器来提供来自第一DAC MSB位的专用电流源的电流。在S635处，通过诸如图1中的开关器131-134的闭合开关器来提供来自第一DAC LSB位的专用第一电流源的电流。在S637处，通过诸如图4中的开关器431-434的闭合开关器来提供来自第二DAC的第二电流源的电流。因此，开关器131-134和431-434提供电荷。在S638处，从第一DAC的模拟输出中减去来自第二DAC的模拟输出。结果，在S638处从对应的模拟输出中减去在S632A处添加到数字输入的抖动。在S639处，经由输出节点输出模拟输出。
图7展示了根据代表性实施方案的用于数模转换器中的最低有效位动态元件匹配的电路的另一个图。在图7中，示出了三(3)组电流源，其向加合器707提供电流以经由输出节点708输出。这三(3)组电流源分别对应于第一DAC的MSB位，第一DAC的LSB位，以及与第一DAC的LSB位匹配的第二DAC的LSB位。如所示，对第一DAC的MSB位的电流源全部进行相等加权/一元加权。另一方面，对第一DAC和第二DAC的LSB位的所有电流源都进行二进制加权。二进制加权被示为从I＝1到I＝2到I＝2N-1的级数，其中N是二进制加权的LSB位的数量。
在图7中，加合器707从第一DAC电流源和第二DAC电流源收集电流。虽然对于图7中的三(3)个组中的每一个仅示出了三(3)个电流源，但是可以将多于或少于三(3)个电流源用于这些组中的任何组。例如，如果6位数字输入包括三(3)个LSB位和三(3)个MSB位，则第一DAC LSB位的电流源的数量将为3，但是第一DAC MSB位的专用电流源的数量可以是七(7)，即，(2M-1＝23-1)，或者接近指数结果的另一个数字。第二DAC的电流源的数量与第一DAC LSB位的电流源的数量匹配，并且至少对于任何单独的数字输入，这两(2)个组将具有相同数量的专用电流源。
图8A和8B展示了根据代表性实施方案的用于使用数模转换器中的最低有效位动态元件匹配的电路以及不使用数模转换器中的最低有效位动态元件匹配的电路的对比杂散。
图8A展示了由于不使用本公开文本的教导的电路的LSB/MSB比率失配导致的杂散，其包括将第一DAC中的LSB位电流源与第二DAC中的LSB位电流源匹配。图8B展示了由于与图8A中相同的LSB/MSB比率失配但是使用本公开文本的教导的电路导致的杂散，其包括将LSB位电流源与第二DAC中的LSB位电流源匹配。如图8B中所示，杂散被抑制了超过20dB。误差能量并没有消失；相反，在没有热噪声的仿真中，本底噪声明显更高。然而，在许多情况下，其他噪声贡献者占主导地位并且增加的噪声能量并不显著。当然，杂散减少不限于20dB；这只是特定仿真的极限。更长的仿真(相当于频谱分析仪中更小的分辨率带宽)将通过平均化来降低本底噪声。原则上，杂散现在完全受到抑制。
如上所述，使用第二DAC 406消除被添加到第一DAC 105的数字输入的抖动减少了由第一DAC 105具有分段的第一电流源121-127的电路中的LSB/MSB比失配导致的杂散。在进行二进制加权和相等加权电流源的分段DAC中，与仅进行二进制加权的电流源的DAC相比，最大和最小电流源之间的比率降低，并且因此分段DAC改进了线性度。然后通过本文所述的置换/DEM抑制仍然出现的失配误差，从而将MSB电流源之间的失配平均化。然而，来自专用于数字输入中的LSB位的电流源的误差以及MSB失配的残余效应仍然存在。然后，通过使用被添加到第一DAC 105的数字输入的抖动，并且使用该抖动作为第二DAC 406的唯一输入，然后通过从第一DAC 105的模拟输出中减去第二DAC 406的输出来抵消抖动，大致上解决了仿真中图8A中所示的LSB误差。因此，第一DAC 105和第二DAC 406的输出是差分信号。因此，可以本文描述的方式，作为使用进行相等加权的电流源和分段、置换/DEM、抖动及第二DAC的共生效应来实现在减小线性度和LSB/MSB比率失配的不希望效应方面的改进。因此，图8B中所示的比较改进可归因于本文所述的因素的组合。
因此，数模转换器中的最低有效位动态元件匹配提供了避免使用外部模拟滤波器的能力，在其他情况下该外部模拟滤波器将用于消除与被添加到数字输入的抖动对应的模拟输出。
如上文解释，可以将抖动添加到数字DAC输入，然后在不需要DAC输出处的模拟滤波器的情况下消除抖动。本公开文本提供了如下机制，该机制有助于避免对在DAC输出处的用于消除在数字DAC输入处添加的抖动的模拟滤波器的任何要求。
虽然已经参考若干示例性实施方案描述了数模转换器中的最低有效位动态元件匹配，但是应当理解的是，已经使用的词语是描述和展示的词语，而不是限制性的词语。如目前陈述和修改的那样，可以在所附权利要求书的范围内进行改变，而不会在脱离数模转换器中的最低有效位动态元件匹配的各方面的范围和精神。虽然已经参考特定装置、材料和实施方案描述了数模转换器中的最低有效位动态元件匹配，但是数模转换器中的最低有效位动态元件匹配并不旨在限于所公开的细节；相反地，数模转换器中的最低有效位动态元件匹配扩展到诸如在所附权利要求书的范围内的所有功能上等效的结构、方法和用途。
例如，另一种相当的DAC拓扑结构使用R-2R梯为LSB位提供二进制加权。本公开文本的教导完全适用于这种替代DAC拓扑结构。
另外，虽然本文的公开文本总体上描述了使用第二DAC来抵消被添加到第一DAC的抖动，但是可以设想以相同的方式使用任何数量的DAC，即使这可能使设计复杂化。例如，三(3)个或更多DAC的数字输入可以是数据和抖动的线性组合，并且DAC的输出可以适当地相加或相减，使得抵消抖动并且模拟输出是数据的线性表示。
本文描述的实施方案的图示旨在提供对各种实施方案的结构的一般理解。这些图示不旨在用作对本文描述的公开文本的所有元件和特征的完整描述。在检视本公开文本之后，许多其他实施方案对于本领域技术人员而言是显而易见的。可利用其他实施方案并从本公开文本中导出其他实施方案，使得在不脱离本公开文本的范围的情况下进行结构和逻辑上的替换和改变。另外，图示仅仅是代表性的，而可能不是按比例绘制的。图示中的某些比例可能被夸大，而其他比例可能被最小化。因此，本公开文本和图式被认为是说明性的而不是限制性的。
仅仅为了方便起见，本公开文本中的一个或多个实施方案可以单独地和/或共同地由术语“本发明”来提及，而不旨在将本申请的范围自愿地限制于任何单独的发明或发明构思。此外，虽然在本文中已经展示和描述了具体实施方案，但是应理解的是，被设计为实现相同或类似目的的任何后续布置可以替换所示的具体实施方案。本公开文本旨在覆盖各种实施方案的所有后续的修改或变化。本领域技术人员在检视说明书后将明白上述实施方案及在本文中未具体描述的其他实施方案的组合。
本公开文本的摘要是为了符合37C.F.R.§1.72(b)而提供，并且在提交时应理解的是，该摘要将不会用来解释或限制权利要求书的范围或含义。另外，在前述具体实施方式中，为了简化本公开文本，可能将各种特征在单一实施方案中组合在一起或描述。本公开文本不应解释为反映所要求保护的实施方案需要使用比每一权利要求中明确叙述的特征更多的特征。而是，如所附权利要求书反映，本发明的主题可以针对少于所公开的任一实施方案的所有特征。因此，所附权利要求被结合到具体实施方式中，每个权利要求独立地限定分别要求保护的主题。
提供对所公开的实施方案的先前描述是为了使得本领域任何技术人员能够实践本公开文本中描述的概念。因而，以上公开的主题应被认为是说明性的而非限制性的，并且所附权利要求书旨在覆盖落入本公开文本的真实精神和范围内的所有这样的修改、增强和其他实施方案。因此，在法律允许的最大范围内，本公开文本的范围将由所附权利要求书及其等效物的最广可允许的解释来确定，并且不应被前述具体实施方式限制或限定。

Claims (10)

1.一种用于数模转换的电路(图1、图2、图3及图4)，其包括：
第一数模转换器((DAC)105/205/305)，其从分段为用于该第一DAC(105/205/305)的数字输入的最高有效位的第一组(125-127)和用于该数字输入的最低有效位的第二组(121-124)的多个第一电荷源(121-127)提供电荷；
多个第一开关器(131-137)，其各自对应于该多个第一电荷源(121-127)中的不同第一电荷源并且基于该数字输入从该多个第一电荷源(121-127)中的该不同第一电荷源可变地提供电荷；
第二DAC(206/306/406)；及
输出节点(108/208/308/408)，
其中抖动(202/302)被添加到该第一DAC(105/205/305)的该数字输入并且用作该第二DAC(206/306/406)的唯一数字输入，且
在该输出节点(108/208/308/408)处从该第一DAC(105/205/305)的模拟输出中减去来自该第二DAC(206/306/406)的模拟输出以便抵消被添加到该第一DAC(105/205/305)的该抖动(202/302)。
2.权利要求1的电路，
其中对用于该最高有效位的该第一组(125-127)的第一电荷源(121-127)进行相等加权，且
对用于该最低有效位的该第二组(121-124)的第一电荷源(121-127)进行二进制加权。
3.权利要求2的电路，
其中用于第一样本的数字输入的该第一电荷源(121-127)中的一组电荷源可以与用于第二样本的相同数字输入的该第一电荷源(121-127)中的一组电荷源不同。
4.权利要求1的电路，其进一步包括：
该多个第一电荷源(121-127)，
其中该第一电荷源(121-127)包括电流源。
5.权利要求2的电路，
其中该第二DAC(206/306/406)从多个第二电荷源(421-424)提供电荷，且
该第二电荷源(421-424)的数量等于用于该最低有效位的该第二组(121-124)的第一电荷源(121-127)的数量。
6.权利要求5的电路，
其中对该第二电荷源(421-424)及该第一电荷源(121-127)的该第二组(121-124)进行二进制加权。
7.权利要求1的电路，
其中该第一DAC(105/205/305)的该模拟输出和该第二DAC(206/306/406)的该模拟输出是差分信号。
8.权利要求1的电路，
其中该第二DAC(206/306/406)添加来自通过该第二DAC(206/306/406)的该唯一数字输入来控制的第二开关器(431-434)的电荷。
9.权利要求1的电路，
其中该抖动(202/302)包括L位伪随机抖动，其中L是该最低有效位的数量。
10.权利要求1的电路，
其中该第二DAC(206/306/406)从多个第二电荷源(421-424)提供电荷；
对该多个第一电荷源(121-127)的该第二组(121-124)不进行二进制加权；且
对该多个第二电荷源(421-424)不进行二进制加权。
CN201811064111.3A 2017-09-13 2018-09-12 数模转换器中的最低有效位动态元件匹配 Pending CN109586723A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/703,401 US10069505B1 (en) 2017-09-13 2017-09-13 Least significant bit dynamic element matching in a digital-to-analog converter
US15/703,401 2017-09-13

Publications (1)

Publication Number Publication Date
CN109586723A true CN109586723A (zh) 2019-04-05

Family

ID=63295416

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811064111.3A Pending CN109586723A (zh) 2017-09-13 2018-09-12 数模转换器中的最低有效位动态元件匹配

Country Status (2)

Country Link
US (1) US10069505B1 (zh)
CN (1) CN109586723A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110995270A (zh) * 2019-11-20 2020-04-10 清华大学 分段式光子数模转换器及其波形产生方法
CN112272026A (zh) * 2020-11-12 2021-01-26 北京智芯微电子科技有限公司 逐次逼近式模拟数字转换器***

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109995367B (zh) * 2017-12-29 2022-12-06 瑞昱半导体股份有限公司 数模转换器装置
US11075643B2 (en) * 2019-12-20 2021-07-27 Analog Devices International Unlimited Company Background timing skew error measurement for RF DAC
EP4082114A4 (en) * 2019-12-27 2023-10-25 Intel Corporation APPARATUS FOR CORRECTING A MIS-MAIRING, DIGITAL-ANALOG CONVERTER SYSTEM, TRANSMITTER, BASE STATION, MOBILE DEVICE AND METHOD FOR CORRECTING A MIS-MAIRING
EP4020812A1 (en) 2020-12-23 2022-06-29 Intel Corporation Segmented digital-to-analog converter with subtractive dither
US11728821B2 (en) * 2021-02-22 2023-08-15 Mediatek Singapore Pte. Ltd. LSB dithering for segmented DACs

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU911724A1 (ru) * 1980-06-25 1982-03-07 Институт Кибернетики Ан Азсср Стохастический преобразователь аналог-код
US4644324A (en) * 1984-12-31 1987-02-17 Teac Corporation Digital to analog conversion system with the addition of dither to the digital input
US4845498A (en) * 1985-07-09 1989-07-04 Teac Corporation Wide dynamic range digital to analog conversion method and systems
US4857927A (en) * 1985-12-27 1989-08-15 Yamaha Corporation Dither circuit having dither level changing function
US4937576A (en) * 1989-06-05 1990-06-26 Pioneer Electronic Corporation Dither circuit responsive to zero input signal level
US4994803A (en) * 1989-11-27 1991-02-19 Hewlett-Packard Company Random number dither circuit for digital-to-analog output signal linearity
JPH05227026A (ja) * 1992-01-30 1993-09-03 Nec Corp デジタル・アナログ変換器
US5574451A (en) * 1995-02-08 1996-11-12 The United States Of America As Represented By The Secretary Of The Navy Digital circuit for the introduction of dither into an analog signal
US6967609B1 (en) * 2004-11-12 2005-11-22 Lsi Logic Corporation Method and apparatus for dynamically biasing switching elements in current-steering DAC
US7859445B1 (en) * 2009-06-25 2010-12-28 Himax Technologies Limited Digital to analog converter
US9214953B1 (en) * 2014-09-05 2015-12-15 Dialog Semiconductor (Uk) Limited Generalized data weighted averaging method for equally weighted multi-bit D/A elements
CN106374922A (zh) * 2015-07-23 2017-02-01 亚德诺半导体集团 在数模转换器中解决组件失配的方法和***

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57194625A (en) * 1981-05-27 1982-11-30 Nec Corp Digital to analog converter
US4430642A (en) * 1981-10-02 1984-02-07 Westinghouse Electric Corp. Digital-to-analog converter
JPH0738588B2 (ja) * 1985-07-11 1995-04-26 ティアツク株式会社 アナログ―デイジタル変換装置
JPH01233921A (ja) 1988-03-15 1989-09-19 Toshiba Corp △−σ変調器を用いたａ／ｄ変換回路
US6466149B2 (en) * 2000-12-29 2002-10-15 Summit Microelectronics Inc. Apparatus and method for digital to analog conversion
KR100630902B1 (ko) * 2005-05-19 2006-10-04 한국과학기술원 나누기-더하기 회로와 이를 이용한 고해상도 디지털아날로그 변환기
TWI318809B (en) * 2005-05-23 2009-12-21 Hon Hai Prec Ind Co Ltd Multi-frequency antenna
US7286075B2 (en) * 2005-11-14 2007-10-23 Analog Devices, Inc. Analog to digital converter with dither
US7492297B2 (en) * 2006-08-11 2009-02-17 Realtek Semiconductor Corp. Digital-to-analog converter and method thereof
US7696909B2 (en) * 2006-08-23 2010-04-13 Texas Instruments Incorporated Circuit for generating a temperature dependent current with high accuracy
US20090086104A1 (en) * 2007-09-28 2009-04-02 Felder Matthew D Multimedia soc with advanced jack sense applications
US8350741B2 (en) * 2011-01-31 2013-01-08 Agilent Technologies, Inc. Device and method for driving digital-to-analog converter

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU911724A1 (ru) * 1980-06-25 1982-03-07 Институт Кибернетики Ан Азсср Стохастический преобразователь аналог-код
US4644324A (en) * 1984-12-31 1987-02-17 Teac Corporation Digital to analog conversion system with the addition of dither to the digital input
US4845498A (en) * 1985-07-09 1989-07-04 Teac Corporation Wide dynamic range digital to analog conversion method and systems
US4857927A (en) * 1985-12-27 1989-08-15 Yamaha Corporation Dither circuit having dither level changing function
US4937576A (en) * 1989-06-05 1990-06-26 Pioneer Electronic Corporation Dither circuit responsive to zero input signal level
US4994803A (en) * 1989-11-27 1991-02-19 Hewlett-Packard Company Random number dither circuit for digital-to-analog output signal linearity
JPH05227026A (ja) * 1992-01-30 1993-09-03 Nec Corp デジタル・アナログ変換器
US5574451A (en) * 1995-02-08 1996-11-12 The United States Of America As Represented By The Secretary Of The Navy Digital circuit for the introduction of dither into an analog signal
US6967609B1 (en) * 2004-11-12 2005-11-22 Lsi Logic Corporation Method and apparatus for dynamically biasing switching elements in current-steering DAC
US7859445B1 (en) * 2009-06-25 2010-12-28 Himax Technologies Limited Digital to analog converter
US9214953B1 (en) * 2014-09-05 2015-12-15 Dialog Semiconductor (Uk) Limited Generalized data weighted averaging method for equally weighted multi-bit D/A elements
CN106374922A (zh) * 2015-07-23 2017-02-01 亚德诺半导体集团 在数模转换器中解决组件失配的方法和***

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
（意）佛朗哥•马洛贝蒂著；程军，陈贵灿等译, 西安交通大学出版社 *
H.T. JENSEN; I. GALTON: "A low-complexity dynamic element matching DAC for direct digital synthesis" *
程扬: "采用新型动态器件匹配算法的高速数模转换器" *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110995270A (zh) * 2019-11-20 2020-04-10 清华大学 分段式光子数模转换器及其波形产生方法
CN112272026A (zh) * 2020-11-12 2021-01-26 北京智芯微电子科技有限公司 逐次逼近式模拟数字转换器***
CN112272026B (zh) * 2020-11-12 2022-01-14 北京智芯微电子科技有限公司 逐次逼近式模拟数字转换器***

Also Published As

Publication number Publication date
US10069505B1 (en) 2018-09-04

Similar Documents

Publication Publication Date Title
CN109586723A (zh) 数模转换器中的最低有效位动态元件匹配
CN105720981B (zh) 用于模数转换器的微处理器辅助校准
Baird et al. Linearity enhancement of multibit/spl Delta//spl Sigma/A/D and D/A converters using data weighted averaging
Kozak et al. Oversampled delta-sigma modulators: Analysis, applications and novel topologies
US7176822B2 (en) Analogue-to-digital converter
US7030792B2 (en) Suppressing digital-to-analog converter (DAC) error
KR100693816B1 (ko) 동적 소자 정합 방법 및 다중 비트 데이터 변환기
Neitola et al. A generalized data-weighted averaging algorithm
EP2993787B1 (en) Generalized data weighted averaging method for equally weighted multi-bit D/A elements
US20090243904A1 (en) Randomized thermometer-coding digital-to-analog converter and method therefor
US6614377B1 (en) Data-directed scrambler for noise-shaping mixed-signal converters with an arbitrary number of quantization levels
CN109428599A (zh) 具有改进的线性的数模转换器
KR100845136B1 (ko) 데이터 가중 평균화 기법을 적용한 멀티비트 데이터 변환기
Shabra et al. Oversampled pipeline A/D converters with mismatch shaping
CN108604901A (zh) D/a转换器以及a/d转换器
Rakuljic et al. Tree-structured DEM DACs with arbitrary numbers of levels
US7205913B2 (en) Efficient data-directed scrambler for noise-shaping mixed-signal converters
Lee et al. Digital calibration of capacitor mismatch in sigma-delta modulators
JP2000078015A (ja) マルチビット型ｄ／ａ変換器及びデルタシグマ型ａ／ｄ変換器
JP3844510B2 (ja) デジタル・アナログ変換
Jensen et al. An analysis of the partial randomization dynamic element matching technique
Della Colletta et al. A successive approximation a/d converter using a pwm modulator dac
CN110011667B (zh) 三角积分调变器
Lin et al. High-speed DACs with random multiple data-weighted averaging algorithm
CN116232334B (zh) 一种模数转换器及电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination