JPH05226307A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JPH05226307A JPH05226307A JP2935292A JP2935292A JPH05226307A JP H05226307 A JPH05226307 A JP H05226307A JP 2935292 A JP2935292 A JP 2935292A JP 2935292 A JP2935292 A JP 2935292A JP H05226307 A JPH05226307 A JP H05226307A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- semiconductor
- insulating layer
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【目的】結晶性半導体層／絶縁層構造（例えば、ＳＯＩ
構造など）の半導体基板の結晶性半導体層の薄層化、膜
厚の再現性、均一性を飛躍的に高め、高性能の半導体デ
バイスを作製するのに好適な高品質の半導体基板の製造
方法を提供する。 【構成】第１の半導体基板上に、この基板とは異なる組
成の所定の結晶性半導体層を形成し、他方、絶縁層を形
成した第２の半導体基板を準備し、第１の半導体基板上
の結晶性半導体層と、第２の半導体基板上の絶縁層とを
対向させて接着した後、第１の半導体基板の部分をエッ
チング等により除去して、絶縁層上に結晶性半導体層を
有する高品質の半導体基板を製造する方法。 【効果】絶縁層上に薄層化（数１０〜数１００nｍ）し
た結晶性半導体層を形成することができ、高性能の半導
体デバイスが製造できる。
構造など）の半導体基板の結晶性半導体層の薄層化、膜
厚の再現性、均一性を飛躍的に高め、高性能の半導体デ
バイスを作製するのに好適な高品質の半導体基板の製造
方法を提供する。 【構成】第１の半導体基板上に、この基板とは異なる組
成の所定の結晶性半導体層を形成し、他方、絶縁層を形
成した第２の半導体基板を準備し、第１の半導体基板上
の結晶性半導体層と、第２の半導体基板上の絶縁層とを
対向させて接着した後、第１の半導体基板の部分をエッ
チング等により除去して、絶縁層上に結晶性半導体層を
有する高品質の半導体基板を製造する方法。 【効果】絶縁層上に薄層化（数１０〜数１００nｍ）し
た結晶性半導体層を形成することができ、高性能の半導
体デバイスが製造できる。
Description
【０００１】
【産業上の利用分野】本発明は酸化シリコン層等の絶縁
層上に、結晶性シリコン層等の結晶性半導体層を形成し
た半導体層／絶縁層構造〔例えば、ＳＯＩ（Ｓilicon
Ｏn Ｉnsulator）構造〕を有する半導体基板の製造方法
に関し、特に絶縁層上に薄層化した結晶性半導体層を形
成した、各種の半導体デバイスの高性能化をはかるのに
好適な高品質の半導体基板の製造方法に関する。
層上に、結晶性シリコン層等の結晶性半導体層を形成し
た半導体層／絶縁層構造〔例えば、ＳＯＩ（Ｓilicon
Ｏn Ｉnsulator）構造〕を有する半導体基板の製造方法
に関し、特に絶縁層上に薄層化した結晶性半導体層を形
成した、各種の半導体デバイスの高性能化をはかるのに
好適な高品質の半導体基板の製造方法に関する。
【０００２】
【従来の技術】半導体装置の高性能化をはかるために
は、ＳＯＩ基板の導入が必要不可欠である。 現在、良
好な結晶性を有するＳＯＩ基板の製造を目的として、酸
化膜を形成した半導体基板に、他の半導体基板を接着し
て機械的に研磨することにより、ＳＯＩ基板を製造する
ウェハ接着加工技術が開発されている。この種の半導体
基板の製造方法の従来技術としては、例えば、ジヤーナ
ル オブ アプライド フイジックス、第６０巻、（１
９８６年）、第２９８７頁〔Ｊournal of ＡppliedＰhy
sics ６０，（１９８６）p.２９８７〕が挙げられる。
ここで、上記文献に開示されているＳＯＩ基板製造方法
について、図６を用いて説明する。図において、シリコ
ン層からなる第１の基板１と、第２の基板５とを準備し
〔図６（１）の（ａ），（ｂ）〕、第２の基板５の第１
の面６を酸化し、絶縁層７を形成する〔図６（２）の
（ａ）〕。 次に、第１の基板１の第１の面２と、絶縁
層７を有する第２の基板５の第１の面６とを接着し〔図
６（３）〕、第１の基板１の第２の面３から機械的に研
磨することにより第１の基板１を薄層化し、第２の基板
５上の絶縁層７上に薄層化した第１の基板１であるシリ
コン層を形成〔図６（４）〕する工程により、結晶性半
導体層／絶縁層構造の半導体基板を作製する方法であ
る。
は、ＳＯＩ基板の導入が必要不可欠である。 現在、良
好な結晶性を有するＳＯＩ基板の製造を目的として、酸
化膜を形成した半導体基板に、他の半導体基板を接着し
て機械的に研磨することにより、ＳＯＩ基板を製造する
ウェハ接着加工技術が開発されている。この種の半導体
基板の製造方法の従来技術としては、例えば、ジヤーナ
ル オブ アプライド フイジックス、第６０巻、（１
９８６年）、第２９８７頁〔Ｊournal of ＡppliedＰhy
sics ６０，（１９８６）p.２９８７〕が挙げられる。
ここで、上記文献に開示されているＳＯＩ基板製造方法
について、図６を用いて説明する。図において、シリコ
ン層からなる第１の基板１と、第２の基板５とを準備し
〔図６（１）の（ａ），（ｂ）〕、第２の基板５の第１
の面６を酸化し、絶縁層７を形成する〔図６（２）の
（ａ）〕。 次に、第１の基板１の第１の面２と、絶縁
層７を有する第２の基板５の第１の面６とを接着し〔図
６（３）〕、第１の基板１の第２の面３から機械的に研
磨することにより第１の基板１を薄層化し、第２の基板
５上の絶縁層７上に薄層化した第１の基板１であるシリ
コン層を形成〔図６（４）〕する工程により、結晶性半
導体層／絶縁層構造の半導体基板を作製する方法であ
る。
【０００３】
【発明が解決しようとする課題】高性能な半導体デバイ
スを安価に提供するためには、絶縁層上の結晶性半導体
層の膜厚を再現性良く制御する必要がある。しかし、上
述した従来技術のごとく、機械研磨法により半導体層の
薄層化を行う場合において、膜厚の制御性は高々数１０
０ｎｍ程度であり、またウェハ面内における半導体層の
膜厚のバラツキも大きい。さらに、薄層化を進めて行っ
た場合に研磨による結晶性半導体層に与えるダメージも
大きいという問題があった。
スを安価に提供するためには、絶縁層上の結晶性半導体
層の膜厚を再現性良く制御する必要がある。しかし、上
述した従来技術のごとく、機械研磨法により半導体層の
薄層化を行う場合において、膜厚の制御性は高々数１０
０ｎｍ程度であり、またウェハ面内における半導体層の
膜厚のバラツキも大きい。さらに、薄層化を進めて行っ
た場合に研磨による結晶性半導体層に与えるダメージも
大きいという問題があった。
【０００４】本発明の目的は、上記従来技術における問
題点を解消するものであって、結晶性半導体層／絶縁層
構造（例えば、ＳＯＩ構造）を有する半導体基板の結晶
性半導体層の薄層化、膜厚の再現性、均一性を飛躍的に
高め、各種の半導体デバイスの高性能化をはかるのに好
適な高品質の半導体基板の製造方法を提供することにあ
る。
題点を解消するものであって、結晶性半導体層／絶縁層
構造（例えば、ＳＯＩ構造）を有する半導体基板の結晶
性半導体層の薄層化、膜厚の再現性、均一性を飛躍的に
高め、各種の半導体デバイスの高性能化をはかるのに好
適な高品質の半導体基板の製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記本発明の目的を達成
するために、第１の半導体基板上に、該第１の半導体基
板材質とは異なる所定組成の結晶性半導体層を形成し、
他方、絶縁層を形成した第２の半導体基板を準備し、第
１の半導体基板上の結晶性半導体層面と、上記第２の半
導体基板上の絶縁層面とを対向させて接着した後、第１
の半導体基板材質の部分を除去する工程を少なくとも含
む半導体基板の製造方法であって、絶縁層上に極めて薄
い結晶性半導体層を有する高品質の半導体基板を得るこ
とができる。そして、本発明の半導体基板の製造方法に
おける上記第１の半導体基板材質の部分を除去する工程
において、第１の半導体基板とはエッチング速度の異な
る（エッチング速度の遅い）もの、または酸化速度の異
なる（酸化速度の遅い）結晶性半導体層を用いることを
特徴とするものであって、このエッチング速度（または
酸化速度）の違いを利用することにより絶縁層上に極め
て薄層化（数１０nｍ〜数１００nｍ程度）した結晶性半
導体層を形成するものであり、かつ膜厚の再現性、均一
性を飛躍的に向上させることができ、作製する各種の半
導体デバイスの一段と高性能化をはかり得る高品質の半
導体基板を製造することができるものである。本発明
は、単結晶半導体からなる第１の基板面上に、第１の基
板材質とは異なる組成の第１の結晶性半導体層を形成す
る工程と、単結晶半導体からなる第２の基板面上に絶縁
層を形成する工程と、上記第１の基板上に形成した第１
の結晶性半導体層面と、上記第２の基板上に形成した絶
縁層面とを対向させて接着する工程と、上記第１の基板
材質の部分を除去して、第２の基板面の絶縁層上に第１
の結晶性半導体層を形成する工程を少なくとも含むこと
を特徴とする半導体基板の製造方法である。また本発明
は、単結晶半導体からなる第１の基板面上に、第１の基
板材質とは異なる組成の第１の結晶性半導体層を形成す
る工程と、単結晶半導体からなる第２の基板面上に絶縁
層を形成する工程と、上記第１の基板上に形成した第１
の結晶性半導体層面と、上記第２の基板上に形成した絶
縁層面とを対向させて接着する工程と、上記第１の基板
材質の部分を除去して、第２の基板面の絶縁層上に第１
の結晶性半導体層を形成する工程と、上記第１の結晶性
半導体層上に第２の結晶性半導体層を積層する工程を少
なくとも含むことを特徴とする半導体基板の製造方法で
ある。さらに本発明は、単結晶半導体からなる第１の基
板面上に、第１の基板材質とは異なる組成の第１の結晶
性半導体層を形成し、該第１の結晶性半導体層上に第２
の結晶性半導体層を積層する工程と、単結晶半導体から
なる第２の基板面上に絶縁層を形成する工程と、上記第
１の基板上に形成した第２の結晶性半導体層面と、上記
第２の基板上に形成した絶縁層面とを対向させて接着す
る工程と、上記第１の基板材質の部分を除去して、第２
の基板面の絶縁層上に第２の結晶性半導体層と第１の結
晶性半導体層を形成する工程を少なくとも含むことを特
徴とする半導体基板の製造方法である。
するために、第１の半導体基板上に、該第１の半導体基
板材質とは異なる所定組成の結晶性半導体層を形成し、
他方、絶縁層を形成した第２の半導体基板を準備し、第
１の半導体基板上の結晶性半導体層面と、上記第２の半
導体基板上の絶縁層面とを対向させて接着した後、第１
の半導体基板材質の部分を除去する工程を少なくとも含
む半導体基板の製造方法であって、絶縁層上に極めて薄
い結晶性半導体層を有する高品質の半導体基板を得るこ
とができる。そして、本発明の半導体基板の製造方法に
おける上記第１の半導体基板材質の部分を除去する工程
において、第１の半導体基板とはエッチング速度の異な
る（エッチング速度の遅い）もの、または酸化速度の異
なる（酸化速度の遅い）結晶性半導体層を用いることを
特徴とするものであって、このエッチング速度（または
酸化速度）の違いを利用することにより絶縁層上に極め
て薄層化（数１０nｍ〜数１００nｍ程度）した結晶性半
導体層を形成するものであり、かつ膜厚の再現性、均一
性を飛躍的に向上させることができ、作製する各種の半
導体デバイスの一段と高性能化をはかり得る高品質の半
導体基板を製造することができるものである。本発明
は、単結晶半導体からなる第１の基板面上に、第１の基
板材質とは異なる組成の第１の結晶性半導体層を形成す
る工程と、単結晶半導体からなる第２の基板面上に絶縁
層を形成する工程と、上記第１の基板上に形成した第１
の結晶性半導体層面と、上記第２の基板上に形成した絶
縁層面とを対向させて接着する工程と、上記第１の基板
材質の部分を除去して、第２の基板面の絶縁層上に第１
の結晶性半導体層を形成する工程を少なくとも含むこと
を特徴とする半導体基板の製造方法である。また本発明
は、単結晶半導体からなる第１の基板面上に、第１の基
板材質とは異なる組成の第１の結晶性半導体層を形成す
る工程と、単結晶半導体からなる第２の基板面上に絶縁
層を形成する工程と、上記第１の基板上に形成した第１
の結晶性半導体層面と、上記第２の基板上に形成した絶
縁層面とを対向させて接着する工程と、上記第１の基板
材質の部分を除去して、第２の基板面の絶縁層上に第１
の結晶性半導体層を形成する工程と、上記第１の結晶性
半導体層上に第２の結晶性半導体層を積層する工程を少
なくとも含むことを特徴とする半導体基板の製造方法で
ある。さらに本発明は、単結晶半導体からなる第１の基
板面上に、第１の基板材質とは異なる組成の第１の結晶
性半導体層を形成し、該第１の結晶性半導体層上に第２
の結晶性半導体層を積層する工程と、単結晶半導体から
なる第２の基板面上に絶縁層を形成する工程と、上記第
１の基板上に形成した第２の結晶性半導体層面と、上記
第２の基板上に形成した絶縁層面とを対向させて接着す
る工程と、上記第１の基板材質の部分を除去して、第２
の基板面の絶縁層上に第２の結晶性半導体層と第１の結
晶性半導体層を形成する工程を少なくとも含むことを特
徴とする半導体基板の製造方法である。
【０００６】
【実施例】以下に、本発明の実施例を挙げ、図面を用い
て詳細に説明する。なお、本実施例では、結晶性半導体
層／絶縁層構造（例えば、ＳＯＩ構造）を有する半導体
基板の製造方法についてのみ説明するが、本発明の構造
を有する基板を用いた半導体デバイスは、従来の半導体
デバイスの製造技術を転用することによって、いかなる
構造の半導体デバイスの製造にも適用することが可能で
ある。
て詳細に説明する。なお、本実施例では、結晶性半導体
層／絶縁層構造（例えば、ＳＯＩ構造）を有する半導体
基板の製造方法についてのみ説明するが、本発明の構造
を有する基板を用いた半導体デバイスは、従来の半導体
デバイスの製造技術を転用することによって、いかなる
構造の半導体デバイスの製造にも適用することが可能で
ある。
【０００７】＜実施例１＞本発明の第１の実施例を図１
を用いて説明する。図１（１）〜（５）は、本実施例に
おける半導体基板の製造工程を示す説明図である。ま
ず、図（１）の（ａ）において、第１の基板１、第２の
基板５を準備する。次に、図１（２）の（ａ）におい
て、第１の基板１の第１の面２上に、異種の半導体層と
して炭化ケイ素（ＳiＣ）層４を結晶成長させる。本実
施例では、分子線エピタキシイ法により炭化ケイ素層４
を形成した。なお、本実施例では炭化ケイ素を用いた
が、以下の第１の基板１を構成する材料であるシリコン
（Ｓi）をエッチングする工程において、Ｓiよりもエッ
チング速度の遅い異種材料であれば本発明の効果が得ら
れる。例えば、シリコンゲルマニウム（ＳiＧe）混晶、
ガリウムヒ素（ＧaＡs）結晶、ガリウムリン（ＧaＰ）
結晶等が用いられる。また、本実施例では、分子線エピ
タキシイ法により成膜したが、化学的気相堆積（ＣＶ
Ｄ）法等を用いることも可能であり、本発明の製造方法
を逸脱するものではない。次に、シリコンからなる第２
の基板５〔図１（１）の（ｂ）〕の表面６に絶縁層７を
形成し、図１（１）の（ｂ）を得る。本実施例では熱酸
化法により酸化層を形成する。また、本実施例では片面
にのみ絶縁層を形成したが、両面に形成した場合におい
ても本発明の効果には何ら影響を及ぼさない。そして、
図１（３）に示すごとく、第１の基板１上の炭化ケイ素
層４と第２の基板５の絶縁層７とを接着する。なお、こ
の接着方法には公知の技術を用いることができる。次
に、第１の基板１の第２の面３側のシリコン基板を、１
μｍ程度の膜厚を残して機械的な研磨により薄層化する
〔図１（４）〕。本実施例では、エッチングを速くする
ために機械研磨を用いたが、この研磨工程を行わず、直
接、以下の工程により薄層化を行ってもよい。次に、図
１（５）に示すごとく、公知のエッチング法により残り
のシリコンを除去する。このエッチング工程は、シリコ
ンと炭化ケイ素とのエッチング速度が異なることを利用
するところに特徴がある。本実施例では、四フツ化炭素
（ＣＦ4）と酸素（Ｏ2）との混合ガスのプラズマを用い
たエッチング法を用いた。上記のエッチング法により、
炭化ケイ素のエッチング速度をシリコンのエッチング速
度よりも格段に遅くすることが可能である。したがっ
て、エッチングは炭化ケイ素層に達した段階でほぼ停止
する。 これにより、支持基板（第２の基板５）の絶縁
層７上に、結晶性炭化ケイ素層４を有する構造を得るこ
とができる。
を用いて説明する。図１（１）〜（５）は、本実施例に
おける半導体基板の製造工程を示す説明図である。ま
ず、図（１）の（ａ）において、第１の基板１、第２の
基板５を準備する。次に、図１（２）の（ａ）におい
て、第１の基板１の第１の面２上に、異種の半導体層と
して炭化ケイ素（ＳiＣ）層４を結晶成長させる。本実
施例では、分子線エピタキシイ法により炭化ケイ素層４
を形成した。なお、本実施例では炭化ケイ素を用いた
が、以下の第１の基板１を構成する材料であるシリコン
（Ｓi）をエッチングする工程において、Ｓiよりもエッ
チング速度の遅い異種材料であれば本発明の効果が得ら
れる。例えば、シリコンゲルマニウム（ＳiＧe）混晶、
ガリウムヒ素（ＧaＡs）結晶、ガリウムリン（ＧaＰ）
結晶等が用いられる。また、本実施例では、分子線エピ
タキシイ法により成膜したが、化学的気相堆積（ＣＶ
Ｄ）法等を用いることも可能であり、本発明の製造方法
を逸脱するものではない。次に、シリコンからなる第２
の基板５〔図１（１）の（ｂ）〕の表面６に絶縁層７を
形成し、図１（１）の（ｂ）を得る。本実施例では熱酸
化法により酸化層を形成する。また、本実施例では片面
にのみ絶縁層を形成したが、両面に形成した場合におい
ても本発明の効果には何ら影響を及ぼさない。そして、
図１（３）に示すごとく、第１の基板１上の炭化ケイ素
層４と第２の基板５の絶縁層７とを接着する。なお、こ
の接着方法には公知の技術を用いることができる。次
に、第１の基板１の第２の面３側のシリコン基板を、１
μｍ程度の膜厚を残して機械的な研磨により薄層化する
〔図１（４）〕。本実施例では、エッチングを速くする
ために機械研磨を用いたが、この研磨工程を行わず、直
接、以下の工程により薄層化を行ってもよい。次に、図
１（５）に示すごとく、公知のエッチング法により残り
のシリコンを除去する。このエッチング工程は、シリコ
ンと炭化ケイ素とのエッチング速度が異なることを利用
するところに特徴がある。本実施例では、四フツ化炭素
（ＣＦ4）と酸素（Ｏ2）との混合ガスのプラズマを用い
たエッチング法を用いた。上記のエッチング法により、
炭化ケイ素のエッチング速度をシリコンのエッチング速
度よりも格段に遅くすることが可能である。したがっ
て、エッチングは炭化ケイ素層に達した段階でほぼ停止
する。 これにより、支持基板（第２の基板５）の絶縁
層７上に、結晶性炭化ケイ素層４を有する構造を得るこ
とができる。
【０００８】＜実施例２＞本発明の第２の実施例を図２
を用いて説明する。図２（１）〜（３）は本実施例にお
ける半導体基板の製造工程を示す説明図である。実施例
１では、図１（５）の工程において、シリコン基板であ
る第１の基板１を除去するのにエッチング法を用いた
が、以下の方法によっても実現可能である。図２（１）
の構造の半導体基板を得た後、上記基板を酸化する。炭
化ケイ素の酸化速度はシリコンの酸化速度に比べて格段
に遅いため、酸化は炭化ケイ素層に達した段階でほぼ停
止し、図２（２）の酸化層８を得る。さらに、酸化層８
を除去することにより、上記図１（５）に示す工程と同
様に、支持基板（第２の基板５）の絶縁層７上に結晶性
炭化ケイ素層４を有する構造の基板を製造することがで
きる。本実施例では、図２（２）の工程において、第１
の基板１上の異種の結晶性半導体層である炭化ケイ素層
４として、基板を構成する材料よりも酸化速度の遅い材
料、あるいは酸化されない材料を用いるところに特徴が
あり、上記の性質を有する材料であれば炭化ケイ素に限
定されるものではない。
を用いて説明する。図２（１）〜（３）は本実施例にお
ける半導体基板の製造工程を示す説明図である。実施例
１では、図１（５）の工程において、シリコン基板であ
る第１の基板１を除去するのにエッチング法を用いた
が、以下の方法によっても実現可能である。図２（１）
の構造の半導体基板を得た後、上記基板を酸化する。炭
化ケイ素の酸化速度はシリコンの酸化速度に比べて格段
に遅いため、酸化は炭化ケイ素層に達した段階でほぼ停
止し、図２（２）の酸化層８を得る。さらに、酸化層８
を除去することにより、上記図１（５）に示す工程と同
様に、支持基板（第２の基板５）の絶縁層７上に結晶性
炭化ケイ素層４を有する構造の基板を製造することがで
きる。本実施例では、図２（２）の工程において、第１
の基板１上の異種の結晶性半導体層である炭化ケイ素層
４として、基板を構成する材料よりも酸化速度の遅い材
料、あるいは酸化されない材料を用いるところに特徴が
あり、上記の性質を有する材料であれば炭化ケイ素に限
定されるものではない。
【０００９】＜実施例３＞本発明の第３の実施例を図３
を用いて説明する。図３（１）〜（２）は本実施例にお
ける半導体基板の製造工程を示す説明図である。実施例
１および実施例２では、本実施例の図３（１）に示す支
持基板（第２の基板５）の絶縁層７上に、異種の半導体
層である結晶性炭化ケイ素層４を有する構造の基板を得
たが、本実施例は、従来のシリコンプロセスとの整合性
を良くするための一例である。 すなわち、図３（１）
の基板を得た後、上記基板上にシリコンの結晶成長を行
い、図３（２）を得る。異種の半導体層である炭化ケイ
素層４は、結晶性を有するためその上にシリコンの結晶
成長が可能である。これにより、従来のシリコンプロセ
スをそのまま踏襲することが可能となる。
を用いて説明する。図３（１）〜（２）は本実施例にお
ける半導体基板の製造工程を示す説明図である。実施例
１および実施例２では、本実施例の図３（１）に示す支
持基板（第２の基板５）の絶縁層７上に、異種の半導体
層である結晶性炭化ケイ素層４を有する構造の基板を得
たが、本実施例は、従来のシリコンプロセスとの整合性
を良くするための一例である。 すなわち、図３（１）
の基板を得た後、上記基板上にシリコンの結晶成長を行
い、図３（２）を得る。異種の半導体層である炭化ケイ
素層４は、結晶性を有するためその上にシリコンの結晶
成長が可能である。これにより、従来のシリコンプロセ
スをそのまま踏襲することが可能となる。
【００１０】＜実施例４＞本発明の第４の実施例を図４
を用いて説明する。図４（１）〜（４）は本実施例にお
ける半導体基板の製造工程を示す説明図である。まず、
図４（１）の（ａ）、（ｂ）において、異種基板（第１
の基板）１０と第２の基板５を準備する。この場合、第
１の基板の材料と第２の基板の材料とを異なるものにす
る。本実施例では、第１の基板としてシリコン基板とは
異なる異種基板１０であるゲルマニウム基板を用い、第
２の基板５としてシリコン基板を用いた。そして、次の
工程において結晶成長させる半導体であるシリコン層１
１とはエッチング速度が異なる材料によって異種基板１
０が構成されている限り、本発明の目的は達成される。
次に、図４（２）の（ａ）において、異種基板１０の第
１の面２上に異種の半導体層としてシリコン層１１を結
晶成長させる。本実施例では、分子線エピタキシイ法に
よりシリコン層１１を形成した。なお、結晶成長法とし
て分子線エピタキシイ法を用いたが、化学的気相堆積
（ＣＶＤ）法等を用いることもでき、本発明の半導体基
板の製造方法を逸脱するものではない。次に、第２の基
板５であるシリコン基板の第１の面６に絶縁層７を形成
し、図４（２）の（ｂ）を得る。本実施例では、熱酸化
法により酸化層（絶縁層７）を形成した。本実施例で
は、片面にのみ絶縁層７を形成したが、絶縁層７が両面
に形成されている場合においても本発明の効果には何ら
影響を及ぼさない。そして、図４（３）に示すごとく、
異種基板１０上のシリコン層１１と、第２の基板５の絶
縁層７とを接着する。なお、この接着方法には公知の技
術を用いることができる。次に、ゲルマニウムからなる
異種基板１０の第２の面３側の異種基板１０の部分を、
公知のエッチング法により除去して図４（４）に示す構
造の半導体基板を得る。本実施例では過酸化水素水とフ
ツ酸との混合液により、ゲルマニウムからなる異種基板
１０を選択的に除去した。本工程においては、第１の基
板である異種基板１０と、その上部に形成したシリコン
層１１とのエッチング速度が異なることを利用したとこ
ろに特徴がある。これにより、支持基板（第２の基板
５）の絶縁層７上に結晶性シリコン層１１を有する構造
の半導体基板を得ることができる。
を用いて説明する。図４（１）〜（４）は本実施例にお
ける半導体基板の製造工程を示す説明図である。まず、
図４（１）の（ａ）、（ｂ）において、異種基板（第１
の基板）１０と第２の基板５を準備する。この場合、第
１の基板の材料と第２の基板の材料とを異なるものにす
る。本実施例では、第１の基板としてシリコン基板とは
異なる異種基板１０であるゲルマニウム基板を用い、第
２の基板５としてシリコン基板を用いた。そして、次の
工程において結晶成長させる半導体であるシリコン層１
１とはエッチング速度が異なる材料によって異種基板１
０が構成されている限り、本発明の目的は達成される。
次に、図４（２）の（ａ）において、異種基板１０の第
１の面２上に異種の半導体層としてシリコン層１１を結
晶成長させる。本実施例では、分子線エピタキシイ法に
よりシリコン層１１を形成した。なお、結晶成長法とし
て分子線エピタキシイ法を用いたが、化学的気相堆積
（ＣＶＤ）法等を用いることもでき、本発明の半導体基
板の製造方法を逸脱するものではない。次に、第２の基
板５であるシリコン基板の第１の面６に絶縁層７を形成
し、図４（２）の（ｂ）を得る。本実施例では、熱酸化
法により酸化層（絶縁層７）を形成した。本実施例で
は、片面にのみ絶縁層７を形成したが、絶縁層７が両面
に形成されている場合においても本発明の効果には何ら
影響を及ぼさない。そして、図４（３）に示すごとく、
異種基板１０上のシリコン層１１と、第２の基板５の絶
縁層７とを接着する。なお、この接着方法には公知の技
術を用いることができる。次に、ゲルマニウムからなる
異種基板１０の第２の面３側の異種基板１０の部分を、
公知のエッチング法により除去して図４（４）に示す構
造の半導体基板を得る。本実施例では過酸化水素水とフ
ツ酸との混合液により、ゲルマニウムからなる異種基板
１０を選択的に除去した。本工程においては、第１の基
板である異種基板１０と、その上部に形成したシリコン
層１１とのエッチング速度が異なることを利用したとこ
ろに特徴がある。これにより、支持基板（第２の基板
５）の絶縁層７上に結晶性シリコン層１１を有する構造
の半導体基板を得ることができる。
【００１１】＜実施例５＞本発明の第５の実施例を図５
を用いて説明する。図５（１）〜（４）は本実施例にお
ける半導体基板の製造工程を示す説明図である。まず、
図５（１）の（ａ）、（ｂ）において、第１の基板１、
第２の基板５を準備する。次に、図５（２）の（ａ）に
おいて、第１の基板１の第１の面２上に、炭化ケイ素
（ＳiＣ）層１２とシリコン層１３を結晶成長させる。
本実施例では分子線エピタキシイ法により形成した。な
お、異種の半導体層として炭化ケイ素層１２を形成した
が、以下の第１の基板１を構成する材料であるシリコン
（Ｓi）をエッチングする工程において、エッチング速
度の遅い異種の材料からなる半導体層であれば本発明の
目的は達成される。例えば、シリコンゲルマニウム（Ｓ
iＧe）混晶、ガリウムヒ素（ＧaＡs）結晶、ガリウムリ
ン（ＧaＰ）結晶等を用いることができる。また、実施
例２で示したように酸化工程を用いて薄層化を行う場合
には、第１の基板１を構成する材料よりも酸化速度の遅
い材料を用いる必要がある。次に、第２の基板５である
シリコン基板の第２の面６に絶縁層７を形成し、図５
（２）の（ｂ）を得る。本実施例では、熱酸化法により
酸化層（絶縁層７）を形成した。また、本実施例では片
面にのみ絶縁層７を形成したが、両面に形成した場合に
おいても、本発明の効果には何ら影響を及ぼさない。そ
して、図５（３）に示すように、第１の基板１上のシリ
コン層１３と、第２の基板５の絶縁層７とを接着する。
なお、この接着方法には公知の技術を用いることができ
る。次に、実施例１あるいは実施例２と同様にして、第
１の基板１の部分（シリコン）を除去する。これによ
り、図５（４）に示すごとく、支持基板（第２の基板
５）の絶縁層７上に、結晶性リシコン層１３と結晶性炭
化ケイ素層１２とを有する構造の半導体基板を得ること
ができる。そして、このまま、半導体デバイスを作製し
てもよく、あるいは炭化ケイ素層１２を除去した後で、
シリコン層１３に半導体デバイスを作製してもよい。
を用いて説明する。図５（１）〜（４）は本実施例にお
ける半導体基板の製造工程を示す説明図である。まず、
図５（１）の（ａ）、（ｂ）において、第１の基板１、
第２の基板５を準備する。次に、図５（２）の（ａ）に
おいて、第１の基板１の第１の面２上に、炭化ケイ素
（ＳiＣ）層１２とシリコン層１３を結晶成長させる。
本実施例では分子線エピタキシイ法により形成した。な
お、異種の半導体層として炭化ケイ素層１２を形成した
が、以下の第１の基板１を構成する材料であるシリコン
（Ｓi）をエッチングする工程において、エッチング速
度の遅い異種の材料からなる半導体層であれば本発明の
目的は達成される。例えば、シリコンゲルマニウム（Ｓ
iＧe）混晶、ガリウムヒ素（ＧaＡs）結晶、ガリウムリ
ン（ＧaＰ）結晶等を用いることができる。また、実施
例２で示したように酸化工程を用いて薄層化を行う場合
には、第１の基板１を構成する材料よりも酸化速度の遅
い材料を用いる必要がある。次に、第２の基板５である
シリコン基板の第２の面６に絶縁層７を形成し、図５
（２）の（ｂ）を得る。本実施例では、熱酸化法により
酸化層（絶縁層７）を形成した。また、本実施例では片
面にのみ絶縁層７を形成したが、両面に形成した場合に
おいても、本発明の効果には何ら影響を及ぼさない。そ
して、図５（３）に示すように、第１の基板１上のシリ
コン層１３と、第２の基板５の絶縁層７とを接着する。
なお、この接着方法には公知の技術を用いることができ
る。次に、実施例１あるいは実施例２と同様にして、第
１の基板１の部分（シリコン）を除去する。これによ
り、図５（４）に示すごとく、支持基板（第２の基板
５）の絶縁層７上に、結晶性リシコン層１３と結晶性炭
化ケイ素層１２とを有する構造の半導体基板を得ること
ができる。そして、このまま、半導体デバイスを作製し
てもよく、あるいは炭化ケイ素層１２を除去した後で、
シリコン層１３に半導体デバイスを作製してもよい。
【００１２】
【発明の効果】以上詳細に説明したごとく、本発明の半
導体基板の製造方法によれば、結晶性半導体層／絶縁層
構造（例えば、ＳＯＩ構造）の半導体基板における結晶
性半導体層の膜厚、または異種の半導体層の膜厚、ある
いは異種半導体上に結晶成長させたシリコン層の膜厚な
ど、自由に設定することができ、しかも薄層化が可能で
ある。従って、ウェハ面内の均一性、活性半導体層の極
めて薄い（数１０nｍ〜数１００nｍ）結晶性半導体層／
絶縁層構造（例えば、ＳＯＩ構造など）を有する半導体
基板を容易に作製することができ、各種の半導体デバイ
スの高性能化を実現することが可能となる。
導体基板の製造方法によれば、結晶性半導体層／絶縁層
構造（例えば、ＳＯＩ構造）の半導体基板における結晶
性半導体層の膜厚、または異種の半導体層の膜厚、ある
いは異種半導体上に結晶成長させたシリコン層の膜厚な
ど、自由に設定することができ、しかも薄層化が可能で
ある。従って、ウェハ面内の均一性、活性半導体層の極
めて薄い（数１０nｍ〜数１００nｍ）結晶性半導体層／
絶縁層構造（例えば、ＳＯＩ構造など）を有する半導体
基板を容易に作製することができ、各種の半導体デバイ
スの高性能化を実現することが可能となる。
【図１】本発明の実施例１で例示した半導体基板の製造
工程を示す要部断面構成図。
工程を示す要部断面構成図。
【図２】本発明の実施例２で例示した半導体基板の製造
工程を示す要部断面構成図。
工程を示す要部断面構成図。
【図３】本発明の実施例３で例示した半導体基板の製造
工程を示す要部断面構成図。
工程を示す要部断面構成図。
【図４】本発明の実施例４で例示した半導体基板の製造
工程を示す要部断面構成図。
工程を示す要部断面構成図。
【図５】本発明の実施例５で例示した半導体基板の製造
工程を示す要部断面構成図。
工程を示す要部断面構成図。
【図６】従来のシリコン基板の製造工程を示す要部断面
構成図。
構成図。
１…第１の基板 ２…第１の面 ３…第２の面 ４…炭化ケイ素層 ５…第２の基板 ６…第１の面 ７…絶縁層 ８…酸化層 ９…シリコン層 １０…異種基板（第１の基板） １１…シリコン層 １２…炭化ケイ素層 １３…シリコン層
Claims (3)
- 【請求項１】単結晶半導体からなる第１の基板面上に、
第１の基板材質とは異なる組成の第１の結晶性半導体層
を形成する工程と、単結晶半導体からなる第２の基板面
上に絶縁層を形成する工程と、上記第１の基板上に形成
した第１の結晶性半導体層面と、上記第２の基板上に形
成した絶縁層面とを対向させて接着する工程と、上記第
１の基板材質の部分を除去して、第２の基板面の絶縁層
上に第１の結晶性半導体層を形成する工程を少なくとも
含むことを特徴とする半導体基板の製造方法。 - 【請求項２】単結晶半導体からなる第１の基板面上に、
第１の基板材質とは異なる組成の第１の結晶性半導体層
を形成する工程と、単結晶半導体からなる第２の基板面
上に絶縁層を形成する工程と、上記第１の基板上に形成
した第１の結晶性半導体層面と、上記第２の基板上に形
成した絶縁層面とを対向させて接着する工程と、上記第
１の基板材質の部分を除去して、第２の基板面の絶縁層
上に第１の結晶性半導体層を形成する工程と、上記第１
の結晶性半導体層上に第２の結晶性半導体層を積層する
工程を少なくとも含むことを特徴とする半導体基板の製
造方法。 - 【請求項３】単結晶半導体からなる第１の基板面上に、
第１の基板材質とは異なる組成の第１の結晶性半導体層
を形成し、該第１の結晶性半導体層上に第２の結晶性半
導体層を積層する工程と、単結晶半導体からなる第２の
基板面上に絶縁層を形成する工程と、上記第１の基板上
に形成した第２の結晶性半導体層面と、上記第２の基板
上に形成した絶縁層面とを対向させて接着する工程と、
上記第１の基板材質の部分を除去して、第２の基板面の
絶縁層上に第２の結晶性半導体層と第１の結晶性半導体
層を形成する工程を少なくとも含むことを特徴とする半
導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2935292A JPH05226307A (ja) | 1992-02-17 | 1992-02-17 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2935292A JPH05226307A (ja) | 1992-02-17 | 1992-02-17 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226307A true JPH05226307A (ja) | 1993-09-03 |
Family
ID=12273822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2935292A Pending JPH05226307A (ja) | 1992-02-17 | 1992-02-17 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226307A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585304A (en) * | 1991-06-13 | 1996-12-17 | Agency Industrial Science | Method of making semiconductor device with multiple transparent layers |
| JP2010251724A (ja) * | 2009-03-26 | 2010-11-04 | Semiconductor Energy Lab Co Ltd | 半導体基板の作製方法 |
| JP2011040729A (ja) * | 2009-07-16 | 2011-02-24 | Semiconductor Energy Lab Co Ltd | 半導体基板の作製方法および半導体装置 |
-
1992
- 1992-02-17 JP JP2935292A patent/JPH05226307A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585304A (en) * | 1991-06-13 | 1996-12-17 | Agency Industrial Science | Method of making semiconductor device with multiple transparent layers |
| JP2010251724A (ja) * | 2009-03-26 | 2010-11-04 | Semiconductor Energy Lab Co Ltd | 半導体基板の作製方法 |
| JP2011040729A (ja) * | 2009-07-16 | 2011-02-24 | Semiconductor Energy Lab Co Ltd | 半導体基板の作製方法および半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0520216B1 (en) | Fabrication of defect free silicon on an insulating substrate | |
| KR950014609B1 (ko) | 반도체부재 및 반도체부재의 제조방법 | |
| JP3237888B2 (ja) | 半導体基体及びその作製方法 | |
| KR0145786B1 (ko) | 반도체기판 및 그 제조방법 | |
| JP3265493B2 (ja) | Ｓｏｉ基板の製造方法 | |
| EP0515181B1 (en) | Method for preparing semiconductor member | |
| JP3416163B2 (ja) | 半導体基板及びその作製方法 | |
| CA2075020C (en) | Method for preparing semiconductor member | |
| US8664084B2 (en) | Method for making a thin-film element | |
| JPH07302889A (ja) | 半導体基板の作製方法 | |
| JPH02290045A (ja) | 非珪素半導体層を絶縁層に形成する方法 | |
| JPH05275663A (ja) | 半導体素子基体及びその作製方法 | |
| JPH0521338A (ja) | 半導体部材及び半導体部材の製造方法 | |
| US20090017602A1 (en) | Method for manufacturing a semiconductor-on-insulator substrate for microelectronics and optoelectronics | |
| JP3176072B2 (ja) | 半導体基板の形成方法 | |
| JPH05217821A (ja) | 半導体基板の作製方法 | |
| US7695564B1 (en) | Thermal management substrate | |
| JPH05217824A (ja) | 半導体ウエハ及びその製造方法 | |
| JPH06224404A (ja) | 集積回路装置の製造方法 | |
| JPH05226307A (ja) | 半導体基板の製造方法 | |
| JP2857456B2 (ja) | 半導体膜の製造方法 | |
| JP3119384B2 (ja) | 半導体基板及びその作製方法 | |
| JPH02219252A (ja) | 半導体装置の製造方法 | |
| JP3293688B2 (ja) | 半導体基板の作製方法 | |
| JPH02218109A (ja) | 珪素層を絶縁層に形成する方法 |