JPH05218395A - ターンオフ半導体素子およびその製造方法 - Google Patents

ターンオフ半導体素子およびその製造方法

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JPH05218395A
JPH05218395A JP4167631A JP16763192A JPH05218395A JP H05218395 A JPH05218395 A JP H05218395A JP 4167631 A JP4167631 A JP 4167631A JP 16763192 A JP16763192 A JP 16763192A JP H05218395 A JPH05218395 A JP H05218395A
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Kenneth Johansson
ヨハンソン ケネス
Klas Lilja
リールヤ クラース
Thomas Stockmeier
シュトックマイエル トーマス
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ABB AB
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ABB Asea Brown Boveri Ltd
Asea Brown Boveri AB
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Publication date
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H01L29/745—Gate-turn-off devices with turn-off by field effect
    • H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure

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Abstract

(57)【要約】 【目的】 ターンオフの間の電流の線条化を効果的に回
避し、自己整列による製造法で正確なパターニングを有
するバイポーラパワー半導体及びその製造方法。 【構成】 半導体基板１は第１および第２の主表面を有
し、第１の主表面は陽極Ａに接続する陽極接触部１１を
備え、第２の主表面は各ユニットセルの内側で、陰極接
触部２を支持する。陰極接触部２は陰極Ｋに接続してい
る。半導体基板１は、ｐ+ ドーピングされた陽極層１
０、ｎ- ドーピングされたｎ型ベース層９、ｐ+ ドーピ
ングされたｐ型ベース層８、ｐ型ベース層８に埋設しｎ
+ ドーピングされたターンオフ領域およびターンオフ領
域６に埋設したｐ+ ドーピングされたｐ型短絡領域５か
ら成る。陽極Ａと陰極Ｋとの間で、陽極層１０、ｎ型ベ
ース層９、ターンオフ領域６、ターンオフ領域６に隣接
する陰極領域７及びｐ型短絡領域５の５層から成る半導
体基板１を含むユニットセルＥＺに細分される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パワーエレクトロニク
スの分野に関し、特に、ターンオフパワー半導体素子お
よびその製造方法に関する。
【０００２】
【従来の技術】従来のパワーオフ半導体素子は、（ａ）
第１の主表面が陽極として設計され、第２の主表面が陰
極として設計され、対向する２つの主表面を有するプレ
ーナ半導体基板と、（ｂ）陽極と陰極との間にあるこの
プレーナ半導体基板において、横方向に連続したｎ- ド
ーピングされるｎ型ベース層と、陽極側からｎ型ベース
層に埋め込まれ、かつ、第１の主表面で陽極接触を供給
するｐ+ 型ドーピングされる陽極層と、陰極側からｎ型
ベース層に埋め込まれるｐ+ ドーピングされたｐ型ベー
ス層と、（ｃ）陽極と陰極との間にあるプレーナ半導体
基板において、相互に並べられて電気的に並列に接続さ
れた多数のユニットセルと、（ｄ）陰極側のそれぞれの
ユニットセルの内側に配置され、ターンオフパワー半導
体素子をターンオフするために供給される第１のＭＯＳ
ＦＥＴ（ＭＯＳ電界効果トランジスタ）と、を含んでい
る。
【０００３】このような素子は、たとえば、ＭＯＳ制御
サイリスタ（ＭＣＴ、ＭＯＳ−ｃｏｎｔｒｏｌｌｅｄ
ｔｈｙｒｉｓｔｏｒ）として、Ｖ．Ａ．Ｋ．テンプル
（Ｔｅｍｐｌｅ）、ＩＥＥＥ（Ｉｎｓｉｔｕｔｅ ｏｆ
Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉ
ｃ Ｅｎｇｉｎｅｅｒｓ、米国電気電子学会）・トラン
ザクションズ・オン・エレクトロン・デバイス（ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ）、Ｖｏｌ．ＥＤ−３３、Ｎｏ．１
０、１９８６年１０月、ｐｐ．１６０９−１６１８、の
論文において発表されている。
【０００４】近年、最新のパワーエレクトロニクスで
は、簡単な手段で打ち込むことができ、かつ、最大電力
域で使用することができる高速半導体素子が求められて
いる。近年では、最大パワー半導体素子といえば、ＧＴ
Ｏ（ｇａｔｅ−ｔｕｒｎ−ｏｆｆ、ゲートターンオフ）
サイリスタである。ＧＴＯでは、原則的にすべてのチッ
プ部分は、多数の並列接続された基本的なセルに細分さ
れる。これらの素子を、ゲート接触によってターンオン
およびターンオフすることができる。しかしながら、こ
の方法では、ターンオフ時の大きなゲート電流によるゲ
ート駆動のために、回路が非常に複雑にならざるを得な
い。
【０００５】このため、パワーエレクトロニクスに関し
ては、数年間で、ＭＯＳ制御素子の開発は、ますます進
んでいる。このようなＭＯＳ制御素子による利点は、主
として、ゲート電極における入力インピーダンスの高さ
にある。これによって、比較的にみて非常に低い電力で
素子を駆動することができる。この傾向は、ＤＭＯＳ構
造を有するユニポーラパワーＭＯＳＦＥＴに始める。し
かしながら、このようなＤＭＯＳＦＥＴには重大な欠点
がある。つまり、これらの素子では、伝導は本来ユニポ
ーラであるので、降伏電圧が高くなると、順方向抵抗が
大きくなり、最大電流レベルが限定される。
【０００６】周知のように、より高い切り替え可能な電
力は、（例えば、サイリスタなどの）バイポーラ構造に
よってのみ得ることができる。とは言っても、もし可能
であれば、パワーＭＯＳＦＥＴに使用する簡単かつ特に
低電力制御系は、このようなバイポーラ構造に付着すべ
きである。したがって、最大電力範ちゅうの素子すなわ
ちサイリスタにおいてさえも、ＭＯＳゲートによってパ
ワー半導体素子を制御することに関して記述された考案
を実行することが提案されてきた（これに関しては、先
に述べたＶ．Ａ．Ｋ．Ｔｅｍｐｌｅによる論文を参照の
こと）。
【０００７】このようなＭＯＳ制御サイリスタすなわち
ＭＣＴ（ＭＯＳ−ｃｏｎｔｒｏｌｌｅｄ ｔｈｙｒｉｓ
ｔｏｒ）は、ＧＴＯのように、多数の隣接して置かれ並
列接続されたユニットセルから成るが、ターンオフは、
切り替え可能なエミッタショートによってエミッタをｐ
型ベースに短絡することによって達成される。これに関
して使用されるスイッチは、エミッタと一体化したＭＯ
ＳＦＥＴであり、当然任意にｎチャネルまたはｐチャネ
ルのＭＯＳＦＥＴとして設計できるＭＯＳＦＥＴであ
る。
【０００８】しかし、微細に構成されたＭＣＴまたはＧ
ＴＯ型のサイリスタにおいては、ターンオフの間に、非
常に不均等な電流密度の再分配（線条化）が生じること
がある（これについては、Ｋ．リルジャ（Ｋ．Ｌｉｌｊ
ａ）およびＨ．グリュニング（Ｈ．Ｇｒｕｎｉｎｇ）の
『オンセット・オブ・カレントフィラメンテーション・
イン・ＧＴＯ・デバイセズ（Ｏｎｓｅｔ ｏｆ Ｃｕｒ
ｒｅｎｔ Ｆｉｌａｍｅｎａｔｉｏｎ ｉｎ ＧＴＯ
Ｄｅｖｉｃｅｓ）』、ＰＥＳＣ’９０、パワー・エレク
トロニクス・スペシャル・コンファレンス（Ｐｏｗｅｒ
Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｐｅｃｉａｌｉｓｔ Ｃ
ｏｎｆｅｒｅｎｃｅ）、ｐｐ．３９８−４０６（１９９
０年）を参照のこと）。これに関し、ｐ型層の電圧がわ
ずかに増加することによって、電極からの電子注入に関
する指数は増加する。通常の条件下で、これによって、
必然的に、電流の再分配と線条化が起こり、素子を破壊
することがある。
【０００９】線条化効果を避けるために、従来のスイス
国特許出願第０３ ７８３／９０−３号では、すでに、
４層からなる従来のバイポーラｐ−ｎ−ｐ−ｎサイリス
タ構造の変わりに、陽極と陰極との間において、直接陽
極側に対して５層として配置される陰極に接続されるｐ
+ ドーピングされたｐ型の短絡領域（これについては
「接触領域」と呼ぶ）が備えられる素子を提案してい
る。
【００１０】ＯＮモードでは、ｐ型短絡領域を、ＭＯＳ
ＦＥＴにより分路する。しかし、ターンオフの間は、こ
の付加的な層は、陰極とｐ−ｎ−ｐ−ｎサイリスタとの
間にあって、線条化を起こす電子注入を効果的に妨げ
る。しかし、この提案された素子を製造するときの問題
は、異なるドーピングをされかつ相互に埋め込まれたさ
まざまな領域および層を正確に位置決めすることであ
る。このため自己整列方法が使用可能になることが望ま
れていた。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は、絶縁ゲートによって制御することができ、線条化効
果による制約を受けずに最大電力を切り替えることがで
き、かつ、同時に要求される精度で製造することができ
るバイポーラ半導体素子を提供することにある。また、
本発明の別の目的は、その製造方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】上述したタイプの素子に
おいて、上記目的を達成するために、各ユニットセルの
内側において、（ｅ）陰極とｐ型短絡領域と第２の主表
面において陰極接触を供給する第１の陰極領域とのすべ
てから、ｐ型ベース層に埋め込まれるｎ+ ドーピングさ
れたターンオフ領域と、前記ターンオフ領域にさらに埋
め込まれるｐ+ ドーピングされた前記ｐ型短絡領域と、
前記ｐ型短絡領域にさらに埋め込まれるｎ+ ドーピング
された第１の陰極領域と、（ｆ）前記陰極側から、前記
ターンオフ領域の一方の側にあるｐ型ベース層に埋め込
まれる前記ターンオフ領域に隣接するｎ++ドーピングさ
れた第２の陰極領域と、（ｇ）相互に並んでかつ前記陰
極側の半導体基板より上方において独立した状態で配置
され、かつ、第１の窓によって相互に分離される第１の
ゲート電極および第２のゲート電極であって、（ａａ）
前記第１の陰極領域と前記第２の陰極領域との間にある
ターンオフ領域の一方の側にある前記第２の主表面に現
われる前記ｐ型短絡領域部分に渡り、かつ、前記各領域
とともに第１のＭＯＳＦＥＴを形成する前記第１のゲー
ト電極と、（ｂｂ）前記ｐ型短絡領域および前記ｐ型ベ
ース層の間にある前記ターンオフ領域のもう一方の側の
前記第２の主表面に現われる前記ターンオフ領域の部分
に渡りかつ、前記各領域または層とともに第２のＭＯＳ
ＦＥＴを形成する前記第２のゲート電極と、（ｈ）前記
第１の窓を介して半導体基板に導入された前記ｐ型短絡
領域および前記ターンオフ領域と、を含むことが望まし
い。
【００１３】本発明の方法は、（ａ）前記第２の表面か
ら、前記ｐ型ベース層をｎ型ベース層を形成するｎ- ド
ーピングされた半導体基板に導入するステップと、
（ｂ）絶縁構造を有するゲート電極層で前記半導体基板
の前記第２の主表面のすべての部分を被覆するステップ
と、（ｃ）前記ゲート電極層において、前記第１および
第２のゲート電極を相互に独立させる前記第１の窓を開
けるステップと、（ｄ）前記第１の窓を介して、基盤と
なる前記ｐ型ゲート電極に前記ターンオフ領域および前
記ｐ型短絡領域を連続して埋め込むステップと、を含む
ことが望ましい。
【００１４】本発明の本質は、従来の４層から成るバイ
ポーラｐ−ｎ−ｎ−ｐサイリスタ構造の代わりに、陽極
と陰極との間に５層構造、すなわち、第５層として陰極
側に配置される陰極に直接的にｐ+ 型ドーピングされた
ｐ型短絡領域を提供することにある。同時に、ターンオ
フ領域およびｐ型短絡領域は、第１および第２のゲート
電極との間の第１の窓を介して自己整列の状態で、半導
体基板に導入される。
【００１５】ＯＮモードでは、ｐ型短絡領域は第１のＭ
ＯＳＦＥＴによって分路される。このような状況下で
は、ターンオフ領域に並んで配置された第２の陰極領域
を介して電子注入が起こる。一方、ターンオフの間は、
ｐ型短絡領域は、陰極と付加的な層としてのｐ−ｎ−ｐ
−ｎサイリスタ構造との間に位置し、効果的に線条化を
引き起こす電子注入を防ぐ。
【００１６】ターンオフの間は、陽極から注入された正
孔は、ｐ型短絡領域と、ターンオフ領域と、ｐ型ベース
層と、ｎ型エミッタ層よりも上に配置した第２のゲート
電極と、から構成される第２のＭＯＳＦＥＴをターンオ
フすることによって、取り除かれる。このため、ｐ型短
絡領域とターンオフ領域との間のなだれ降伏は、効果的
に妨げられる。
【００１７】本発明による素子の第１の態様は、（ａ）
隣接するユニットセルに関しミラーイメージ形式でそれ
ぞれの場合について配列されるさまざまな領域およびゲ
ート電極と、（ｂ）組み合わされて共通の第２のゲート
電極を形成する隣接するすべての２つのユニットセルの
第２のゲート電極と、（ｃ）２つの隣接するユニットセ
ルの前記第２の陰極領域の間の前記第２の主表面に導入
される前記ｐ型ベース層および前記ｎ型ベース層と、
（ｄ）前記ｐ型ベース層と前記第２の主表面に現われる
前記ｎ型ベース層の部分よりも上に配置される絶縁され
た第３のゲート電極であって、前記第２の陰極領域がそ
れぞれの場合において前記半導体基板に導入されるとき
に介される第２の窓によって、隣接する第１のゲート電
極からそれぞれの場合について分離される第３のゲート
電極と、（ｅ）前記ｎ型ベース層と前記ターンオフ領域
との間で切り替え可能な接続部を生成し、前記素子をタ
ーンオンする役割を果たす第３のＭＯＳＦＥＴを形成す
る前記第２の陰極領域と、前記ｐ型ベース層と、前記ｎ
型ベース層と、前記第３のゲート電極と、を含むことが
望ましい。
【００１８】さらなる態様については、添付した特許請
求の範囲より明らかになろう。
【００１９】
【実施例】次に図面を参照して本発明の実施例について
説明する。ただし、各図において、共通すなわち対応す
る部分には同一の参照数字を付すものとする。図１は、
本発明の一実施例のターンオフパワー半導体素子におけ
る複数のユニットセルＥＺの断面図であり、それぞれの
ユニットセルＥＺが互いにミラーイメージ形式に配置さ
れている。一般に、ターンオフパワー半導体素子は、５
層から成るバイポーラスイッチであり、かつ、絶縁ゲー
トによって制御されるため、以下、簡略化してＩＧ−Ｆ
ｉＢＳ（ｉｎｓｕｌａｔｅｄ−ｇａｔｅ−ｃｏｎｔｒｏ
ｌｌｅｄ ｆｉｖｅ−ｌａｙｅｒ ｂｉｐｏｌａｒ ｓ
ｗｉｔｃｈ）と呼ぶことにする。
【００２０】図示の実施例において、上述のＩＧ−Ｆｉ
ＢＳは、第１（下方）および第２（上方）の主表面を有
する半導体基板１を含む。第１の主表面は、（金属）陽
極接触部１１を備える。陽極接触部１１は、陽極Ａに接
続されている。第２の主表面は、各ユニットセルの内側
において、（金属）陰極接触部２を支持する。陰極接触
部２は、さらに陰極Ｋに接続されている。
【００２１】陽極接触部１１と陰極接触部２との間に挟
まれた半導体基板１は、５層の積層であり、各層は極性
を交互にしてドーピングしてある。この５層から成る積
層は、ｐ+ ドーピングされた陽極層１０と、ｎ- ドーピ
ングされたｎ型ベース層９と、ｐ+ ドーピングされたｐ
型ベース層８と、ｐ型ベース層８に埋め込まれたｎ+ド
ーピングされたターンオフ領域６と、ターンオフ領域６
に埋め込まれたｐ+ ドーピングされたｐ型短絡領域５
と、から成る。これと共に、陽極層１０と陽極接触部１
１とは接触している。半導体基板１のもう一方の側で
は、ｐ型短絡領域５またはｐ型短絡領域５にさらに埋め
込まれたｐ+ ドーピングされた接触領域１２と陰極接触
部２とが接触している。
【００２２】各ユニットセルＥＺについては、陰極接触
部２側に対し、一方の側では第１のＭＯＳＦＥＴ（ＭＯ
Ｓ電界効果トランジスタ）Ｍ１が、もう一方の側では第
２のＭＯＳＦＥＴＭ２が、半導体基板１と一体化されて
いる。第１のＭＯＳＦＥＴＭ１は、ｐ型短絡領域５に埋
め込まれかつ陰極接触部２に接続しているｎ+ ドーピン
グされた第１の陰極領域４と、ｐ型短絡領域５と、ター
ンオフ領域６またはそれに隣接したｎ++ドーピングされ
た第２の陰極領域７と、ｐ型短絡領域５より上方で絶縁
形式（ゲート絶縁体３）に配列された第１のゲート電極
Ｇ１とから成る。この場合、第１のＭＯＳＦＥＴＭ１
は、ｎチャネルＭＯＳＦＥＴの一種で、そのチャネル領
域はターンオフ領域６と第１の陰極領域４との間の第２
の主表面に現われるｐ型短絡領域５の一部である。
【００２３】第２のＭＯＳＦＥＴＭ２は、第２の主表面
に現われるｐ型ベース層と、ターンオフ領域６と、ｐ型
短絡領域５と、ターンオフ領域６より上方で絶縁形式
（ゲート絶縁体３）に配置されたゲート電極Ｇ２と、か
ら成る。この場合、第２のＭＯＳＦＥＴＭ２は、ｐチャ
ネルＭＯＳＦＥＴの一種で、そのチャネル領域はタブ型
をしたｐ型短絡領域５とｐ型ベース層８との間の第２の
主表面にあるターンオフ領域６の一部である。
【００２４】図１において、本実施例のユニットセル
は、相互に関してミラーイメージ形式の対に配置されて
いることがわかる。各ユニットセルＥＺは、一方の側で
は、共通する第２のゲート電極Ｇ２を隣接するユニット
セルと共通しており、もう一方の側では、共通する第２
の陰極領域７を隣接するユニットセルと共有している。
このようにして、第１の窓Ｆ１は、それぞれのユニット
セルＥＺの第１のゲート電極Ｇ１と第２のゲート電極Ｇ
２との間に形成される。第２の窓Ｆ２は、隣接するユニ
ットセルＥＺの第１のゲート電極Ｇ１の間にそれぞれが
形成される。ターンオフ領域６およびｐ型短絡領域５に
ついては、自己整列の状態で第１の窓Ｆ１を通じて既に
存在しているｐ型ベース層８に続けて導入することがで
きる。同様に、第２の陰極領域７についても、第２の窓
Ｆ２を通じてｐ型ベース層８に導入することができる。
このような方法では、中間に位置するゲート電極および
窓は、最初から、さまざまな打ち込みに対するマスクと
しての役割を果たす。
【００２５】等価回路では、図１のターンオフパワー半
導体素子をダイオードとサイリスタとから成る逆並直列
回路とみなすことができる。この場合において、第２の
ＭＯＳＦＥＴＭ２がサイリスタの陰極とゲートとの間で
接続されているときは、ダイオードを第１のＭＯＳＦＥ
ＴＭ１によって分路することができる。図１のターンオ
フパワー半導体素子の動作を以下に述べる。ターンオン
状態（ＯＮ状態）では、第１のゲート電極Ｇ１は陰極Ｋ
に対して正のゲート電圧を持つ。このため、第１のＭＯ
ＳＦＥＴＭ１は、ターンオンされて、陰極接触部２をタ
ーンオフ領域６および隣接する第２の陰極領域７に対し
て短絡させる。これに関して、第２の陰極領域を密にド
ーピングすると、特に良好なＯＮ動作が得られる。この
第２の陰極領域は、ターンオフパワー半導体素子の残り
の部分に対して有効な電子エミッタとして働く。短絡に
よって、ターンオフパワー半導体素子の能動構造は、ｐ
−ｎ−ｐ−ｎと連続する４つの層（陽極層１０、ｎ型ベ
ース層９、ｐ型ベース層８および第２の陰極領域７）に
減少する。この４つの層は、第１のＭＯＳＦＥＴの非常
に小さくできるチャネル抵抗を別にすれば、通常のサイ
リスタ同様の動作をする。第２のＭＯＳＦＥＴＭ２は、
この段階でターンオフされる。
【００２６】上述の状態でターンオフパワー半導体素子
をターンオフするには、第１のゲート電極Ｇ１のゲート
電圧を低くするが、このためには第１のＭＯＳＦＥＴＭ
１をＯＦＦ状態に切り替える。この結果、ＩＧ−ＦｉＢ
Ｓは、４層構造から５層構造（ｐ−ｎ−ｐ−ｎ−ｐ）に
変わり、ターンオフする。さらにターンオフ領域がｐド
ーピングされると、陰極側からの電子注入は常に完全に
遮断される。
【００２７】第１のＭＯＳＦＥＴＭ１がターンオフする
と同時に、第２のＭＯＳＦＥＴＭ２はターンオンして、
全ターンオフ電流を受入れる。これは、ｐ型短絡領域５
とターンオフ領域６との間のｐ−ｎ接合でのなだれ降伏
を防止するために必要である。先述のｐ−ｎ接合につい
ては、（およそ１０ないし２０Ｖの）やや低い降伏電圧
を有するが、この降伏電圧は、ターンオフパワー半導体
素子全体の阻止能力をはるかに下回っている。このた
め、上述のｐ−ｎ接合でのなだれ降伏によって、ターン
オフパワー半導体素子がターンオフできなくなるか、ま
たは、少なくともターンオフの進行がかなり遅延するこ
とが考えられる。
【００２８】上述のＫ．リッジャ（Ｋ．Ｌｉｌｊａ）お
よびＨ．グリュニング（Ｈ．Ｇｒｕｎｉｎｇ）による論
文で述べられたＧＴＯ（ｇａｔｅ−ｔｕｒｎ−ｏｆｆ、
ゲートターンオフ）およびＭＣＴ（ＭＯＳ−ｃｏｎｔｒ
ｏｌｌｅｄ−ｔｈｙｒｉｓｔｏｒ、ＭＯＳ制御サイリス
タ）に関する電流再分配の記載を参照すれば、なぜ、本
発明によるＩＧ−ＦｉＢＳが電流の線条化に関する問題
を起こさないかを説明することは容易である。つまり、
ＧＴＯまたはＭＣＴでは、ターンオフ過程を通じ、（図
１のｐ型ベース層８に対応する）ｐ型ベース層での電圧
がわずかでも増加すると、陰極Ｋからの電子注入に対す
る指数が増加するからである。上述の引用した論文に述
べられるように、これによって、必然的に、（特殊条件
βｅｆｆ＜βｃｒｉｔが当てはまらなければ）電流の再
分配および線条化を生じる。
【００２９】一方、ＩＧ−ＦｉＢＳについては、ターン
オフの間、陰極はｐドーピングされたｐ型短絡領域によ
って形成される。このため、電子注入は絶対に不可能で
ある。逆に、ターンオンの間は、ＩＧ−ＦｉＢＳ構造に
おける電流の増加によって、蓄積された電荷キャリヤ
は、より急速に除去される。すなわち、より急速にター
ンオフする。したがって、ＩＧ−ＦｉＢＳは自己安定化
する。
【００３０】図１に示す構造は、２つのＭＯＳＦＥＴＭ
１およびＭ２から成り、上述に述べたように、どちらも
ターンオフ過程にとって必要である。ターンオフパワー
半導体素子をオンに切り替えるために、（図２ないし図
５に示す）第３のＭＯＳＦＥＴＭ３をこのターンオフパ
ワー半導体素子の特定のか所に備えることができる。こ
の第３のＭＯＳＦＥＴＭ３は、基本的に、第２の主表面
に導入したｎ型ベース層９と、第２の主表面に導入した
ｐ型ベース層８と、（図２ないし図４に示す）第２の陰
極領域７または（図５に示す）ターンオフ領域６と、第
２の主表面に現われるｐ型ベース層８の部分よりも上方
で絶縁形式に配置される対応するゲート電極と、から成
る。
【００３１】図２ないし図４に示すように、上述の対応
するゲート電極は、２つの隣接するユニットセルＥＺの
第１のゲート電極の間に配置される独立した第３のゲー
ト電極Ｇ３と成り得る。特に、上述の状態では、選択さ
れる第３のＭＯＳＦＥＴＭ３の量は、ユニットセルＥＺ
の量とは独立し、ユニットセルＥＺの量よりも少ない。
その結果、例えば、図４に示す本発明のゲート電極の配
列では、第３のＭＯＳＦＥＴＭ３（ゲート電極Ｇ３）は
１つしかない。この場合、第１および第３のゲート電極
Ｇ１およびＧ３は、それぞれが各ゲート電極から（図２
の）第３の窓Ｆ３によって分離されている。この第３の
窓Ｆ３を介して、自己整列の状態で第２の陰極領域７を
（各ユニットセルＥＺとは独立して）ｐ型ベース層に導
入することができる。
【００３２】しかし、図５に示すように、ゲート電極の
機能をさらに第２のゲート電極Ｇ２にもたせることもで
きる。このような素子は、図１に示す実施例から得られ
るが、これは、特定の第２のゲート電極またはすべての
第２のゲート電極Ｇ２よりも下において、ｎ型ベース層
９が半導体基板１の主表面に導入される結果である。い
かなる場合においても存在する５つの層および領域のみ
が、図２および図５における実施例で使用されて、ＭＯ
ＳＦＥＴＭ１およびＭ２を形成する間は、これらのＭＯ
ＳＦＥＴの１つまたは両方においても、ＭＯＳＦＥＴの
しきい値電圧を促進する（図３のＭＯＳＦＥＴにおけ
る）チャネル打ち込み領域１３を、調整し、さらに第２
の主表面から供給することができる。図３における素子
の場合、ｐ型のチャネル打ち込み領域１３は、第２のＭ
ＯＳＦＥＴＭ２を、常時ｏｆｆＭＯＳＦＥＴから常時ｏ
ｎＭＯＳＦＥＴ（デプレッション形ＭＯＳＦＥＴ）に変
える。
【００３３】以下に述べるように、図２ないし図５に示
す素子を操作して、特に、さまざまな方法で打ち込むこ
とができる。 例 １ この例では、第２のＭＯＳＦＥＴＭ２の第２のゲート電
極Ｇ２を陰極Ｋに直接短絡するため、零電位になる。Ｍ
ＯＳＦＥＴＭ１およびＭ３のゲートを両方のＭＯＳＦＥ
Ｔに同じ外部電圧をかけて打ち込む。
【００３４】初めは、素子はＯＮ状態であり、ＭＯＳＦ
ＥＴＭ１およびＭ３のゲート電極は（たとえば、１０Ｖ
などの）正の値を取る。このため、ＭＯＳＦＥＴＭ１お
よびＭ２はターンオンされる。ＩＧ−ＦｉＢＳは、連続
的なトリガ電流が印加されるサイリスタのような動作を
する。今、上述のゲート電圧が（たとえば、＋１０Ｖか
ら０Ｖに）降下するならば、ＭＯＳＦＥＴＭ１およびＭ
３はターンオフを開始する。次に、ＩＧ−ＦｉＢＳが５
層構造に変わり、同様にターンオフを開始する。この結
果、ターンオフ領域６とｐ型短絡領域５との間の阻止接
合部において降下中の電圧が高まる。このため、ターン
オフ領域６の電圧は、第２のＭＯＳＦＥＴＭ２のゲート
電圧に対して正になる。このため、第２のＭＯＳＦＥＴ
Ｍ２は自動的にターンオンし、陰極Ｋから流れてくる正
孔電流を取り入れる。既に述べたように、ＩＧ−ＦｉＢ
Ｓは電流の再分配または線条化による問題を起こさずに
ターンオフすることができるが、これは、陰極からの電
子注入を確実に抑制しているからである。
【００３５】素子をターンオンするには、ゲート電圧を
再度上げる。ＭＯＳＦＥＴＭ１およびＭ３は、ターンオ
ンし、ＩＧ−ＦｉＢＳは再びサイリスタに変わり、第３
のＭＯＳＦＥＴＭ３によってトリガされて、自然にター
ンオンする。陰極からの注入電子がＭＯＳＦＥＴＭ１に
流れる電流によって制限されるので、電流の再分配は、
ＯＮ状態のときでさえも、ＩＧ−ＦｉＢＳにおけるほう
がＧＴＯまたはＭＣＴにおけるようも遥かに均質的であ
る。 例 ２ ３つのＭＯＳＦＥＴＭ１乃至Ｍ３すべてのゲート電極Ｇ
１乃至Ｇ３に同じ外部ゲート電圧を印加する。ＩＧ−Ｆ
ｉＢＳがＯＮ状態の場合、このゲート電圧は（たとえ
ば、＋１０Ｖなどの）正の値に保たれる。ターンオフす
るためには、ゲート電圧を（たとえば、−１０Ｖなど
の）負の値にする。ターンオンするには再びゲート電圧
を正の値にする。 例 ３ この例では、第２のＭＯＳＦＥＴＭ２（図３参照）が付
加的なチャネル打ち込み領域１３によって、常時ｏｎＭ
ＯＳＦＥＴに変わってしまったことを除いて、大部分は
例２に等しい。この結果、ゲート電圧が０Ｖでも、素子
をターンオフし、ＯＦＦ状態を維持するのに十分であ
る。 例 ４ この例では、第２のＭＯＳＦＥＴＭ２は、第１のＭＯＳ
ＦＥＴＭ１を制御している信号とは別の信号によって制
御される。ターンオフの間は、ＭＯＳＦＥＴＭ１のゲー
ト電圧は、正の値から０Ｖになり、ＭＯＳＦＥＴＭ２の
ゲート電圧は０Ｖから負の値になる。これと逆のこと
が、ターンオンの過程の間に起こる。
【００３６】すでに述べたように、本発明の基本的な特
徴は、本発明のターンオフ半導体素子構造の自己整列に
よる大量生産性にある。図２には、この自己整列を示し
ているが、素子に対して好ましい生産方法に関して選択
されるステップを、ユニットセルＥＺに関する図６乃至
図８において示す。これらの図については、簡略化のた
めに陰極側の構造についてのみ示す。
【００３７】生産の起点は、ｎ- ドーピングされた半導
体基板１である。この半導体基板１は、ｎ型ベース層９
を形成する。引き続き、陽極層１０は第１の主表面から
ｎ型ベース層９に導入され、ｐ型ベース層８は第２の主
表面から導入される。第２の主表面をゲート絶縁体３で
被覆する。このゲート絶縁体３には、多結晶シリコンの
ゲート電極１４が連続的に付着する（図６）。第３の窓
Ｆ３を介して、後の第２の陰極領域７に対して第１の打
ち込み材料ＩＭ１は半導体基板１に導入されるが、この
窓Ｆ３をフォトパターニングおよびエッチングによって
ゲート電極層１４において開ける。この段階では、ユニ
ットセルは、図６に示す構成になっている。
【００３８】第１の窓Ｆ１は、第３の窓Ｆ３に並んでゲ
ート電極層１４に開けられる。この結果、ゲート電極層
１４は、後にゲート電極Ｇ１、Ｇ２およびＧ３に***す
る。後の第２のターンオフ領域６を得るための打ち込み
材料ＩＭ２は、第１の窓Ｆ１を通じて導入される。この
段階では、ユニットセルは図７に示す構成になってい
る。
【００３９】最初の段階において、これに続く打ち込み
により、既にターンオフ領域６および第２の陰極領域７
が形成されている。したがって、後のｐ型短絡領域５を
得るための第３の打ち込み材料ＩＭ３を、第１の窓Ｆ１
を通じてターンオフ領域６に導入することができる。こ
の段階では、ユニットセルは図８に示す構成になってい
る。
【００４０】さらに打ち込みをすると、ターンオフ領域
６および陰極領域７がさらに発達し、ｐ型短絡領域５が
生成される。第１の窓Ｆ１は、付加的なマスク（図示せ
ず）の援助で部分的に覆われて、後に第１の陰極領域４
を得るための幅を限定した第４の打ち込み材料ＩＭ４が
窓Ｆ１の内側においてｐ型短絡領域５に導入される。付
加的なマスクは再び取り外される。この段階では、ユニ
ットセルは図９に示す構成になる。
【００４１】打ち込みを続けると、第１の陰極領域４が
形成される。ゲート電極Ｇ１、Ｇ２およびＧ３は完全に
覆われる。２つの開口部がゲート絶縁体３において腐蝕
され、第２のゲート電極Ｇ２に触れるところには電極端
子ができる（図１０）。最後に、連続する陰極接触部２
がゲート絶縁体３に付着する。このゲート絶縁体３は、
同時に、第２のゲート電極Ｇ２と第１の陰極領域４とｐ
型短絡領域５に、２つの開口部を介してつながる（図１
１）。本実施例では、上述の打ち込み選択方法１に従
い、ゲート電極Ｇ２は結果的に陰極Ｋに直接接続され
る。
【００４２】この方法において生産される素子の完全な
ユニットセルは、図１２に示す構造を有する。この場
合、付加的なｎ型短絡領域１６（陽極短絡）およびｎ型
短絡領域１６とｎ型ベース層９との間に配置されたｐ型
帯は、陽極側に備えられる（これについては、ＥＰ−Ａ
１−０−ＰＴ ３２７ ９０１等を参照すること）。図
１２で破線で示したＡ−Ａ乃至Ｅ−Ｅの断面図の線に沿
ったドーピング濃度の変化を図１３乃至図１７に示す。
これについては、「ｘ」はμｍ単位でそれぞれの主表面
から計測した深さであり、「ｃ」は総合的なドーピング
濃度（ｃｍ-3）であり、「ｃ１」はＰ（リン）の濃度、
「ｃ２」はＢ（ホウ素）の濃度、「ｃ３」はＡｓ（ヒ
素）の濃度である（すべてｃｍ-3で測定した）。
【００４３】従来の設計は、個々の層および領域が特定
の型のドーピングを有するｐ−ｎ−ｐ−ｎ−ｐ層の連な
りに関していた。しかし、補足的なドーピングを有する
対応する層および領域で、半導体基板の内側の層８、９
および１０と領域４、５、６、７および１２すべてを置
き換えることは本発明の範囲内である。すなわち、ｐ +
ドーピングされた陽極層１０は、ｎ+ ドーピングされた
ｎ型エミッタ層に逆転したり、ｎドーピングされたｎ型
ベース層９は、ｐドーピングされたｐ型ベース層に逆転
したりなどする。
【００４４】以上について考慮すると、本発明について
は、多くの変更態様および変化が可能なことは明らかで
ある。したがって、添付した特許請求の範囲内におい
て、本発明がここに特に述べた以外でも実施できること
は理解できよう。
【００４５】
【発明の効果】全体として本発明によって、容易にター
ンオフができる確実に打ち込み可能なハイパワー素子を
生産でき、このハイパワー素子においては、ターンオフ
の間中電流の線条化は避けられ、しかも比較的簡単にか
つ非常に精密に生産することができる。
【図面の簡単な説明】
【図１】２つのＭＯＳＦＥＴを含む本発明の好ましい第
１の好ましい実施例による素子のミラーイメージ形式の
対に配置された複数のユニットセルの断面図である。
【図２】３つのＭＯＳＦＥＴを含む本発明の第２の好ま
しい実施例による素子のユニットセルの断面図であっ
て、第３のＭＯＳＦＥＴはターンオンするために用いら
れ、それぞれが２つの隣接するユニットセルの間に配置
されることを示す図である。
【図３】図２と比較した実施例のユニットセルの断面図
であり、付加的なチャネル打ち込み領域によってデプレ
ッション形領域に変わった第２のＭＯＳＦＥＴを示す図
である。
【図４】図２に示した素子のさまざまなゲート電極の配
列を示す図であり、第３のＭＯＳＦＥＴの量は、ユニッ
トセルの量のわずか半分であることを示す図である。
【図５】３つのＭＯＳＦＥＴを含む本発明による素子の
より好ましい実施例のユニットセルの断面図であり、第
２のゲート電極が第３のＭＯＳＦＥＴのゲート電極とし
て同時に使用されていることを示す図である。
【図６】本発明の製造方法の好ましい実施例により、図
２に示した素子の製造に関する一段階を示す図である。
【図７】本発明の製造方法の好ましい実施例により、図
２に示した素子の製造に関する一段階を示す図である。
【図８】本発明の製造方法の好ましい実施例により、図
２に示した素子の製造に関する一段階を示す図である。
【図９】本発明の製造方法の好ましい実施例により、図
２に示した素子の製造に関する一段階を示す図である。
【図１０】本発明の製造方法の好ましい実施例により、
図２に示した素子の製造に関する一段階を示す図であ
る。
【図１１】本発明の製造方法の好ましい実施例により、
図２に示した素子の製造に関する一段階を示す図であ
る。
【図１２】図２に類似した、陽極側で付加的に短絡が供
給される本発明の一実施例における素子のユニットセル
の断面図である。
【図１３】図１２の破線Ａ−Ａに沿ったドーピング濃度
に関する様々な変化を示すグラフである。
【図１４】図１２の破線Ｂ−Ｂに沿ったドーピング濃度
に関する様々な変化を示すグラフである。
【図１５】図１２の破線Ｃ−Ｃに沿ったドーピング濃度
に関する様々な変化を示すグラフである。
【図１６】図１２の破線Ｄ−Ｄに沿ったドーピング濃度
に関する様々な変化を示すグラフである。
【図１７】図１２の破線Ｅ−Ｅに沿ったドーピング濃度
に関する様々な変化を示すグラフである。
【符号の説明】
１ 半導体基板 ２ 陰極接触部 ３ ゲート絶縁体 ４、７ 陰極領域 ５ ｐ型短絡領域 ６ ターンオフ領域 ８ ｐ型ベース層 ９ ｎ型ベース層 １０ 陽極層 １１ 陽極接触部 １２ 接触領域 １３ チャネル打ち込み領域 １４ ゲート電極層（多結晶シリコン層） １５ ｐ型帯 １６ ｎ型短絡領域 Ａ 陽極 ＥＺ ユニットセル Ｆ１、Ｆ２、Ｆ３ 窓 Ｇ１、Ｇ２、Ｇ３ ゲート電極 ＩＭ１、ＩＭ２、ＩＭ３、ＩＭ４ 打ち込み材料 Ｋ 陰極 Ｍ１、Ｍ２、Ｍ３ ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラース リールヤ スイス国 5442 フィズリスバッハ シェ ーンビュールシュトラーセ 42 (72)発明者 トーマス シュトックマイエル スイス国 5303 ヴューレンリンゲン エ ルプザッケルヴェーク 11

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）第１の主表面が陽極として設計さ
    れ、第２の主表面が陰極として設計され、対向する２つ
    の主表面を有するプレーナ半導体基板と、 （ｂ）前記陽極と前記陰極との間にあるこのプレーナ半
    導体基板において、横方向に連続したｎ- ドーピングさ
    れるｎ型ベース層と、陽極側から前記ｎ型ベース層に埋
    め込まれ、かつ、第１の主表面で陽極接触を供給するｐ
    + ドーピングされる陽極層と、陰極側から前記ｎ型ベー
    ス層に埋め込まれるｐ+ ドーピングされたｐ型ベース層
    と、 （ｃ）前記陽極と前記陰極との間にある前記プレーナ半
    導体基板において、相互に並べられて電気的に並列に接
    続された多数のユニットセルと、 （ｄ）前記陰極側のそれぞれの前記ユニットセルの内側
    に配置され、ターンオフパワー半導体素子をターンオフ
    するために供給される第１のＭＯＳＦＥＴと、を含むタ
    ーンオフパワー半導体素子であって、 前記ユニットセルそれぞれの内側において、 （ｅ）前記陰極とｐ+ ドーピングされたｐ型短絡領域と
    前記第２の主表面において陰極接触部を供給する第１の
    陰極領域とのすべてから、前記ｐ型ベース層に埋め込ま
    れるｎ+ ドーピングされたターンオフ領域と、前記ター
    ンオフ領域にさらに埋め込まれるｐ+ ドーピングされた
    前記ｐ型短絡領域と、前記ｐ型短絡領域にさらに埋め込
    まれるｎ+ ドーピングされた前記第１の陰極領域と、 （ｆ）前記陰極側から、前記ターンオフ領域の一方の側
    にある前記ｐ型ベース層に埋め込まれる前記ターンオフ
    領域に隣接するｎ++ドーピングされた第２の陰極領域
    と、 （ｇ）相互に並んでかつ前記陰極側の前記プレーナ半導
    体基板より上方において独立した状態で配置され、か
    つ、第１の窓によって相互に分離される第１のゲート電
    極および第２のゲート電極であって、 （ａａ）前記第１の陰極領域と前記第２の陰極領域との
    間にある前記ターンオフ領域の一方の側にある前記第２
    の主表面に現われる前記ｐ型短絡領域部分に渡り、か
    つ、前記各領域とともに前記第１のＭＯＳＦＥＴを形成
    する前記第１のゲート電極と、 （ｂｂ）前記ｐ型短絡領域および前記ｐ型ベース層の間
    にある前記ターンオフ領域のもう一方の側の前記第２の
    主表面に現われる前記ターンオフ領域の部分に渡りか
    つ、前記各領域または層とともに前記第２のＭＯＳＦＥ
    Ｔを形成する前記第２のゲート電極と、 （ｈ）前記第１の窓を介して前記プレーナ半導体基板に
    導入された前記ｐ型短絡領域および前記ターンオフ領域
    と、 を含むことを特徴とするターンオフパワー半導体素子。
  2. 【請求項２】 （ａ）隣接する前記ユニットセルに関し
    ミラーイメージ形式でそれぞれの場合について配列され
    るさまざまな前記領域およびゲート電極と、 （ｂ）組み合わされて共通の第２のゲート電極を形成す
    る隣接するすべての２つの前記ユニットセルの前記第２
    のゲート電極と、 を含むことを特徴とする請求項１記載のターンオフパワ
    ー半導体素子。
  3. 【請求項３】 （ａ）組み合わされて共通の第２のゲー
    ト電極を形成する隣接するすべての２つの前記ユニット
    セルの前記第２のゲート電極と、 （ｂ）前記共通の第２のゲートが前記半導体基板に導入
    されたときに介される第２の窓によって、相互に分離さ
    れる前記隣接するユニットセルの前記第１のゲート電極
    と、 を含むことを特徴とする請求項２記載のターンオフパワ
    ー半導体素子。
  4. 【請求項４】 （ａ）前記陰極側の特定のユニットセル
    の内側に供給され、前記パワーオフ半導体素子をターン
    オンし、 （ｂ）前記ｎ型ベース層と前記ターンオフ領域との間に
    おいて切り替え可能な接続部を生成し、 （ｃ）前記第２のゲート電極、前記隣接するｐ型ベース
    層、前記ターンオフ領域および前記第２のゲート電極よ
    りも下方の前記第２の主表面に導入するｎ型ベース層か
    ら成る第３のＭＯＳＦＥＴを有することを特徴とする請
    求項３記載のターンオフパワー半導体素子。
  5. 【請求項５】 （ａ）２つの隣接するユニットセルの前
    記第２の陰極領域の間の前記第２の主表面に導入される
    前記ｐ型ベース層および前記ｎ型ベース層と、 （ｂ）前記第２の主表面に現われるｐ型ベース層と前記
    ｎ型ベース層との部分より上方に配置される絶縁された
    第３のゲート電極であって、前記第２の陰極領域がそれ
    ぞれについて前記プレーナ半導体基板に導入されたとき
    に介した第３の窓によって、前記隣接する第１のゲート
    電極からそれぞれについて分離される第３のゲート電極
    と、 （ｃ）前記ｎ型ベース層と前記ターンオフ領域との間に
    切り替え可能な接続部を生成し、かつ、前記ターンオフ
    パワー半導体をターンオフするために働く第３のＭＯＳ
    ＦＥＴを形成する前記第２の陰極、前記ｐ型ベース層、
    ｎ型ベース層および第３のゲート電極と、 を含むことを特徴とする請求項２記載のターンオフパワ
    ー半導体素子。
  6. 【請求項６】 前記第３のＭＯＳＦＥＴの量が前記ユニ
    ットセルの量よりも少ないことを特徴とする請求項４ま
    たは５記載のターンオフパワー半導体素子。
  7. 【請求項７】 前記第１のＭＯＳＦＥＴ、前記第２のＭ
    ＯＳＦＥＴまたは前記第３のＭＯＳＦＥＴにおいて個々
    のＭＯＳＦＥＴからデプレッション形のＭＯＳＦＥＴを
    形成する付加的なチャネル打ち込み領域であって、前記
    半導体基板の前記第２の主表面において対応するゲート
    電極のより下方に備えられるチャネル打ち込み領域、を
    含むことを特徴とする請求項１、２、３、４、５または
    ６記載のターンオフパワー半導体素子。
  8. 【請求項８】 前記陰極接触部によって接触されるｐ+
    ドーピングされた接触領域であって、前記第２の主表面
    から、かつ、前記第１の陰極領域に対して隣接した、各
    ユニットセルの前記ｐ型短絡領域に埋め込まれるｐ+ ド
    ーピングされた接触領域を含むことを特徴とする請求項
    １乃至７のいずれかにおいて記載のターンオフパワー半
    導体素子。
  9. 【請求項９】 前記プレーナ半導体基板の内側において
    相補的なドーピングを有する対応する層および領域に代
    わる前記すべての層および領域を含むことを特徴とする
    請求項１乃至８のいずれかにおいて記載のターンオフパ
    ワー半導体素子。
  10. 【請求項１０】 前記陰極接触部に電気的に直接的に接
    続される、前記第２のＭＯＳＦＥＴの前記第２のゲート
    電極を含むことを特徴とする請求項１、２、３、５また
    は６記載のターンオフパワー半導体素子。
  11. 【請求項１１】 （ａ）前記第２の表面から、前記ｐ型
    ベース層をｎ型ベース層を形成するｎ- ドーピングされ
    た半導体基板に導入するステップと、 （ｂ）絶縁構造を有するゲート電極層で前記半導体基板
    の前記第２の主表面のすべての部分を被覆するステップ
    と、 （ｃ）前記ゲート電極層において、前記第１および第２
    のゲート電極を相互に独立させる前記第１の窓を開ける
    ステップと、 （ｄ）前記第１の窓を介して、基盤となる前記ｐ型ゲー
    ト電極に前記ターンオフ領域および前記ｐ型短絡領域を
    連続して埋め込むステップと、を含むことを特徴とする
    請求項１記載のターンオフパワー半導体素子の製造方
    法。
  12. 【請求項１２】 前記第１の窓に並んだゲート電極層に
    第２および第３の窓を開けることによって、前記第２の
    陰極領域が前記ｐ型ベース層の下側に前記第２および第
    ３の窓を介して埋め込まれることを特徴とする請求項１
    １記載のターンオフパワー半導体の製造方法。
  13. 【請求項１３】 多結晶シリコン層をゲート電極層とし
    て使用し、前記すべての領域を前記すべての窓および後
    の打ち込みを介して連続的な打ち込みにより前記ｐ型ベ
    ース層に埋め込むことを特徴とする請求項１１または１
    ２記載のターンオフパワー半導体素子の製造方法。
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