JPH05206849A - Ｐｌｌ回路の自走周波数安定化回路及び方法 - Google Patents
Ｐｌｌ回路の自走周波数安定化回路及び方法Info
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- JPH05206849A JPH05206849A JP4011551A JP1155192A JPH05206849A JP H05206849 A JPH05206849 A JP H05206849A JP 4011551 A JP4011551 A JP 4011551A JP 1155192 A JP1155192 A JP 1155192A JP H05206849 A JPH05206849 A JP H05206849A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明は、伝送路抽出クロックが入力断時の
電圧制御発振器自走状態において、ＰＬＬ回路を構成す
る回路の帰還パルスのデューティ比に与える影響から生
じる電圧制御発振器の発信周波数の中央値からの偏移を
小さくする。 【構成】 電圧制御発振器６の出力をｎ1 分周回路１０
に入力し、さらにそのｎ1 分周回路１０の出力をｎ2 分
周回路９に入力し、その電圧制御発振器６のパルス分周
比を一方はｎ1 と他方はｎ1 ×ｎ2 として、これら二つ
の分周パルスを、入力される伝送路抽出クロック１が断
状態でない場合には、ｎ1 ×ｎ2 分周パルスを、伝送路
抽出クロック１が入力断状態では、ｎ1 分周パルスを排
他的論理和形位相比較器３に入力した。この排他的論理
和形位相比較器３の出力をレベル変換回路４でレベル変
換し、さらに低域ろ波回路５で低域成分のみとして電圧
制御発振器６にの制御電圧として入力している。
電圧制御発振器自走状態において、ＰＬＬ回路を構成す
る回路の帰還パルスのデューティ比に与える影響から生
じる電圧制御発振器の発信周波数の中央値からの偏移を
小さくする。 【構成】 電圧制御発振器６の出力をｎ1 分周回路１０
に入力し、さらにそのｎ1 分周回路１０の出力をｎ2 分
周回路９に入力し、その電圧制御発振器６のパルス分周
比を一方はｎ1 と他方はｎ1 ×ｎ2 として、これら二つ
の分周パルスを、入力される伝送路抽出クロック１が断
状態でない場合には、ｎ1 ×ｎ2 分周パルスを、伝送路
抽出クロック１が入力断状態では、ｎ1 分周パルスを排
他的論理和形位相比較器３に入力した。この排他的論理
和形位相比較器３の出力をレベル変換回路４でレベル変
換し、さらに低域ろ波回路５で低域成分のみとして電圧
制御発振器６にの制御電圧として入力している。
Description
【０００１】
【産業上の利用分野】本発明はディジタル伝送装置に関
し、特にそのディジタル信号を受信する際の、受信信号
から同期クロックを抽出するためのＰＬＬ回路の自走周
波数安定化回路及び方法に関するものである。
し、特にそのディジタル信号を受信する際の、受信信号
から同期クロックを抽出するためのＰＬＬ回路の自走周
波数安定化回路及び方法に関するものである。
【０００２】
【従来の技術】従来のＰＬＬ回路は、図２に示すように
入力された伝送路抽出クロック１をＭ分周するＭ分周回
路２の出力と、電圧制御発振器６の出力をＮ分周するＮ
分周回路１１の出力との位相を比較する排他的論理和ゲ
ートで行う排他的論理和形位相比較器３と、この排他的
論理和形位相比較器３の出力のレベル変換を行うレベル
変換回路４と、このレベル変換回路４の出力信号の低周
波成分にみを通過させる低域ろ波回路５と、この低域ろ
波回路５の出力の電圧レベルにより発信周波数を変化さ
せる前記電圧制御発振器６とから構成されている。
入力された伝送路抽出クロック１をＭ分周するＭ分周回
路２の出力と、電圧制御発振器６の出力をＮ分周するＮ
分周回路１１の出力との位相を比較する排他的論理和ゲ
ートで行う排他的論理和形位相比較器３と、この排他的
論理和形位相比較器３の出力のレベル変換を行うレベル
変換回路４と、このレベル変換回路４の出力信号の低周
波成分にみを通過させる低域ろ波回路５と、この低域ろ
波回路５の出力の電圧レベルにより発信周波数を変化さ
せる前記電圧制御発振器６とから構成されている。
【０００３】そして、本回路は上記伝送路抽出クロック
１をＭ分周したパルスと、電圧制御発振器６の出力パル
スをＮ分周したパルスの位相を比較した結果により電圧
制御発振器６の発信周波数を制御し、伝送路抽出クロッ
ク１の周波数に電圧制御発振器６の出力パルスの周波数
を合わせるように動作する。
１をＭ分周したパルスと、電圧制御発振器６の出力パル
スをＮ分周したパルスの位相を比較した結果により電圧
制御発振器６の発信周波数を制御し、伝送路抽出クロッ
ク１の周波数に電圧制御発振器６の出力パルスの周波数
を合わせるように動作する。
【０００４】
【発明が解決しようとする課題】上記したような従来の
ＰＬＬ回路では、入力される伝送路抽出クロック１が断
状態になると、排他的論理和形位相比較器３からはＮ分
周回路１１からの信号がそのままレベル変換回路４へと
出力される。従って、排他的論理和形位相比較器３とレ
ベル変換回路４により、入力パルスに対して生じるパル
スの立上りと、立下りに遅延量の差が生じるが、その差
が排他的論理和形位相比較器３への入力パルスのデュー
ティ比に与える影響が無視できない程大きい場合、伝送
路抽出クロックの入力断時における電圧制御発振器６の
自走状態での発信周波数は、所望の発信周波数から大き
なずれを生じると言う問題点があった。
ＰＬＬ回路では、入力される伝送路抽出クロック１が断
状態になると、排他的論理和形位相比較器３からはＮ分
周回路１１からの信号がそのままレベル変換回路４へと
出力される。従って、排他的論理和形位相比較器３とレ
ベル変換回路４により、入力パルスに対して生じるパル
スの立上りと、立下りに遅延量の差が生じるが、その差
が排他的論理和形位相比較器３への入力パルスのデュー
ティ比に与える影響が無視できない程大きい場合、伝送
路抽出クロックの入力断時における電圧制御発振器６の
自走状態での発信周波数は、所望の発信周波数から大き
なずれを生じると言う問題点があった。
【０００５】本発明の目的は、このような従来の問題点
を除去して、伝送路抽出クロックが入力断時の電圧制御
発振器自走状態において、ＰＬＬ回路を構成する回路の
帰還パルスのデューティ比に与える影響から生じる電圧
制御発振器の発信周波数の中央値からの偏移を小さくし
たＰＬＬ回路の自走周波数安定化回路及び方法をを提供
することにある。
を除去して、伝送路抽出クロックが入力断時の電圧制御
発振器自走状態において、ＰＬＬ回路を構成する回路の
帰還パルスのデューティ比に与える影響から生じる電圧
制御発振器の発信周波数の中央値からの偏移を小さくし
たＰＬＬ回路の自走周波数安定化回路及び方法をを提供
することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
の本発明の第一の解決手段は、伝送路抽出クロックを分
周する第一の分周回路と、前記第一の分周回路の出力パ
ルスと、別の分周パルスとの位相比較を行う排他的論理
和形位相比較器と、この排他的論理和形位相比較器の出
力信号のレベル変換を行うレベル変換回路と、このレベ
ル変換回路の出力の低周波成分を通過させる低域ろ波回
路と、この低域ろ波回路の出力の電圧レベルにより発信
周波数を変化する電圧制御発振器とからなるＰＬＬ回路
の自走周波数安定化回路において、前記電圧制御発振器
の出力パルスを分周する第二の分周回路と、この第二の
分周回路の出力パルスを更に分周する第三の分周回路
と、前記伝送路抽出クロックの入力断状態を判定するク
ロック断検出回路と、このクロック断検出回路の入力断
状態判定情報によって前記第二の分周回路と前記第三の
分周回路との出力をセレクトして前記排他的論理和形位
相比較器に入力する前記別の分周パルスとするセレクタ
とを備えることを特徴とする。
の本発明の第一の解決手段は、伝送路抽出クロックを分
周する第一の分周回路と、前記第一の分周回路の出力パ
ルスと、別の分周パルスとの位相比較を行う排他的論理
和形位相比較器と、この排他的論理和形位相比較器の出
力信号のレベル変換を行うレベル変換回路と、このレベ
ル変換回路の出力の低周波成分を通過させる低域ろ波回
路と、この低域ろ波回路の出力の電圧レベルにより発信
周波数を変化する電圧制御発振器とからなるＰＬＬ回路
の自走周波数安定化回路において、前記電圧制御発振器
の出力パルスを分周する第二の分周回路と、この第二の
分周回路の出力パルスを更に分周する第三の分周回路
と、前記伝送路抽出クロックの入力断状態を判定するク
ロック断検出回路と、このクロック断検出回路の入力断
状態判定情報によって前記第二の分周回路と前記第三の
分周回路との出力をセレクトして前記排他的論理和形位
相比較器に入力する前記別の分周パルスとするセレクタ
とを備えることを特徴とする。
【０００７】上記課題を解決するための本発明の第二の
解決手段のＰＬＬ回路の自走周波数安定化方法は、前記
第二の分周回路と、前記第三の分周回路と、前記セレク
タと、前記クロック断検出回路とを情報処理装置で構成
して、前記伝送路抽出クロックの入力断状態では、前記
電圧制御発振器出力の第二分周パルスを選択し、前記伝
送路抽出クロック入力時には前記電圧制御発振器出力の
第三分周パルスを選択して前記排他的論理和形位相比較
器に入力させることを特徴とする。
解決手段のＰＬＬ回路の自走周波数安定化方法は、前記
第二の分周回路と、前記第三の分周回路と、前記セレク
タと、前記クロック断検出回路とを情報処理装置で構成
して、前記伝送路抽出クロックの入力断状態では、前記
電圧制御発振器出力の第二分周パルスを選択し、前記伝
送路抽出クロック入力時には前記電圧制御発振器出力の
第三分周パルスを選択して前記排他的論理和形位相比較
器に入力させることを特徴とする。
【０００８】
【実施例】次に本発明について、図面を参照して以下に
説明する。図１は本発明のブロック構成図である。
説明する。図１は本発明のブロック構成図である。
【０００９】伝送路抽出クロック１はＭ分周回路２とク
ロック断検出回路７とに入力されており、このクロック
断検出回路７による非入力断情報はセレクタ８へと入力
されている。このセレクタ８は、ｎ1 分周回路１０の出
力信号と、ｎ2 （＝Ｎ／ｎ1 、Ｎは従来の分周回路の分
周比）分周回路９の出力信号とが夫々入力されており、
回路９と回路１０とによるｎ1 ×ｎ2 分周したパルス
と、ｎ1 分周回路１０のｎ1 分周したパルスとをセレク
トして排他的論理和形位相比較器３に出力している。排
他的論理和形位相比較器３は、Ｍ分周回路２からのＭ分
周したクロックと前記セレクタ８からの分周したパルス
との位相を排他的論理和ゲートで比較し、その出力をレ
ベル変換回路４へと出力している。レベル変換回路４は
排他的論理和形位相比較器３からの比較結果信号を伝送
路抽出クロック１の制御電圧のダイナミックレンジに適
合するようレベル変換し、さらに低域ろ波回路５へ出力
する。この低域ろ波回路５ではレベル変換された信号か
ら低域成分のみを取り出して電圧制御発振器６へ出力し
ている。電圧制御発振器６の出力は再び上記ｎ1 分周回
路１０に入力される。
ロック断検出回路７とに入力されており、このクロック
断検出回路７による非入力断情報はセレクタ８へと入力
されている。このセレクタ８は、ｎ1 分周回路１０の出
力信号と、ｎ2 （＝Ｎ／ｎ1 、Ｎは従来の分周回路の分
周比）分周回路９の出力信号とが夫々入力されており、
回路９と回路１０とによるｎ1 ×ｎ2 分周したパルス
と、ｎ1 分周回路１０のｎ1 分周したパルスとをセレク
トして排他的論理和形位相比較器３に出力している。排
他的論理和形位相比較器３は、Ｍ分周回路２からのＭ分
周したクロックと前記セレクタ８からの分周したパルス
との位相を排他的論理和ゲートで比較し、その出力をレ
ベル変換回路４へと出力している。レベル変換回路４は
排他的論理和形位相比較器３からの比較結果信号を伝送
路抽出クロック１の制御電圧のダイナミックレンジに適
合するようレベル変換し、さらに低域ろ波回路５へ出力
する。この低域ろ波回路５ではレベル変換された信号か
ら低域成分のみを取り出して電圧制御発振器６へ出力し
ている。電圧制御発振器６の出力は再び上記ｎ1 分周回
路１０に入力される。
【００１０】以上の構成において、以下その動作につい
て簡単に説明する。伝送路抽出クロック１が入力されて
いる場合には、クロック断検出回路７が、そのクロック
１の入力を検出して非入力断情報をセレクタ８に出力す
る。セレクタ８はこの非入力断情報によって、ｎ2 分周
回路９とｎ1 分周回路１０の出力信号からｎ1 ×ｎ2 分
周したパルスを排他的論理和形位相比較器３に出力す
る。排他的論理和形位相比較器３はこのｎ1 ×ｎ2 分周
したパルスとＭ分周回路２のＭ分周したクロックとの位
相を比較し、レベル変換回路４へ出力する。このレベル
変換回路４でレベル変換された信号はさらに低域ろ波回
路５で高周波成分を除去されて電圧制御発振器６の発信
制御電圧として出力される。このようなフィードバック
によって伝送路抽出クロック１に同期した発信周波数信
号が電圧制御発振器６より出力される。
て簡単に説明する。伝送路抽出クロック１が入力されて
いる場合には、クロック断検出回路７が、そのクロック
１の入力を検出して非入力断情報をセレクタ８に出力す
る。セレクタ８はこの非入力断情報によって、ｎ2 分周
回路９とｎ1 分周回路１０の出力信号からｎ1 ×ｎ2 分
周したパルスを排他的論理和形位相比較器３に出力す
る。排他的論理和形位相比較器３はこのｎ1 ×ｎ2 分周
したパルスとＭ分周回路２のＭ分周したクロックとの位
相を比較し、レベル変換回路４へ出力する。このレベル
変換回路４でレベル変換された信号はさらに低域ろ波回
路５で高周波成分を除去されて電圧制御発振器６の発信
制御電圧として出力される。このようなフィードバック
によって伝送路抽出クロック１に同期した発信周波数信
号が電圧制御発振器６より出力される。
【００１１】また、伝送路抽出クロック１が入力断状態
では、クロック断検出回路７が入力断情報をセレクタ８
に出力する。セレクタ８はこのクロック１の入力断情報
から、ｎ1 分周回路１０から出力されるｎ1 分周したパ
ルスがそのまま排他的論理和形位相比較器３に入力され
る。しかもＭ分周回路２からの分周信号が無いため、排
他的論理和形位相比較器３の出力はｎ1 分周したパルス
が其の儘出力される。従って、電圧制御発振器６の制御
電圧はこのｎ1 分周パルスによって固定され自走状態と
なる。
では、クロック断検出回路７が入力断情報をセレクタ８
に出力する。セレクタ８はこのクロック１の入力断情報
から、ｎ1 分周回路１０から出力されるｎ1 分周したパ
ルスがそのまま排他的論理和形位相比較器３に入力され
る。しかもＭ分周回路２からの分周信号が無いため、排
他的論理和形位相比較器３の出力はｎ1 分周したパルス
が其の儘出力される。従って、電圧制御発振器６の制御
電圧はこのｎ1 分周パルスによって固定され自走状態と
なる。
【００１２】
【発明の効果】以上説明したように、本発明では、伝送
路抽出クロック入力時において、排他的論理和形位相比
較器に入力される電圧制御発振器の出力信号の分周信号
のその比率をｎ1 ×ｎ2 とし、そして伝送路抽出クロッ
クの入力断状態においては、その比率をｎ1 としたｎ1
分周回路からの分周パルスを排他的論理和形位相比較器
に入力して、電圧制御発振器の制御電圧を出力するレベ
ル変換回路への入力信号の分周比を下げた。これによ
り、上記排他的論理和形位相比較器とレベル変換回路で
生じるパルスの立上り、立下りの遅延差による電圧制御
発振器の発信周波数の偏移を１／ｎ2 に抑えることがで
きる。
路抽出クロック入力時において、排他的論理和形位相比
較器に入力される電圧制御発振器の出力信号の分周信号
のその比率をｎ1 ×ｎ2 とし、そして伝送路抽出クロッ
クの入力断状態においては、その比率をｎ1 としたｎ1
分周回路からの分周パルスを排他的論理和形位相比較器
に入力して、電圧制御発振器の制御電圧を出力するレベ
ル変換回路への入力信号の分周比を下げた。これによ
り、上記排他的論理和形位相比較器とレベル変換回路で
生じるパルスの立上り、立下りの遅延差による電圧制御
発振器の発信周波数の偏移を１／ｎ2 に抑えることがで
きる。
【図１】本発明の一実施例に関するものであり、その構
成を示すブロック図である。
成を示すブロック図である。
【図２】従来例の回路図である。
１ 伝送路抽出クロック ２ Ｍ分周回路 ３ 排他的論理和形位相比較器 ４ レベル変換回路 ５ 低域ろ波回路 ６ 電圧制御発振器 ７ クロック断検出回路 ８ セレクタ ９ ｎ2 分周回路 １０ ｎ1 分周回路 １１ Ｎ分周回路
Claims (2)
- 【請求項１】伝送路抽出クロックを分周する第一の分周
回路と、 前記第一の分周回路の出力パルスと、別の分周パルスと
の位相比較を行う排他的論理和形位相比較器と、 この排他的論理和形位相比較器の出力信号のレベル変換
を行うレベル変換回路と、 このレベル変換回路の出力の低周波成分を通過させる低
域ろ波回路と、 この低域ろ波回路の出力の電圧レベルにより発信周波数
を変化する電圧制御発振器とからなるＰＬＬ回路の自走
周波数安定化回路において、 前記電圧制御発振器の出力パルスを分周する第二の分周
回路と、 この第二の分周回路の出力パルスを更に分周する第三の
分周回路と、 前記伝送路抽出クロックの入力断状態を判定するクロッ
ク断検出回路と、 このクロック断検出回路の入力断状態判定情報によって
前記第二の分周回路と前記第三の分周回路との出力をセ
レクトして前記排他的論理和形位相比較器に入力する前
記別の分周パルスとするセレクタとを備えることを特徴
とするＰＬＬ回路の自走周波数安定化回路。 - 【請求項２】前記第二の分周回路と、前記第三の分周回
路と、前記セレクタと、前記クロック断検出回路とを情
報処理装置で構成して、 前記伝送路抽出クロックの入力断状態では、前記電圧制
御発振器出力の第二分周パルスを選択し、 前記伝送路抽出クロック入力時には前記電圧制御発振器
出力の第三分周パルスを選択して前記排他的論理和形位
相比較器に入力させることを特徴とするＰＬＬ回路の自
走周波数安定化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011551A JPH05206849A (ja) | 1992-01-27 | 1992-01-27 | Ｐｌｌ回路の自走周波数安定化回路及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011551A JPH05206849A (ja) | 1992-01-27 | 1992-01-27 | Ｐｌｌ回路の自走周波数安定化回路及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206849A true JPH05206849A (ja) | 1993-08-13 |
Family
ID=11781091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011551A Pending JPH05206849A (ja) | 1992-01-27 | 1992-01-27 | Ｐｌｌ回路の自走周波数安定化回路及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001003348A1 (fr) * | 1999-07-06 | 2001-01-11 | Matsushita Electric Industrial Co., Ltd. | Procede et appareil de reception sans fil |
-
1992
- 1992-01-27 JP JP4011551A patent/JPH05206849A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001003348A1 (fr) * | 1999-07-06 | 2001-01-11 | Matsushita Electric Industrial Co., Ltd. | Procede et appareil de reception sans fil |
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