JP2565297B2 - 3-state slew rate output circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、３ステート・スルーレ
ート出力回路に関し、特に、集積回路の出力部に用いら
れるＣＭＯＳトランジスタ構成の３ステート・スルーレ
ート出力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a 3-state slew rate output circuit, and more particularly to a 3-state slew rate output circuit having a CMOS transistor structure used in an output section of an integrated circuit.
【０００２】[0002]
【従来の技術】一般に、集積回路を用いた電子装置にお
いては、集積回路内部で信号処理した結果の出力信号
を、外部の負荷に高速で伝達することが求められる。と
ころが、集積回路内部の信号電流は非常に微小であるの
で、そのままでは外部の負荷を十分高速で駆動できな
い。そこで、集積回路内部の微小電流信号を出力回路で
電流増幅し、その増幅された大電流出力信号で負荷を駆
動することが必要になる。本発明の対象となる出力回路
は、このような目的のために用いられるものであるの
で、回路が動作するときには、集積回路内部の回路の動
作に比べて大きな電流が流れることになる。そして、こ
のような大電流のオン・オフに応じて、集積回路の電源
電圧や接地電位が変動するので、これがノイズとなって
他の回路が誤動作するなどの障碍が生じることがある。
このようなことから、集積回路の出力回路には、その動
作に伴なうノイズの発生を防止することが強く求められ
る。特に、近年、集積回路が大規模化し高速化するのに
伴って、出力回路の電流供給能力は大きくなる傾向にあ
り、しかもそのような出力回路が一つの集積回路内に数
多く使われるようになってきているので、上記のノイズ
対策は非常に重要な問題である。このようなノイズ対策
を施した出力回路は、通常、スルーレート出力回路と呼
ばれている。2. Description of the Related Art Generally, in an electronic device using an integrated circuit, it is required that an output signal as a result of signal processing inside the integrated circuit be transmitted at high speed to an external load. However, since the signal current inside the integrated circuit is extremely small, the external load cannot be driven at a sufficiently high speed as it is. Therefore, it is necessary to current-amplify a minute current signal inside the integrated circuit with an output circuit and drive the load with the amplified large-current output signal. Since the output circuit which is the object of the present invention is used for such a purpose, when the circuit operates, a large current flows as compared with the operation of the circuit inside the integrated circuit. The power supply voltage and the ground potential of the integrated circuit fluctuate according to the turning on and off of such a large current, and this may cause noise, which may cause malfunctions of other circuits.
For this reason, the output circuit of the integrated circuit is strongly required to prevent the generation of noise accompanying its operation. In particular, in recent years, as the scale of integrated circuits has increased and the speed thereof has increased, the current supply capacity of output circuits has tended to increase, and more and more such output circuits have been used in one integrated circuit. Therefore, the above noise countermeasure is a very important issue. An output circuit provided with such a noise countermeasure is usually called a slew rate output circuit.
【０００３】図２（ａ）に、ノイズ対策を施した従来の
３ステート・スレーレート出力回路の一例の回路図を示
す。同図を参照すると、この図に示す３ステート出力回
路は、ＣＭＯＳトランジスタ構成の５入力ＮＡＮＤゲー
ト１と、ＣＭＯＳトランジスタ構成の３入力ＮＯＲゲー
ト２と、高位電源線３と接地線４との間に直列接続され
たｐチャネルＭＯＳＦＥＴ（以後、ＰＭＯＳトランジス
タと記す）ＱＰ1 及びｎチャネルＭＯＳＦＥＴ（以後、
ＮＭＯＳトランジスタと記す）ＱＮ1 とからなってい
る。FIG. 2A shows a circuit diagram of an example of a conventional 3-state slate rate output circuit provided with noise countermeasures. Referring to the figure, the 3-state output circuit shown in this figure includes a 5-input NAND gate 1 having a CMOS transistor structure, a 3-input NOR gate 2 having a CMOS transistor structure, a high-potential power line 3 and a ground line 4. A p-channel MOSFET (hereinafter referred to as a PMOS transistor) QP 1 and an n-channel MOSFET (hereinafter, referred to as a PMOS transistor) connected in series.
It is described as an NMOS transistor) QN 1 .
【０００４】ＮＡＮＤゲート１は、５入力端子のうち３
入力端子が共通接続されており、ここに外部からデータ
信号Ａが入力されている。このデータ信号Ａは、出力段
から外部に出力されて負荷（図示せず）を駆動する信号
である。又、ＮＡＮＤゲート１の他の２つの入力端子が
共通にされており、ここに、外部から制御信号Ｂが入力
されている。制御信号Ｂは出力段の状態を、出力可能状
態およびフローティング状態のいずれかに制御するため
の信号である。The NAND gate 1 has 3 out of 5 input terminals.
The input terminals are commonly connected, and the data signal A is externally input thereto. The data signal A is a signal output from the output stage to the outside to drive a load (not shown). Further, the other two input terminals of the NAND gate 1 are made common, and the control signal B is inputted from the outside to this. The control signal B is a signal for controlling the state of the output stage to either the output enable state or the floating state.
【０００５】ＮＯＲゲート２は、３入力端子のうち２入
力端子が共通接続されており、ここに、上記のデータ信
号Ａが入力されている。又、残りの１入力端子に、上記
の制御信号Ｂがインバータ５によって反転されて入力さ
れている。The NOR gate 2 is commonly connected to two input terminals out of three input terminals, to which the data signal A is input. The control signal B is inverted by the inverter 5 and input to the remaining one input terminal.
【０００６】尚、ＮＡＮＤゲート１及びＮＯＲゲート２
が多入力にされているのは、後述するように、この出力
回路からデータ信号Ａを電流増幅して出力するとき。出
力信号のハイレベルからロウレベルへ或いはロウレベル
からハイレベルへの状態遷移時の出力波形をなまらせ
て、出力回路の動作に伴なう電源電圧や接地電位の変動
を抑制するためである。Incidentally, the NAND gate 1 and the NOR gate 2
The multi-input is used when the data signal A is current-amplified and output from this output circuit, as described later. This is for suppressing the fluctuation of the power supply voltage or the ground potential accompanying the operation of the output circuit by blunting the output waveform at the time of the state transition of the output signal from the high level to the low level or from the low level to the high level.
【０００７】尚また、図４中で、出力ＰＭＯＳトランジ
スタＱＰ1 のゲート電極にそれぞれの一端が接続してい
る容量Ｃ1 及び抵抗Ｒ1 は、ＮＡＮＤゲート１の出力点
からＰＭＯＳトランジスタＱＰ1 のゲート電極までの配
線に寄生する、寄生容量及び寄生抵抗である。同様に、
出力ＮＭＯＳトランジスタＱＮ1 のゲート電極に接続し
ている容量Ｃ2 及び抵抗Ｒ2 は、ＮＯＲゲート２の出力
点からＮＭＯＳトランジスタＱＮ1 のゲート電極までの
配線に寄生する寄生容量及び寄生抵抗である。[0007] Note also in FIG. 4, the output PMOS transistor capacitance C 1 and resistor R 1 each end to the gate electrode is connected to QP 1 from the output point of the NAND gate 1 of the PMOS transistor QP 1 gate These are parasitic capacitance and parasitic resistance parasitic on the wiring to the electrodes. Similarly,
Output capacitance C 2 and the resistor R 2 is connected to the gate electrode of the NMOS transistor QN 1 is a parasitic capacitance and parasitic resistance parasitic to the wiring from the output point of the NOR gate 2 to the gate electrode of the NMOS transistor QN 1.
【０００８】図２（ａ）に示す３ステート出力回路は、
入力信号Ａ，Ｂの値によって、表１に示すような、
“１”，“０”，“フローティング”の三つの状態を取
る。The 3-state output circuit shown in FIG.
Depending on the values of the input signals A and B, as shown in Table 1,
There are three states, "1", "0", and "floating".
【０００９】[0009]
【表１】 [Table 1]
【００１０】通常の使用時には制御信号Ｂを“１”に固
定しデータ信号Ａを変化させることで、出力Ｙを“１”
もしくは“０”にすることができる。出力Ｙを“フロー
テイング”にしたいときは、信号Ｂを“０”に固定す
る。During normal use, the output Y is set to "1" by fixing the control signal B to "1" and changing the data signal A.
Alternatively, it can be "0". When the output Y is desired to be "floating", the signal B is fixed to "0".
【００１１】以下に、図２（ａ）に示した従来の３ステ
ート出力回路の動作を、図２（ｂ）に示す動作タイミン
グチャートを用いて説明する。尚、以後の回路動作の説
明では、これを簡潔にして理解を容易にするために、各
寄生容量には出力段の各ＭＯＳトランジスタのゲート容
量も含まれるものとして取り扱う。制御信号Ｂが論理値
“１”（電源電圧ＶDDレベル）から論理値“０”（接地
レベル）に変化すると、容量Ｃ1 はデータ信号Ａの値に
よらず５入力ＮＡＮＤゲート１によって充電され、信号
線Ｘ1 は“１”となる。同時に容量Ｃ2 は３入力ＮＯＲ
ゲート２によって放電され、信号線Ｘ2 は“０”とな
る。よって、出力段のＭＯＳトランジタＱＰ1 とＱＮ1
とが共にオフ状態となり、出力Ｙは“フローティング”
となる。The operation of the conventional 3-state output circuit shown in FIG. 2A will be described below with reference to the operation timing chart shown in FIG. 2B. In the following description of the circuit operation, in order to simplify this and facilitate understanding, it is assumed that each parasitic capacitance includes the gate capacitance of each MOS transistor in the output stage. When the control signal B changes from the logic value "1" (power supply voltage VDD level) to the logic value "0" (ground level), the capacitance C 1 is charged by the 5-input NAND gate 1 regardless of the value of the data signal A. , The signal line X 1 becomes “1”. At the same time, the capacitance C 2 is a 3-input NOR
It is discharged by the gate 2 and the signal line X 2 becomes “0”. Therefore, the MOS transistors QP 1 and QN 1 of the output stage
And are both turned off, and output Y is "floating".
Becomes
【００１２】次に、制御信号Ｂが“１”に固定されてい
る場合を考える。データ信号Ａが“１”から“０”に変
化すると、容量Ｃ1 が５入力ＮＡＮＤゲート１によって
充電され、時間Δｔ5 後に信号線Ｘ1 は“１”になる。
一方、容量Ｃ2 は３入力ＮＯＲゲート２によって充電さ
れ、時間Δｔ6 後に信号線Ｘ2 は“１”となる。この場
合、３入力ＮＯＲゲート２では充電経路となるＰＭＯＳ
トランジスタが３段積みとなっているのに対して、５入
力ＮＡＮＤゲート１では、充電経路のＰＭＯＳトランジ
スタは１段だけであるので、Δｔ6 ＞Δｔ5 となる。そ
のため、出力段のＮＭＯＳトランジスタＱＮ1 がオフ状
態からオン状態に切り換わる動作が極めてゆっくりにな
り、接地レベルの電源線（接地線４）にのるノイズが減
少する。Next, consider the case where the control signal B is fixed at "1". When the data signal A changes from "0" to "1", the capacitance C 1 is charged by the 5-input NAND gate 1, the signal line X 1 after a time Delta] t 5 becomes "1".
On the other hand, the capacitance C 2 is charged by the 3-input NOR gate 2, and the signal line X 2 becomes “1” after the time Δt 6 . In this case, the 3-input NOR gate 2 serves as a charging path for the PMOS.
Whereas the transistors are stacked in three stages, in the 5-input NAND gate 1, since there is only one stage of PMOS transistor in the charging path, Δt 6 > Δt 5 . Therefore, the operation of switching the output-stage NMOS transistor QN 1 from the off state to the on state becomes extremely slow, and the noise on the ground level power supply line (ground line 4) is reduced.
【００１３】次に、データ信号Ａが“０”から“１”に
変化するときは、容量Ｃ1 が５入力ＮＡＮＤゲート１に
より放電され、時間Δｔ7 後に信号線Ｘ1 は“０”にな
る。一方、容量Ｃ2 は３入力ＮＯＲゲート２によって放
電され、時間Δｔ8 後に信号線Ｘ2 は“０”となる。こ
の場合、５入力ＮＡＮＤゲート１では放電経路となるＮ
ＭＯＳトランジスタが５段積みになっているのに対し
て、３入力ＮＯＲゲート２では放電経路のＮＭＯＳトラ
ンジスタは１段だけであるので、Δｔ7 ＞Δｔ8とな
る。その結果、出力段のＰＭＯＳトランジスタＱＰ1 が
オフ状態からオン状態に切り換わる動作が極めてゆっく
りになり、ＶDDレベルの高位電源線３にのるノイズが減
少する。Next, when the data signal A changes from "0" to "1", the capacitance C 1 is discharged by the 5-input NAND gate 1, and the signal line X 1 becomes "0" after the time Δt 7. . On the other hand, the capacitance C 2 is discharged by the 3-input NOR gate 2, and the signal line X 2 becomes “0” after the time Δt 8 . In this case, the 5-input NAND gate 1 has a discharge path N
Whereas the MOS transistors are stacked in five stages, the 3-input NOR gate 2 has only one stage of NMOS transistors in the discharge path, and therefore Δt 7 > Δt 8 . As a result, the operation of switching the output stage PMOS transistor QP 1 from the OFF state to the ON state becomes extremely slow, and the noise on the high potential power supply line 3 at the V DD level is reduced.
【００１４】このように、従来の３ステート・スルーレ
ート出力回路では、出力段のＭＯＳトランジスタの導通
を制御するＮＡＮＤゲート及びＮＯＲゲート中の縦積み
のＭＯＳトランジスタのオン抵抗を利用して、出力段を
緩慢にさせることによって、電源線（高位電源線および
接地線）に現われるノイズを抑制している。As described above, in the conventional 3-state slew rate output circuit, the on-resistance of the vertically stacked MOS transistors in the NAND gate and the NOR gate for controlling the conduction of the MOS transistors in the output stage is utilized to make use of the output stage. By slowing down, the noise appearing on the power supply lines (high-order power supply line and ground line) is suppressed.
【００１５】[0015]
【発明が解決しようとする課題】上述した従来の３ステ
ート・スルーレート出力回路は、電源線にのるノイズを
減少させるために、出力段のＭＯＳトランジスタがオフ
状態からオン状態に変化するときの動作を極めてゆっく
り行わせているので、出力回路全体としての動作速度が
極めて遅くなるという問題を含んでいる。The above-mentioned conventional three-state slew rate output circuit is used when the MOS transistor in the output stage changes from the off state to the on state in order to reduce the noise on the power supply line. Since the operation is performed extremely slowly, there is a problem that the operation speed of the entire output circuit becomes extremely slow.
【００１６】従って、本発明は、ＣＭＯＳトランジスタ
構成の３ステート出力回路であって、ロウノイズ性に優
れ、しかも高速動作可能な出力回路を提供することを目
的とするものである。Therefore, an object of the present invention is to provide a three-state output circuit having a CMOS transistor structure, which has an excellent low noise characteristic and can be operated at high speed.
【００１７】[0017]
【課題を解決するための手段】本発明の３ステート・ス
ルーレート出力回路は、高位電源端子と低位電源端子と
の間に直列接続されて出力段を構成するｐチャネルＭＯ
ＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのそれぞれを、前
記出力段を介して出力すべきデータ信号をそれぞれの入
力とするＣＭＯＳトランジスタ構成のＮＡＮＤゲート及
びＮＯＲゲートで個別に導通制御するようにし、前記Ｎ
ＡＮＤゲートと前記ＮＯＲゲートとに互いに逆相の二値
制御信号を与えることにより、前記出力段の状態を前記
制御信号によって、前記データ信号を出力可能な状態及
びフローティング状態のいずれかに制御する構成の３ス
テート・スレーレート出力回路において、前記ＮＡＮＤ
ゲートを構成する縦積みのｎチャネルＭＯＳＦＥＴの一
方をｐチャネルＭＯＳＦＥＴに代えてそのゲート入力と
して前記データ信号の反転信号を与え、前記ＮＯＲゲー
トを構成する縦積みのｐチャネルＭＯＳＦＥＴの一方を
ｎチャネルＭＯＳＦＥＴに代えてそのゲート入力として
前記データ信号の反転信号を与えると共に、前記出力段
のｐチャネルＭＯＳＦＥＴのゲート電極と前記低位電源
端子との間に前記ＮＡＮＤゲート出力の反転信号により
導通を制御されるｎチャネルＭＯＳＦＥＴを設け、前記
出力段のｎチャネルＭＯＳＦＥＴのゲート電極と前記高
位電源端子との間に前記ＮＯＲゲートの反転信号により
導通を制御されるｐチャネルＭＯＳＦＥＴを設けたこと
を特徴とする３ステート・スルーレート出力回路であ
る。A three-state slew rate output circuit of the present invention is a p-channel MO that is connected in series between a high power supply terminal and a low power supply terminal to form an output stage.
Each of the SFET and the n-channel MOSFET is individually controlled to be conductive by a NAND gate and a NOR gate having a CMOS transistor structure which receives a data signal to be output via the output stage as an input.
A configuration in which the AND gate and the NOR gate are supplied with binary control signals having opposite phases to each other to control the state of the output stage to either a state in which the data signal can be output or a floating state by the control signal. In the 3-state slate output circuit of
One of the vertically stacked n-channel MOSFETs constituting the gate is replaced with a p-channel MOSFET and an inverted signal of the data signal is given as its gate input, and one of the vertically stacked p-channel MOSFETs constituting the NOR gate is connected to the n-channel MOSFET. Instead of supplying the inverted signal of the data signal as its gate input, conduction is controlled by the inverted signal of the NAND gate output between the gate electrode of the p-channel MOSFET of the output stage and the low power supply terminal. A channel MOSFET is provided, and a p-channel MOSFET whose conduction is controlled by an inverted signal of the NOR gate is provided between the gate electrode of the n-channel MOSFET of the output stage and the high-potential power supply terminal. It is a slew rate output circuit.
【００１８】[0018]
【実施例】次に、本発明の好適な実施例について図面を
参照して説明する。図１（ａ）に本発明の一実施例の回
路図を示す。図１を参照すると本実施例の出力回路は、
データ信号Ａを反転するインバータ６と、制御信号Ｂを
反転するインバータ５と、信号ＡとＢとインバータ６の
出力信号とを入力とするＮＡＮＤゲート１１と、信号Ａ
とインバータ６の出力信号とインバータ５の出力信号と
を入力とするＮＯＲゲート１２と、ゲート電極がＮＡＮ
Ｄゲート１１の出力端に接続しソース電極が高位電源線
３に接続しドレイン電極が出力端子に接続する出力段の
ＰＭＯＳトランジスタＱＰ1 と、ゲート電極がＮＯＲゲ
ート１２の出力端に接続しソース電極が接地線４に接続
しドレイン電極が出力端子に接続する出力段のＮＭＯＳ
トランジスタＱＮ1 と、ＮＡＮＤゲート１１の出力を反
転するインバータ７と、ＮＯＲゲート１２の出力を反転
するインバータ８と、ゲート電極がインバータ７の出力
端に接続しソース電極が接地線４に接続しドレイン電極
が出力ＰＭＯＳトランジスタＱＰ1 のゲート電極に接続
するＮＭＯＳトランジスタＱＮ2 と、ゲート電極がイン
バータ８の出力端に接続しソース電極が高位電源線３に
接続しドレイン電極が出力ＮＭＯＳトランジスタＱＮ1
のゲート電極に接続するＰＭＯＳトランジスタＱＰ2 と
から構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, preferred embodiments of the present invention will be described with reference to the drawings. FIG. 1A shows a circuit diagram of an embodiment of the present invention. Referring to FIG. 1, the output circuit of this embodiment is
An inverter 6 that inverts the data signal A, an inverter 5 that inverts the control signal B, a NAND gate 11 that receives the signals A and B and the output signal of the inverter 6, and a signal A
And the output signal of the inverter 6 and the output signal of the inverter 5 are input to the NOR gate 12, and the gate electrode is NAN.
The PMOS transistor QP 1 at the output stage connected to the output terminal of the D gate 11, the source electrode connected to the high-potential power line 3, and the drain electrode connected to the output terminal, and the gate electrode connected to the output terminal of the NOR gate 12 and the source electrode Is connected to the ground line 4 and the drain electrode is connected to the output terminal
A transistor QN 1 , an inverter 7 that inverts the output of the NAND gate 11, an inverter 8 that inverts the output of the NOR gate 12, a gate electrode connected to the output end of the inverter 7, a source electrode connected to the ground line 4, and a drain An NMOS transistor QN 2 whose electrode is connected to the gate electrode of the output PMOS transistor QP 1, a gate electrode connected to the output terminal of the inverter 8, a source electrode connected to the high potential power line 3, and a drain electrode connected to the output NMOS transistor QN 1
And a PMOS transistor QP 2 connected to the gate electrode of the.
【００１９】ここで、本実施例において、ＮＡＮＤゲー
ト１１はＣＭＯＳトランジスタ構成ではあるが、通常２
つのＮＭＯＳトランジスタで構成される縦積みトランジ
スタ部分の一方のＮＭＯＳトランジスタを、ＰＭＯＳト
ランジスタＱＰT に代えている。このトランジスタＱＰ
T には、信号Ａの反転信号をゲート入力として入力す
る。又、ＮＯＲゲート１２においても、同様に、通常２
つのＰＭＯＳトランジスタで構成される縦積みトランジ
スタ部分の一方のＰＭＯＳトランジスタをＮＭＯＳトラ
ンジスタＱＮT に代え、このトランジスタＱＮT に信号
Ａの反転信号をゲート入力として与えている。尚、図１
（ａ）において、出力ＰＭＯＳトランジスタＱＰ1 のゲ
ート電極にそれぞれ一端が接続する容量Ｃ1 及び抵抗Ｒ
1 は、図２（ａ）に示す従来の３ステート出力回路にお
けると同様に、配線に付随する寄生容量及び寄生抵抗を
示す。同様に、出力ＮＭＯＳトランジスタＱＮ1 のゲー
ト電極にそれぞれ一端が接続する容量Ｃ2 及び抵抗Ｒ2
も、配線の寄生容量及び寄生抵抗を表わす。In this embodiment, the NAND gate 11 has a CMOS transistor structure, but normally 2
One NMOS transistor in the vertically stacked transistor portion composed of two NMOS transistors is replaced with a PMOS transistor QP T. This transistor QP
An inverted signal of the signal A is input to T as a gate input. Also, in the NOR gate 12, similarly, normally 2
One of the place of one of the PMOS transistors of the cascode transistor portion formed of PMOS transistors NMOS transistors QN T, is given as the gate receives the inverted signal of the signal A to the transistor QN T. FIG.
In (a), a capacitor C 1 and a resistor R each having one end connected to the gate electrode of the output PMOS transistor QP 1
Reference numeral 1 denotes a parasitic capacitance and a parasitic resistance associated with the wiring, as in the conventional 3-state output circuit shown in FIG. Similarly, a capacitor C 2 and a resistor R 2 each having one end connected to the gate electrode of the output NMOS transistor QN 1
Also represents the parasitic capacitance and the parasitic resistance of the wiring.
【００２０】本実施例の真理値表は、図２（ａ）に示す
従来の３ステート出力回路の真理値表である表１と同一
である。The truth table of this embodiment is the same as Table 1 which is the truth table of the conventional three-state output circuit shown in FIG.
【００２１】以下に、本実施例の回路動作について説明
するが、従来の出力回路の回路動作の説明と同様に、出
力段の各ＭＯＳトランジスタＱＰ1 ，ＱＮ1 のゲート容
量はそれぞれ、各配線の寄生容量Ｃ1 , Ｃ2 に含まれる
ものとして取り扱う。The circuit operation of this embodiment will be described below. Similar to the description of the circuit operation of the conventional output circuit, the gate capacitance of each of the MOS transistors QP 1 and QN 1 in the output stage is equal to that of each wiring. It is treated as included in the parasitic capacitances C 1 and C 2 .
【００２２】本実施例の動作タイミングチャート図であ
る図１（ｂ）を参照して、先ず、制御信号Ｂが論理値
“１”（ＶDDレベル）から論理値“０”（接地レベル）
に変化すると、データ信号Ａの値によらず、容量Ｃ1 は
ＮＡＮＤゲート１１によって充電され信号線Ｘ1 は
“１”となる。同時に、容量Ｃ2 はＮＯＲゲート１２に
よって放電され信号線Ｘ2 は“０”となる。よって、Ｍ
ＯＳトランジスタＱＰ1 ，ＱＰ2 ，ＱＮ1 ，ＱＮ2 は全
てオフとなり、出力Ｙは“フローティング”となる。Referring to FIG. 1 (b) which is an operation timing chart of the present embodiment, first, the control signal B changes from a logical value "1" (V DD level) to a logical value "0" (ground level).
When it changes to, the capacitance C 1 is charged by the NAND gate 11 and the signal line X 1 becomes “1” regardless of the value of the data signal A. At the same time, the capacitance C 2 is discharged by the NOR gate 12 and the signal line X 2 becomes “0”. Therefore, M
The OS transistors QP 1 , QP 2 , QN 1 and QN 2 are all turned off, and the output Y becomes “floating”.
【００２３】次に、信号Ｂが“１”に固定されている場
合について考える。信号Ａが“１”から“０”に変化す
ると、容量Ｃ1 はＮＡＮＤゲート１１によって充電さ
れ、信号線Ｘ1 は時間Δｔ1 後に“１”となる。一方、
容量Ｃ2 はＮＯＲゲート１２によって充電されるが、こ
のＮＯＲゲート１２の２段縦積みトランジスタの一方が
ＮＭＯＳトランジスタであるので、信号線Ｘ2 は時間Δ
ｔ1 後に、電源電圧ＶDDよりＮＭＯＳトランジスタのし
きい値電圧Ｖtnだけ低い電圧に変化する。さらに、時間
Δｔ2 後にインバータ８の出力信号が“０”になるの
で、ＰＭＯＳトランジスタＱＰ2 がオンし信号線Ｘ2 は
“１”になる。即ち、出力ＰＭＯＳトランジスタＱＰ1
は時間Δｔ1 後にオフするが、出力ＮＭＯＳトランジス
タＱＮ1 は時間Δｔ1 後に半分だけオンし、さらに時間
Δｔ2 後に完全にオンになる。Next, consider the case where the signal B is fixed at "1". When the signal A changes from “1” to “0”, the capacitance C 1 is charged by the NAND gate 11, and the signal line X 1 becomes “1” after the time Δt 1 . on the other hand,
The capacitance C 2 is charged by the NOR gate 12, but since one of the two-stage vertically stacked transistors of this NOR gate 12 is an NMOS transistor, the signal line X 2 has a time Δ
After t 1 , the voltage changes to a voltage lower than the power supply voltage V DD by the threshold voltage V tn of the NMOS transistor. Further, since the output signal of the inverter 8 becomes "0" after the time Δt 2 , the PMOS transistor QP 2 is turned on and the signal line X 2 becomes "1". That is, the output PMOS transistor QP 1
Turns off after a time Δt 1 , the output NMOS transistor QN 1 turns on half after a time Δt 1 and turns on completely after a time Δt 2 .
【００２４】このようにして、出力ＮＭＯＳトランジス
タＱＮ1 の入力信号をなまらせることなく、このトラン
ジスタを先ず半分だけオンさせた後に完全にオンさせる
ことができるので、接地線電位を変動させることなく、
しかも出力Ｙを高速で出力することができる。In this way, the input signal of the output NMOS transistor QN 1 can be turned on first by half and then turned on completely without blunting, so that the ground line potential is not changed.
Moreover, the output Y can be output at high speed.
【００２５】次に、信号Ａが“０”から“１”に変化す
ると、容量Ｃ2 はＮＯＲゲート１２によって放電され、
信号線Ｘ2 は時間Δｔ3 後に“０”となる。容量Ｃ1 は
ＮＡＮＤゲート１１によって放電されるが、このＮＡＮ
Ｄゲート１１の２段縦積みトランジスタの一方がＰＭＯ
Ｓトランジスタであるので、信号線Ｘ1 は時間Δｔ3後
に、接地電位よりもＰＭＯＳトランジスタのしきい値電
圧Ｖtpだけ高い電位に変化する。さらに、時間Δｔ4 後
にインバータ７の出力信号が“１”になるので、ＮＭＯ
ＳトランジスタＱＮ2 がオンし信号線Ｘ1 は“０”にな
る。即ち、出力ＮＭＯＳトランジスタＱＮ1 は時間Δｔ
3 後にオフするが、出力ＰＭＯＳトランジスタＱＰ1 は
時間Δｔ3 後に半分だけオンさせた後に完全にオンさせ
ることができるので、高位電源線電位ＶDDを変動させる
ことなく、しかも出力Ｙを高速で出力することができ
る。Next, when the signal A changes from "0" to "1", the capacitance C 2 is discharged by the NOR gate 12,
The signal line X 2 becomes “0” after the time Δt 3 . The capacitance C 1 is discharged by the NAND gate 11, but this NAN
One of the two-stage vertically stacked transistors of the D gate 11 is a PMO
Since it is an S transistor, the signal line X 1 changes to a potential higher than the ground potential by the threshold voltage V tp of the PMOS transistor after the time Δt 3 . Further, since the output signal of the inverter 7 becomes “1” after the time Δt 4 , the NMO
The S transistor QN 2 is turned on and the signal line X 1 becomes “0”. That is, the output NMOS transistor QN 1 has time Δt
Although it turns off after 3 minutes, the output PMOS transistor QP 1 can be turned on only half after the time Δt 3 and then turned on completely, so that the output Y is output at high speed without changing the high-potential power line potential V DD. can do.
【００２６】表２に、図２（ａ）に示す従来の３ステー
ト出力回路の動作速度と本実施例の動作速度とを、ＳＰ
ＩＣＥによってシミュレートした結果を比較して示す。
尚、表２において、ｔr は出力回路の出力Ｙが“０”か
ら“１”に立ち上るときの遷移時間を示し、従来の出力
回路および本実施例に対して、それぞれ、 ｔr ＝Δｔ7 （従来の出力回路。図２（ｂ）
参照） ｔr ＝Δｔ3 ＋Δｔ4 （本実施例。図１（ｂ）参照） である。Table 2 shows the operating speeds of the conventional three-state output circuit shown in FIG.
The results simulated by ICE are shown for comparison.
In Table 2, t r is a transition time when rises to "1" from the output Y "0" of the output circuit, the conventional output circuit and the embodiment, respectively, t r = Δt 7 (Conventional output circuit. FIG. 2B)
T r = Δt 3 + Δt 4 (this embodiment, see FIG. 1B).
【００２７】又、同表中、ｔf は出力回路の出力Ｙが
“１”から“０”に立ち下るときの遷移時間を示し、そ
れぞれ、 ｔf ＝Δｔ6 （従来の出力回路） ｔf ＝Δｔ1 ＋Δｔ2 （本実施例） である。Further, in the table, t f represents a transition time when the output Y of the output circuit falls from “1” to “0”, and t f = Δt 6 (conventional output circuit) t f , respectively. = Δt 1 + Δt 2 (this embodiment).
【００２８】表２を参照すると、従来の出力回路に対し
て本実施例の方が、ｔr では４０％弱、またはｔf にお
いては約２０％短縮されており、回路全体として高速化
していることが分る。With reference to Table 2, the output voltage of the present embodiment is shortened by a little less than 40% at t r or about 20% at t f in comparison with the conventional output circuit, and the speed of the entire circuit is increased. I understand.
【００２９】[0029]
【表２】 [Table 2]
【００３０】[0030]
【発明の効果】以上説明したように、本発明は、ＣＭＯ
Ｓトランジスタ構成の３ステート・スルーレート出力回
路の出力段のＰ，Ｎ両チャネルＭＯＳトランジスタオン
させるとき、一気にオンさせるのではなく、まず半分だ
けオンさせ、次に完全にオンさせている。As described above, the present invention provides a CMO
When the P-channel and N-channel MOS transistors in the output stage of the 3-state slew rate output circuit having the S-transistor configuration are turned on, they are not turned on at once but first turned on for half and then turned on completely.
【００３１】これにより本発明によれば、出力信号の状
態遷移時に発生しやすい、高位電源電圧や接地電位の変
動を抑制し、電位変動に伴うノイズを減少させることが
できる。As a result, according to the present invention, it is possible to suppress the fluctuation of the high-potential power supply voltage and the ground potential, which are likely to occur at the time of the state transition of the output signal, and reduce the noise accompanying the potential fluctuation.
【００３２】また、出力段の両ＭＯＳトランジスタのゲ
ートへの入力信号をなまらせる必要がないので、従来の
３ステート・スルーレート出力回路より高速に動作させ
ることができる。Further, since it is not necessary to blunt the input signal to the gates of both MOS transistors in the output stage, the circuit can be operated at a higher speed than the conventional 3-state slew rate output circuit.
【図１】本発明の一実施例の回路図及び動作時のタイミ
ングチャート図である。FIG. 1 is a circuit diagram of an embodiment of the present invention and a timing chart diagram during operation.
【図２】従来の３ステート・スルーレート出力回路の一
例の回路図及び動作時のタイミングチャート図である。FIG. 2 is a circuit diagram of an example of a conventional 3-state slew rate output circuit and a timing chart diagram during operation.
１，１１ ＮＡＮＤゲート ２，１２ ＮＯＲゲート ３ 高位電源線 ４ 接地線 ５，６，７，８ インバータ 1, 11 NAND gate 2, 12 NOR gate 3 High-level power supply line 4 Ground line 5, 6, 7, 8 Inverter
Claims (2)
列接続されて出力段を構成するｐチャネルＭＯＳＦＥＴ
及びｎチャネルＭＯＳＦＥＴのそれぞれを、前記出力段
を介して出力すべきデータ信号をそれぞれの入力とする
ＣＭＯＳトランジスタ構成のＮＡＮＤゲート及びＮＯＲ
ゲートで個別に導通制御するようにし、前記ＮＡＮＤゲ
ートと前記ＮＯＲゲートとに互いに逆相の二値制御信号
を与えることにより、前記出力段の状態を前記制御信号
によって、前記データ信号を出力可能な状態及びフロー
ティング状態のいずれかに制御する構成の３ステート・
スレーレート出力回路において、 前記ＮＡＮＤゲートを構成する縦積みのｎチャネルＭＯ
ＳＦＥＴの一方をｐチャネルＭＯＳＦＥＴに代えてその
ゲート入力として前記データ信号の反転信号を与え、前
記ＮＯＲゲートを構成する縦積みのｐチャネルＭＯＳＦ
ＥＴの一方をｎチャネルＭＯＳＦＥＴに代えてそのゲー
ト入力として前記データ信号の反転信号を与えると共
に、 前記出力段のｐチャネルＭＯＳＦＥＴのゲート電極と前
記低位電源端子との間に前記ＮＡＮＤゲート出力の反転
信号により導通を制御されるｎチャネルＭＯＳＦＥＴを
設け、前記出力段のｎチャネルＭＯＳＦＥＴのゲート電
極と前記高位電源端子との間に前記ＮＯＲゲートの反転
信号により導通を制御されるｐチャネルＭＯＳＦＥＴを
設けたことを特徴とする３ステート・スルーレート出力
回路。1. A p-channel MOSFET which is connected in series between a high power supply terminal and a low power supply terminal to form an output stage.
And n-channel MOSFETs, and a NAND gate and a NOR of CMOS transistor configuration, each of which receives a data signal to be output through the output stage as an input.
It is possible to output the data signal in accordance with the control signal by controlling the state of the output stage by applying the binary control signals having opposite phases to the NAND gate and the NOR gate by individually controlling the conduction of the gates. 3-state configuration with control to either the floating state or the floating state
In the slate rate output circuit, a vertically stacked n-channel MO that constitutes the NAND gate is provided.
One of the SFETs is replaced with a p-channel MOSFET, and an inverted signal of the data signal is given as a gate input to the p-channel MOSFET to form a p-channel MOSF which is vertically stacked to form the NOR gate.
An inverted signal of the data signal is given as a gate input of one of the ETs instead of an n-channel MOSFET, and an inverted signal of the NAND gate output is provided between the gate electrode of the p-channel MOSFET of the output stage and the low power supply terminal. An n-channel MOSFET whose conduction is controlled by the n-channel MOSFET is provided, and a p-channel MOSFET whose conduction is controlled by an inverted signal of the NOR gate is provided between the gate electrode of the n-channel MOSFET of the output stage and the high-potential power supply terminal. A 3-state slew rate output circuit characterized by:
列接続されたｐチャネルＭＯＳＦＥＴとｎチャネルＭＯ
ＳＦＥＴとからなる出力段と、 前記出力段のｐチャネルＭＯＳＦＥＴのゲート電極と前
記高位電源端子との間に並列接続された第１及び第２の
ｐチャネルＭＯＳＦＥＴ並びに前記出力段のｐチャネル
ＭＯＳＦＥＴのゲート電極と前記低位電源端子との間に
直列接続された第３のｐチャネルＭＯＳＦＥＴ及び第１
のｎチャネルＭＯＳＦＥＴからなる２入力のＮＡＮＤゲ
ートと、 前記出力段のｎチャネルＭＯＳＦＥＴのゲート電極と前
記高位電源端子との間に直列接続された第４のｐチャネ
ルＭＯＳＦＥＴ及び第２のｎチャネルＭＯＳＦＥＴ並び
に前記出力段のｎチャネルＭＯＳＦＥＴのゲート電極と
前記低位電源端子との間に並列接続された第３及び第４
のｎチャネルＭＯＳＦＥＴからなる２入力のＮＯＲゲー
トと、 前記出力段のｐチャネルＭＯＳＦＥＴのゲート電極と前
記低位電源端子との間に設けられ、前記ＮＡＮＤゲート
の出力信号の反転信号をゲート入力として与えられるｎ
チャネルＭＯＳＦＥＴと、 前記出力段のｎチャネルＭＯＳＦＥＴのゲート電極と前
記高位電源端子との間に設けられ、前記ＮＯＲゲートの
出力信号の反転信号をゲート入力として与えられるｐチ
ャネルＭＯＳＦＥＴとを含んでなり、 前記第１のｐチャネルＭＯＳＦＥＴ及び前記第３のｎチ
ャネルＭＯＳＦＥＴには、前記出力段を介して外部に出
力すべきデータ信号をゲート入力として与え、 前記第３のｐチャネルＭＯＳＦＥＴ及び前記第２のｎチ
ャネルＭＯＳＦＥＴには、前記データ信号の反転信号を
ゲート入力として与え、 前記第２のｐチャネルＭＯＳＦＥＴ及び前記第１のｎチ
ャネルＭＯＳＦＥＴには、外部からの二値制御信号をゲ
ート入力として与え、 前記第４のｐチャネルＭＯＳＦＥＴ及び前記第４のｎチ
ャネルＭＯＳＦＥＴには、前記制御信号の反転信号をゲ
ート入力として与え、 前記出力段の２つのＭＯＳＦＥＴの直列接続点から出力
信号を取り出すように構成したことを特徴とする３ステ
ート・スルーレート出力回路。2. A p-channel MOSFET and an n-channel MO connected in series between a high power supply terminal and a low power supply terminal.
An output stage comprising an SFET, first and second p-channel MOSFETs connected in parallel between the gate electrode of the p-channel MOSFET of the output stage and the high-potential power supply terminal, and the gate of the p-channel MOSFET of the output stage A third p-channel MOSFET and a first p-channel MOSFET connected in series between the electrode and the lower power supply terminal;
A two-input NAND gate composed of an n-channel MOSFET, a fourth p-channel MOSFET and a second n-channel MOSFET connected in series between the gate electrode of the n-channel MOSFET of the output stage and the high-potential power supply terminal, Third and fourth transistors connected in parallel between the gate electrode of the n-channel MOSFET of the output stage and the low power supply terminal
Is provided between the 2-input NOR gate formed of the n-channel MOSFET, the gate electrode of the p-channel MOSFET of the output stage, and the low-potential power supply terminal, and the inverted signal of the output signal of the NAND gate is given as a gate input. n
A channel MOSFET, and a p-channel MOSFET provided between the gate electrode of the n-channel MOSFET of the output stage and the high-potential power supply terminal and provided with an inverted signal of the output signal of the NOR gate as a gate input, The first p-channel MOSFET and the third n-channel MOSFET are provided with a data signal to be output to the outside via the output stage as a gate input, and the third p-channel MOSFET and the second n-channel MOSFET are provided. An inverted signal of the data signal is applied as a gate input to the channel MOSFET, and an external binary control signal is applied as a gate input to the second p-channel MOSFET and the first n-channel MOSFET. 4 p-channel MOSFETs and the fourth n-channel MOSFET Provides an inverted signal of said control signal as a gate input, three-state slew rate output circuit, characterized by being configured to retrieve the output signal from the series connection point of the two MOSFET of the output stage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323596A JP2565297B2 (en) | 1993-12-22 | 1993-12-22 | 3-state slew rate output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323596A JP2565297B2 (en) | 1993-12-22 | 1993-12-22 | 3-state slew rate output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183789A JPH07183789A (en) | 1995-07-21 |
| JP2565297B2 true JP2565297B2 (en) | 1996-12-18 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323596A Expired - Fee Related JP2565297B2 (en) | 1993-12-22 | 1993-12-22 | 3-state slew rate output circuit |
Country Status (1)
| Country | Link |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4526935B2 (en) * | 2004-11-25 | 2010-08-18 | パナソニック株式会社 | Output buffer circuit |
-
1993
- 1993-12-22 JP JP5323596A patent/JP2565297B2/en not_active Expired - Fee Related
Also Published As
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|---|---|
| JPH07183789A (en) | 1995-07-21 |
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