JPH0353715A - Output buffer circuit - Google Patents
Output buffer circuitInfo
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- JPH0353715A JPH0353715A JP1189416A JP18941689A JPH0353715A JP H0353715 A JPH0353715 A JP H0353715A JP 1189416 A JP1189416 A JP 1189416A JP 18941689 A JP18941689 A JP 18941689A JP H0353715 A JPH0353715 A JP H0353715A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳ出力バッファ回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a CMOS output buffer circuit.
従来、この種のＣＭＯＳ出力バッファ回路は、第２図に
示すような回路構成を取るものが一般的である．
ここで１１〜１３はインバータ回路、１４は２人力ＮＯ
Ｒ回路、１５は２人力ＮＡＮＤ回路、１６．１７はそれ
ぞれ出力駆動用ｎ形、ｐ＠ＭｏＳトランジスタである。Conventionally, this type of CMOS output buffer circuit generally has a circuit configuration as shown in FIG. Here, 11 to 13 are inverter circuits, and 14 is a two-man power NO.
R circuit, 15 is a two-way NAND circuit, and 16 and 17 are n-type and p@MoS transistors for output driving, respectively.
上述した従来のＣＭＯＳ出力バッファ回路では、出力駆
動用ＭＯＳトランジスタがスイッチングすると、出力負
荷容量を充放電する電流変化と、基準電位配線及び電源
電位配線のインダクタンスにより、基準電位又は電源電
位が変動する。In the above-described conventional CMOS output buffer circuit, when the output driving MOS transistor switches, the reference potential or power supply potential fluctuates due to changes in the current that charges and discharges the output load capacitance and the inductance of the reference potential wiring and the power supply potential wiring.
その結果、ＩＣ内部の誤動作を生ずるという欠点を有す
る．
さらにこの基準電位や電源電位の変動の程度は電源電位
が高ければそれだけ大きくなる。As a result, it has the disadvantage of causing malfunction inside the IC. Furthermore, the higher the power supply potential, the greater the degree of variation in the reference potential or power supply potential.
本発明のＣＭＯＳ出力バッファ回路は、出力駆動ｎ形Ｍ
ＯＳトランジスタのゲートと、その前段のドライブ回路
の出力端子との間にトランスファー用第１のｎ形ノンド
ープＭＯＳトランジスタ、出力駆動用ｐ形ＭＯＳトラン
ジスタのゲートと、その前段のドライブ回路の出力端子
との間にトランスファー用第２のｎ形ディブレッション
ＭＯＳトランジスタ及び第１のｎ形ノンドーブＭＯＳト
ランジスタのゲート電位と第２のｎ形ディブレッション
Ｍ Ｏ Ｓ トランジスタのゲート電位と、出力駆動用
ｐ形ＭＯＳトランジスタのソース電位を制御する電圧制
御回路を有している．
〔実施例〕
次に本発明について図面を参照して説明する。The CMOS output buffer circuit of the present invention has an output driving n-type M
A first n-type non-doped MOS transistor for transfer is connected between the gate of the OS transistor and the output terminal of the drive circuit in the previous stage, and a gate of the p-type MOS transistor for output drive is connected between the gate of the output drive p-type MOS transistor and the output terminal of the drive circuit in the previous stage. Between the gate potential of the second n-type depletion MOS transistor for transfer and the first n-type non-doped MOS transistor, the gate potential of the second n-type depletion MOS transistor, and the p-type MOS transistor for output drive. It has a voltage control circuit that controls the source potential. [Example] Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の回路図である．ＤＡＴＡは
データ入力端子Ｄ ｏ ｗ ｔは出力端子であり、それ
ぞれ逆論理である。１１〜１３はインバータ回路であり
、１４はＮＯＲ回路、１５はＮＡＮＤ回路である。Figure 1 is a circuit diagram of one embodiment of the present invention. DATA is a data input terminal, D o w t is an output terminal, and each has a reverse logic. 11 to 13 are inverter circuits, 14 is a NOR circuit, and 15 is a NAND circuit.
またｏｅは出力制御信号である。Further, oe is an output control signal.
１４はＤＡＴＡとｙ丁を入力とし、その出力はＡとなる
．このＡはインバータ１２を介して、１８のｎ形ディブ
レッションＭＯＳ｝−ランジスタのソースに接続される
。14 takes DATA and y as input, and its output is A. This A is connected via an inverter 12 to the sources of 18 n-type depletion MOS transistors.
１５はＤＡＴＡと７１を入力とし、その出力はＢとなる
．Ｂはインバータ１３を介してｌ９のｎ形ノンドーブＭ
ＯＳトランジスタのソースに接続される．
１５はＤＡＴＡとｏｅを入力とし、その出力はＢとなる
．Ｂはインバータ１３を介して１つのｎ形ノンドーブＭ
ＯＳトランジスタのソースに接続される．
１８のｎ形ディプレッションＭＯＳトランジスタのゲー
トは電圧抑制回路１０の出力Ｅに接続され、またドレイ
ンは１６ｐの出力駆動用ｐ形ＭＯＳトランジスタのゲー
トＣに接続される。15 takes DATA and 71 as inputs, and its output is B. B is the n-type non-dove M of l9 via the inverter 13.
Connected to the source of the OS transistor. 15 takes DATA and oe as inputs, and its output is B. B is one n-type non-dove M via the inverter 13
Connected to the source of the OS transistor. The gate of the n-type depletion MOS transistor 18 is connected to the output E of the voltage suppression circuit 10, and the drain is connected to the gate C of the output driving p-type MOS transistor 16p.
１９のｎ形ノンドープＭＯＳトランジスタのゲートは電
圧抑制回路１０の出力Ｅに接続されまたそのドレインは
１７ｎの出力駆動用ｎ形ＭＯＳトランジスタのゲートＤ
に接続される。The gate of the n-type non-doped MOS transistor 19 is connected to the output E of the voltage suppression circuit 10, and its drain is connected to the gate D of the output driving n-type MOS transistor 17n.
connected to.
さらに上述電圧抑制回ｉＷ８ １ ０は次のように楕戒
される。Furthermore, the voltage suppression circuit iW8 1 0 described above is ellipticized as follows.
２０はｐ形ＭＯＳトランジスタであり、そのソースは電
源ＶＤＤにゲートはｏｅに、ドレインは電圧抑制回路の
出力Ｅに、それぞれ接続されている。20 is a p-type MOS transistor, the source of which is connected to the power supply VDD, the gate to oe, and the drain to the output E of the voltage suppression circuit.
さらに、Ｍｌ−Ｍ．はｎ形ＭＯＳトランジスタであり、
Ｍ１〜Ｍ０は順に直列に接続され、Ｍ，〜Ｍ．は各トラ
ンジスタのゲートはそのドレインに接続されている．
さらにＭ．のドレインは電圧抑制回路の出力Ｅに、Ｍ．
のソースは基準電位■ｓｓに接続されている。Furthermore, Ml-M. is an n-type MOS transistor,
M1 to M0 are connected in series in order, and M, to M. The gate of each transistor is connected to its drain. Furthermore, M. The drain of M. is connected to the output E of the voltage suppression circuit, and the drain of M.
The source of is connected to the reference potential ■ss.
次に動作について説明する。Next, the operation will be explained.
今ｎ形ＭＯＳトランジスタＭ１〜Ｍｌｌのしきい値電圧
をＶＴＮとすると、電圧抑制回路の出力Ｅの７Ｋ位■８
は次のようになる。Now, if the threshold voltage of the n-type MOS transistors M1 to Mll is VTN, then the output E of the voltage suppression circuit is about 7K■8
becomes as follows.
ｉ ） Ｖ ｏｎ＞ Ｖ ＴＮＸ ｎのとき Ｖｇ−Ｖ
ＢＸｎｉ ｉ ） ＶＤｏｉＶＴＮＸ ｎのとき Ｖ
Ｅ ＝ Ｖ ＤＤこのように、この電圧抑制回路の出力
Ｅの電位は、電源電位ＶＤＤが上昇してもＶＴＮｘｎ以
上の電位にはならない。i) When V on > V TNX n, Vg-V
BXni i) VDoiVTNX When n
E=V DD In this way, the potential of the output E of this voltage suppression circuit does not rise to a potential higher than VTNxn even if the power supply potential VDD rises.
したがって、出力駆動用ＭＯＳトランジスタ１６ｐ，１
７ｎが必要以上に高い電源電圧の領域で動作することは
なくなり、基準電位及び電源電位が変動するのを低減す
ることが可能である。Therefore, the output driving MOS transistors 16p, 1
7n no longer operates in a region where the power supply voltage is higher than necessary, and it is possible to reduce fluctuations in the reference potential and power supply potential.
またｎ形ＭＯＳトランジスタＭｆｉの個数ｎを調整する
ことにより、所望の電圧をある程度得ることが可能であ
る。Further, by adjusting the number n of n-type MOS transistors Mfi, it is possible to obtain a desired voltage to some extent.
以上説明したように本発明は、ＣＭＯＳ出力バッファ回
路にトランスファー用ＭＯＳトランジスタ及びそのゲー
ト電位と、出力駆動用ｐ形ＭＯＳトランジスタのソース
電位を制御する回路を付加することにより、出力駆動用
ＭＯＳトランジスタが電源電位の必要以上に高い領域で
動作することを抑制し、出力負荷容量の充放電の際の基
準電位及び電源電位の変動を抑えてＩＣ内部の誤動作を
防止する効果を有する。As explained above, the present invention adds a transfer MOS transistor and a circuit for controlling its gate potential, and a circuit for controlling the source potential of an output driving p-type MOS transistor to a CMOS output buffer circuit. This has the effect of suppressing operation in an area where the power supply potential is higher than necessary, suppressing fluctuations in the reference potential and power supply potential during charging and discharging of the output load capacitor, and preventing malfunctions inside the IC.
第１図は本発明の第１の実施例の回路図、簗４第今
図は従来のＣＭＯＳ出力バッファ回路の一例の回路図で
ある。
１１〜１３・・・インバータ回路、１４・・・ＮＯＲ回
路、１５・・・ＮＡＮＤ回路、１６ｐ・・・出力駆動用
ｐ形ＭＯＳトランジスタ、１７ｎ・・・出力駆動用ｎ形
ＭＯＳトランジスタ、１つ・・・ｎ形ノンドープＭＯＳ
トランジスタ、２０・・・ｐ形ＭＯＳトランジスタ、Ｍ
１〜ｎ，１〜ｉ・・・ｎ形ＭＯＳトランジスタ、Ｑｌ〜
ｊ・・・不揮発性メモリセルトランジスタ。FIG. 1 is a circuit diagram of a first embodiment of the present invention, and FIG. 4 is a circuit diagram of an example of a conventional CMOS output buffer circuit. 11 to 13... Inverter circuit, 14... NOR circuit, 15... NAND circuit, 16p... P-type MOS transistor for output drive, 17n... N-type MOS transistor for output drive, one・N-type non-doped MOS
Transistor, 20...p-type MOS transistor, M
1~n, 1~i... n-type MOS transistor, Ql~
j...Nonvolatile memory cell transistor.
Claims (1)
のドライブ回路の出力端子との間にトランスファー用ｎ
形ノンドープＭＯＳトランジスタと、出力駆動用ｐ形Ｍ
ＯＳトランジスタのゲートとその前段のドライブ回路の
出力端子との間にトランスファー用ｎ形ディプレッショ
ンＭＯＳトランジスタ及び前記ｎ形ノンドープＭＯＳト
ランジスタとｎ形ディプレッションＭＯＳトランジスタ
のゲート信号と前記出力駆動用ｐ型ＭＯＳトランジスタ
のソース電位を制御する電圧抑制回路とを含むことを特
徴とするＣＭＯＳ出力バッファ回路。Transfer n is connected between the gate of the output drive n-type MOS transistor and the output terminal of the preceding stage drive circuit.
type non-doped MOS transistor and p-type M for output driving
An n-type depletion MOS transistor for transfer is connected between the gate of the OS transistor and the output terminal of the drive circuit at the previous stage, and the gate signals of the n-type non-doped MOS transistor and the n-type depletion MOS transistor and the output driving p-type MOS transistor are connected. A CMOS output buffer circuit comprising: a voltage suppression circuit that controls a source potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189416A JPH0353715A (en) | 1989-07-21 | 1989-07-21 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189416A JPH0353715A (en) | 1989-07-21 | 1989-07-21 | Output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353715A true JPH0353715A (en) | 1991-03-07 |
Family
ID=16240901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189416A Pending JPH0353715A (en) | 1989-07-21 | 1989-07-21 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353715A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05122050A (en) * | 1991-10-25 | 1993-05-18 | Nec Ic Microcomput Syst Ltd | Output buffer |
| JPH07183780A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Output buffeer circuit |
| US6094067A (en) * | 1997-04-08 | 2000-07-25 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
| KR100833400B1 (en) * | 2001-12-15 | 2008-05-28 | 주식회사 하이닉스반도체 | Output buffer |
-
1989
- 1989-07-21 JP JP1189416A patent/JPH0353715A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05122050A (en) * | 1991-10-25 | 1993-05-18 | Nec Ic Microcomput Syst Ltd | Output buffer |
| JPH07183780A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Output buffeer circuit |
| US6094067A (en) * | 1997-04-08 | 2000-07-25 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
| KR100833400B1 (en) * | 2001-12-15 | 2008-05-28 | 주식회사 하이닉스반도체 | Output buffer |
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