JP3055165B2 - Output buffer circuit - Google Patents
Output buffer circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力バッファ回路に係り、特にCMOSの出力バ
ッファに関する。Description: TECHNICAL FIELD The present invention relates to an output buffer circuit, and more particularly to a CMOS output buffer.
従来の出力バッファについて、第7図,第8図
(a),(b)で説明する。第7図は従来のインバータ
の出力バッファCMOS回路を示す回路図である。第7図に
おいて、Pチャンネルトランジスタ21と、Nチャンネル
トランジスタ22と出力バッファの容量負荷CLとが示され
ている。トランジスタ21,22でインバータ回路を構成
し、一般には大駆動能力があり、トランジスタが大き
い。A conventional output buffer will be described with reference to FIGS. 7 and 8 (a) and (b). FIG. 7 is a circuit diagram showing a conventional output buffer CMOS circuit of an inverter. In Figure 7, the P-channel transistor 21, and the capacitive load C L with the N-channel transistor 22 output buffer. The transistors 21 and 22 form an inverter circuit, and generally have a large driving capability and large transistors.
第8図(a),(b)を用いて第7図の動作を説明す
る。第8図(a)において、まず出力負荷CLが小さい時
には、入力INが低(Low)レベル(以降“L"と示す)→
高(High)レベル(以降“H"と示す)になると、トラン
ジスタ21,22で構成されたインバータ回路を通して出力O
UTはH→Lとなる。即ち入力INがH→Lで、出力OUTは
L→Hとなる。いずれも、出力負荷CLが小さいため出力
波形OUTは急峻な立下り,立上り波形である。第8図
(b)に示すように、出力負荷CLが大きい時には、出力
波形OUTは緩やかの立下り,立上り波形となる。The operation of FIG. 7 will be described with reference to FIGS. 8 (a) and 8 (b). In FIG. 8 (a), first, when the output load CL is small, the input IN is at a low level (hereinafter referred to as “L”) →
When the level becomes high (hereinafter referred to as “H”), the output O is output through an inverter circuit composed of transistors 21 and 22.
UT changes from H to L. That is, the input IN changes from H to L, and the output OUT changes from L to H. In both cases, the output waveform OUT has steep falling and rising waveforms because the output load CL is small. As shown in FIG. 8 (b), when the output load CL is large, the output waveform OUT has a gentle falling and rising waveform.
このような従来の回路では、負荷の大きい時(第8図
(b))、出力波形がなまり、スピードが遅くなる。In such a conventional circuit, when the load is large (FIG. 8B), the output waveform becomes dull and the speed becomes slow.
また、スピードを速くするため、トランジスタ21,22
をより大きいサイズにすると、スピードは速くなるが、
電源からグランドへの貫通電流が増大し、スイッチング
ノイズが増え、また消費電力も増えるという問題点があ
った。In order to increase the speed, transistors 21 and 22
If you make the size larger, the speed will be faster,
There is a problem that a through current from the power supply to the ground increases, switching noise increases, and power consumption also increases.
本発明の目的は、前記問題点を解決し、貫通電流が小
さくて済み、スイッチングノイズも小さくて済むように
した出力バッファ回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide an output buffer circuit which solves the above-mentioned problems and requires a small through current and a small switching noise.
本発明の構成は、信号が入力される入力端子と、信号
が出力される出力端子と、入力端が前記入力端子に接続
され出力端が前記出力端子に接続された第1のインバー
タと、第1の閾値を有し入力端が前記出力端子に接続さ
れた第2のインバータと、前記第1の閾値より高い第2
の閾値を有し入力端が前記出力端子に接続された第3の
インバータと、高電位電源と前記出力端子との間にそれ
ぞれのソースドレイン路が直列に接続され一方のゲート
が前記入力端子に接続され他方のゲートが前記第2のイ
ンバータの出力端に接続されたPチャンネル型の第1及
び第2の電界効果トランジスタと、低電位電源と前記出
力端子との間にそれぞれのソースドレイン路が直列に接
続され一方のゲートが前記入力端子に接続され他方のゲ
ートが前記第3のインバータの出力端に接続されたNチ
ャンネル型の第3及び第4の電界効果トランジスタとを
備えることを特徴とする。The configuration of the present invention includes an input terminal to which a signal is input, an output terminal to which a signal is output, a first inverter having an input terminal connected to the input terminal and an output terminal connected to the output terminal, A second inverter having a threshold value of 1 and an input terminal connected to the output terminal; a second inverter having a threshold value higher than the first threshold value;
And a third inverter having an input terminal connected to the output terminal and a source / drain path connected in series between a high potential power supply and the output terminal, and one gate connected to the input terminal. P-channel first and second field-effect transistors having the other gate connected to the output terminal of the second inverter, and a source-drain path between the low-potential power supply and the output terminal. N-channel third and fourth field-effect transistors connected in series, one gate being connected to the input terminal, and the other gate being connected to the output terminal of the third inverter. I do.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第1図は本発明の参考例の出力バッファ回路を示す回
路図である。FIG. 1 is a circuit diagram showing an output buffer circuit according to a reference example of the present invention.
第1図において、本参考例は、Pチャンネルトランジ
スタ6とNチャンネルトランジスタ7とだけで構成され
た従来の出力バッファの第1のインバータ回路に、第1
のPチャンネルトランジスタ1と、第2のPチャンネル
トランジスタ2と、第2のNチャンネルトランジスタ3
と、第1のNチャンネルトランジスタ4とで構成された
第2のOCMSインバータ回路と、インバータ5とを追加し
ている。トランジスタ1とトランジスタ4とのゲートに
は、入力信号INと同一の信号がはいり、トランジスタ2
とトランジスタ3とのゲートには、第1のインバータ回
路の出力OUT信号のインバータ5により反転された信号
がはいる。Referring to FIG. 1, the present embodiment includes a first inverter circuit of a conventional output buffer including only a P-channel transistor 6 and an N-channel transistor 7.
P-channel transistor 1, second P-channel transistor 2, and second N-channel transistor 3
And a second OCMS inverter circuit including a first N-channel transistor 4 and an inverter 5. The same signal as the input signal IN is applied to the gates of the transistors 1 and 4 and the transistor 2
A signal obtained by inverting the output OUT signal of the first inverter circuit by the inverter 5 is input to the gate of the transistor 3 and the gate of the transistor 3.
第1図の動作について、第2図(a),(b)の波形
を用いて説明する。The operation of FIG. 1 will be described with reference to the waveforms of FIGS. 2 (a) and 2 (b).
第2図(a)において、入力信号INがL→Hとなる
と、トランジスタ6がオフ,トランジスタ7がオンで、
出力信号OUTはH→Lへ、一方トランジスタ1もオフ,
トランジスタ4もオンする。ノードaは、出力OUTの信
号がインバータ5を通り、L→Hとなる。従って、トラ
ンジスタ2もオフ,トランジスタ3もオンする。この
際、トランジスタ1とトランジスタ2がオフするタイミ
ング、またトランジスタ3とトランジスタ4がオンする
タイミングには時間差があり、トランジスタ1〜4のゲ
ート電位が同時中間電位となることはない。入力信号IN
が、H→Lとなると、トランジスタ6がオン,トランジ
スタ7がオフ、出力OUTはL→Hへ。トランジスタ1も
オン,トランジスタ4もオフする。ノードaは、H→L
となる。従って、トランジスタ2もオン,トランジスタ
3もオフする。このように、負荷CLの放電,充電のスピ
ードを速める役目をすることになる。負荷CLが小さい場
合(第2図(a))、出力波形OUTの立下り,立上り波
形は急峻であるが、負荷CLが大きい場合(第2図
(b))、インバータ5の論理スレショルド電圧を越え
るまでは、出力OUTの立下り,立上りの波形W1,W3はゆる
やかであるが、それを越えると、トランジスタ3がオン
し、負荷CLの放電を加速、あるいはトランジスタ2がオ
ンし、充電を加速し、立下り,立上りの急峻な波形W2,W
4とする。故に、スピードも速くなる。In FIG. 2A, when the input signal IN changes from L to H, the transistor 6 is turned off and the transistor 7 is turned on.
The output signal OUT changes from H to L, and the transistor 1 is also turned off.
The transistor 4 is also turned on. At the node a, the signal of the output OUT passes through the inverter 5 and changes from L to H. Therefore, the transistor 2 is turned off and the transistor 3 is turned on. At this time, there is a time difference between the timing when the transistor 1 and the transistor 2 are turned off and the timing when the transistor 3 and the transistor 4 are turned on, so that the gate potentials of the transistors 1 to 4 do not become the same intermediate potential. Input signal IN
However, when H → L, the transistor 6 is turned on, the transistor 7 is turned off, and the output OUT changes from L → H. The transistor 1 is turned on, and the transistor 4 is turned off. Node a is H → L
Becomes Therefore, the transistor 2 is turned on and the transistor 3 is turned off. Thus, the discharge of the load C L, will serve to accelerate the speed of charging. When the load CL is small (FIG. 2A), the falling and rising waveforms of the output waveform OUT are steep, but when the load CL is large (FIG. 2B), the logical threshold of the inverter 5 is increased. until it exceeds the voltage falling of the output OUT, while the rise of the waveform W 1, W 3 is gradual, beyond which, the transistor 3 is turned on, accelerate the discharge of the load C L, or transistor 2 is turned on And accelerates charging, resulting in steep falling and rising waveforms W 2 , W
And 4 . Therefore, the speed also increases.
第3図,第4図は本発明の実施例を出力バッファ回路
を示す回路図,タイミング図である。第3図において、
本実施例が、参考例と異なる点は、第1図のトランジス
タ2,3を駆動するインバータ5が、それぞれ論理スレシ
ョルド電圧が低い第1のインバータ8と、論理スレショ
ルド電圧がそれよりも高い第2のインバータ9に置き換
えている点である。負荷CLが小さい時(第4図(a))
には、参考例とほとんど変わらないが、負荷CLが大きい
時(第4図(b))には、例えば出力OUT波形が立下る
時、インバータ9は論理スレショルド電圧が高いため、
出力OUTの電位が下がり始めたら、すぐ反転し、ノード
bはHとなり、トランジスタ3をオンする。また、OUT
波形が立上る時、インバータ8は論理スレショルダ電圧
が低いため、出力OUTの電位が上がり始めたらすぐ反転
し、ノードaはLとなりトランジスタ2をオンする。従
って、負荷CLの放電,充電を参考例よりいっそう加速す
ることになる。即ち、反転時には、ゆるやかな波形W1,W
3,急峻な波形W2,W4を有するようになる。3 and 4 are a circuit diagram and a timing diagram showing an output buffer circuit according to an embodiment of the present invention. In FIG.
This embodiment is different from the reference example in that the inverters 5 for driving the transistors 2 and 3 in FIG. In that the inverter 9 is replaced. When the load CL is small (Fig. 4 (a))
Although it is almost the same as the reference example, when the load CL is large (FIG. 4B), for example, when the output OUT waveform falls, the inverter 9 has a high logic threshold voltage.
As soon as the potential of the output OUT starts to decrease, it is inverted, the node b becomes H, and the transistor 3 is turned on. Also, OUT
When the waveform rises, since the logic threshold voltage of the inverter 8 is low, the inverter 8 is inverted as soon as the potential of the output OUT starts to rise, the node a becomes L, and the transistor 2 is turned on. Therefore, the discharge of the load C L, so that the more accelerated than in Reference Example charging. That is, at the time of inversion, the gentle waveforms W 1 and W
3 , steep waveforms W 2 and W 4 are obtained.
第5図は、前述した第1のPチャンネルトランジスタ
1と第2のPチャンネルトランジスタ2を、また、第1
のNチャンネルトランジスタ4と第2のNチャンネルト
ランジスタ3を入れかえた他の参考例の回路図である。FIG. 5 shows the first P-channel transistor 1 and the second P-channel transistor 2 described above,
FIG. 10 is a circuit diagram of another reference example in which the N-channel transistor 4 and the second N-channel transistor 3 are replaced.
第6図は、第5図の回路の唯一のインバータ5を分け
て、第1のインバータ8と第2のインバータ9とにして
おり、それぞれトランジスタ2,3のゲート入力としてい
る他の実施例の回路図である。FIG. 6 shows another embodiment in which the only inverter 5 of the circuit of FIG. 5 is divided into a first inverter 8 and a second inverter 9, which are used as gate inputs of the transistors 2 and 3, respectively. It is a circuit diagram.
第5図,第6図のそれぞれ他の参考例、他の実施例に
おいても、第1図,第3図と同様な効果が得られる。The same effects as in FIGS. 1 and 3 can be obtained in the other reference examples and other embodiments of FIGS. 5 and 6, respectively.
以上説明したように、本発明は、2個のPチャンネル
トランジスタと、同様の2個のNチャンネルトランジス
タとで構成されたCMOSインバータを付加することによ
り、出力負荷が大きい場合でも、CMOSインバータは貫通
電流が流れないため、貫通電流のスイッチングノイズを
増やすことなく、貫通電流による消費電力を大きくせ
ず、スピードを速くする効果がある。As described above, the present invention adds a CMOS inverter composed of two P-channel transistors and the same two N-channel transistors, so that even if the output load is large, the CMOS inverter can pass through. Since no current flows, there is an effect that the switching speed of the through current is not increased, the power consumption due to the through current is not increased, and the speed is increased.
第1図は本発明の参考例の出力バッファ回路を示す回路
図、第2図(a),第2図(b)はいずれも第1図の参
考例の動作波形を示す波形図、第3図は本発明の実施例
を示す回路図、第4図(a),第4図(b)はいずれも
第3図の動作波形を示す波形図、第5図は本発明の他の
参考例を示す回路図、第6図は本発明の他の実施例を示
す回路図、第7図は従来の出力バッファ回路を示す回路
図、第8図(a),第8図(b)はいずれも第7図の動
作波形を示す波形図である。 1,2,6,21……Pチャンネルトランジスタ、3,4,7,22……
Nチャンネルトランジスタ、5,8,9……インバータ、W1,
W2,W3,W4……波形。FIG. 1 is a circuit diagram showing an output buffer circuit according to a reference example of the present invention. FIGS. 2 (a) and 2 (b) are waveform diagrams showing operation waveforms of the reference example of FIG. 4 is a circuit diagram showing an embodiment of the present invention, FIGS. 4 (a) and 4 (b) are waveform diagrams showing the operation waveforms of FIG. 3, and FIG. 5 is another reference example of the present invention. FIG. 6 is a circuit diagram showing another embodiment of the present invention, FIG. 7 is a circuit diagram showing a conventional output buffer circuit, and FIGS. 8 (a) and 8 (b) 8 is a waveform chart showing the operation waveforms of FIG. 1,2,6,21 …… P-channel transistor, 3,4,7,22 ……
N-channel transistor, 5,8,9 …… Inverter, W 1 ,
W 2 , W 3 , W 4 ... waveform.
Claims (1)
される出力端子と、入力端が前記入力端子に接続され出
力端が前記出力端子に接続された第1のインバータと、
第1の閾値を有し入力端が前記出力端子に接続された第
2のインバータと、前記第1の閾値より高い第2の閾値
を有し入力端が前記出力端子に接続された第3のインバ
ータと、高電位電源と前記出力端子との間にそれぞれの
ソースドレイン路が直列に接続され一方のゲートが前記
入力端子に接続され他方のゲートが前記第2のインバー
タの出力端に接続されたPチャンネル型の第1及び第2
の電界効果トランジスタと、低電位電源と前記出力端子
との間にそれぞれのソースドレイン路が直列に接続され
一方のゲートが前記入力端子に接続され他方のゲートが
前記第3のインバータの出力端に接続されたNチャンネ
ル型の第3及び第4の電界効果トランジスタとを備える
ことを特徴とする出力バッファ回路。An input terminal for receiving a signal, an output terminal for outputting a signal, a first inverter having an input terminal connected to the input terminal and an output terminal connected to the output terminal;
A second inverter having a first threshold and an input connected to the output terminal, and a third inverter having a second threshold higher than the first threshold and having an input connected to the output terminal. An inverter, a source-drain path connected in series between the high-potential power supply and the output terminal, one gate connected to the input terminal, and the other gate connected to the output terminal of the second inverter. P-channel type first and second
A source-drain path is connected in series between the low-potential power supply and the output terminal, one gate is connected to the input terminal, and the other gate is connected to the output terminal of the third inverter. An output buffer circuit comprising N-channel third and fourth field-effect transistors connected to each other.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2306554A JP3055165B2 (en) | 1990-11-13 | 1990-11-13 | Output buffer circuit |
Applications Claiming Priority (1)
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JP2306554A JP3055165B2 (en) | 1990-11-13 | 1990-11-13 | Output buffer circuit |
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JP2306554A Expired - Lifetime JP3055165B2 (en) | 1990-11-13 | 1990-11-13 | Output buffer circuit |
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Families Citing this family (1)
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---|---|---|---|---|
JP4804926B2 (en) * | 2006-01-12 | 2011-11-02 | 富士通セミコンダクター株式会社 | Semiconductor integrated circuit |
-
1990
- 1990-11-13 JP JP2306554A patent/JP3055165B2/en not_active Expired - Lifetime
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