JPH05205469A - 半導体メモリ装置の内部電源電圧発生回路 - Google Patents
半導体メモリ装置の内部電源電圧発生回路Info
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- JPH05205469A JPH05205469A JP4211060A JP21106092A JPH05205469A JP H05205469 A JPH05205469 A JP H05205469A JP 4211060 A JP4211060 A JP 4211060A JP 21106092 A JP21106092 A JP 21106092A JP H05205469 A JPH05205469 A JP H05205469A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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Abstract
(57)【要約】
【目的】電気的プログラムにより、所望の電圧レベルや
外部電源電圧レベルと同等のレベルの内部電源電圧を発
生できるような内部電源回路の提供。 【構成】チップのピンと連結されたパッド10に接続さ
れ、パッド10に印加される電圧を感知する電圧感知部
100と、電圧感知部100で感知された電圧を継続維
持する役割をもつラッチ部200と、ラッチ部200の
出力に応じて、基準電圧発生部50から供給される基準
電圧Vref又は外部電源電圧ext.Vccレベルの
電圧の何れかを選択的に出力する基準電圧制御部300
と、基準電圧制御部300の出力に応じて内部電源電圧
int.Vccを発生する内部電源電圧発生部400と
からなる。
外部電源電圧レベルと同等のレベルの内部電源電圧を発
生できるような内部電源回路の提供。 【構成】チップのピンと連結されたパッド10に接続さ
れ、パッド10に印加される電圧を感知する電圧感知部
100と、電圧感知部100で感知された電圧を継続維
持する役割をもつラッチ部200と、ラッチ部200の
出力に応じて、基準電圧発生部50から供給される基準
電圧Vref又は外部電源電圧ext.Vccレベルの
電圧の何れかを選択的に出力する基準電圧制御部300
と、基準電圧制御部300の出力に応じて内部電源電圧
int.Vccを発生する内部電源電圧発生部400と
からなる。
Description
【0001】
【産業上の利用分野】本発明は、高集積半導体メモリ装
置内に具備される内部電源電圧発生回路に関するもの
で、特に電気的プログラムにより出力電圧が設定可能な
内部電源電圧発生回路に関するものである。
置内に具備される内部電源電圧発生回路に関するもの
で、特に電気的プログラムにより出力電圧が設定可能な
内部電源電圧発生回路に関するものである。
【0002】
【従来の技術】半導体メモリ装置の高集積化によりチッ
プ内に構成される各トランジスタ等の素子のサイズはま
すます小さくなる。このように小さくなったトランジス
タ等に以前と同様の外部電源電圧をそのまま印加すれ
ば、強い電界の形成等のストレスが大きくなり、各トラ
ンジスタの不良発生の増加を招来する。したがって、1
6M(mega:106 )級以上の高集積半導体メモリ
装置においては、外部電源電圧を所定のレベルに降下さ
せてチップ内の動作電源電圧として使用するために内部
電源電圧発生回路の搭載が必要となっている。例えば、
16M級の半導体メモリ装置では、約5Vで印加される
外部電源電圧を4Vに降下させた内部電源電圧を使用し
ており、そして16M級以上の半導体メモリ装置では、
内部電源電圧、外部電源電圧ともさらに低くされる傾向
にある。
プ内に構成される各トランジスタ等の素子のサイズはま
すます小さくなる。このように小さくなったトランジス
タ等に以前と同様の外部電源電圧をそのまま印加すれ
ば、強い電界の形成等のストレスが大きくなり、各トラ
ンジスタの不良発生の増加を招来する。したがって、1
6M(mega:106 )級以上の高集積半導体メモリ
装置においては、外部電源電圧を所定のレベルに降下さ
せてチップ内の動作電源電圧として使用するために内部
電源電圧発生回路の搭載が必要となっている。例えば、
16M級の半導体メモリ装置では、約5Vで印加される
外部電源電圧を4Vに降下させた内部電源電圧を使用し
ており、そして16M級以上の半導体メモリ装置では、
内部電源電圧、外部電源電圧ともさらに低くされる傾向
にある。
【0003】このような内部電源電圧発生回路の従来例
を図5に示す。
を図5に示す。
【0004】同図に示す内部電源電圧発生回路は、所望
の内部電源電圧int.Vccを発生するために所定の
比較用基準電圧Vrefを供給する基準電圧発生装置1
0と、内部電源電圧int.Vcc及び基準電圧Vre
fを入力して比較し、その結果に基づいて内部電源電圧
int.Vccを制御するための差動増幅器からなる比
較器30と、比較器30の制御のもとに外部電源電圧e
xt.Vccを内部電源電圧int.Vccに降下させ
るドライバー20とから構成される。
の内部電源電圧int.Vccを発生するために所定の
比較用基準電圧Vrefを供給する基準電圧発生装置1
0と、内部電源電圧int.Vcc及び基準電圧Vre
fを入力して比較し、その結果に基づいて内部電源電圧
int.Vccを制御するための差動増幅器からなる比
較器30と、比較器30の制御のもとに外部電源電圧e
xt.Vccを内部電源電圧int.Vccに降下させ
るドライバー20とから構成される。
【0005】ドライバー20の出力端を通じて出力され
る内部電源電圧int.Vccはチップ内の各メモリ素
子部(図示されていない)に供給されると同時に、比較
器30の一入力とされている。したがって、各メモリ素
子部で内部電源電圧int.Vccが使用され、あるレ
ベルまで降下すると、これが直ちに比較器30に感知さ
れて比較器30の出力電圧、すなわちノードG1の電位
レベルが低くなり、これによりドライバー20の導通性
がさらに高くなり、内部電源電圧int.Vccを再度
補償するようになる。比較器30の動作特性はこの分野
では公知の事項であるので、その詳細の説明は省略す
る。
る内部電源電圧int.Vccはチップ内の各メモリ素
子部(図示されていない)に供給されると同時に、比較
器30の一入力とされている。したがって、各メモリ素
子部で内部電源電圧int.Vccが使用され、あるレ
ベルまで降下すると、これが直ちに比較器30に感知さ
れて比較器30の出力電圧、すなわちノードG1の電位
レベルが低くなり、これによりドライバー20の導通性
がさらに高くなり、内部電源電圧int.Vccを再度
補償するようになる。比較器30の動作特性はこの分野
では公知の事項であるので、その詳細の説明は省略す
る。
【0006】このように、従来の内部電源電圧発生回路
を搭載する半導体メモリ装置においては、電源電圧が供
給されるだけで直ちに内部電源電圧発生回路が動作し、
外部電源電圧が一定のレベル以上になると一定の内部電
源電圧を供給するようになっている。
を搭載する半導体メモリ装置においては、電源電圧が供
給されるだけで直ちに内部電源電圧発生回路が動作し、
外部電源電圧が一定のレベル以上になると一定の内部電
源電圧を供給するようになっている。
【0007】しかし、このような従来の内部電源電圧発
生回路では、チップの信頼性試験等のためにチップの各
回路へ供給される内部電源電圧を外部電源電圧と等しく
する必要があるような場合、これを実現することができ
ないという問題が生じる。例えば、チップの製造が終了
した後にその完成チップ内に不良素子が含まれていない
かどうかを検査するために“バーンインテスト”(burn
in test:この分野で使用される専門用語で、完成され
たチップの内の不良チップを発見するためにチップに規
定された外部電源電圧以上の高電圧を長時間、高温状態
で印加するテスト方法。このようにすることでチップ内
の各構成素子にストレスを加重印加し、初期に不良を容
易に検出することができる。いわゆる動作寿命試験。)
等を実施するが、このとき外部電源電圧を上昇させても
チップ内に印加される電圧は内部電源電圧以上に上昇し
ないという事態が発生する。したがって、効果的なバー
ンインテストを実施できず、不良チップを容易に検出で
きなくなり、その結果、時間的損失ばかりでなく半導体
メモリ装置の信頼性を低下させてしまうことになる。
生回路では、チップの信頼性試験等のためにチップの各
回路へ供給される内部電源電圧を外部電源電圧と等しく
する必要があるような場合、これを実現することができ
ないという問題が生じる。例えば、チップの製造が終了
した後にその完成チップ内に不良素子が含まれていない
かどうかを検査するために“バーンインテスト”(burn
in test:この分野で使用される専門用語で、完成され
たチップの内の不良チップを発見するためにチップに規
定された外部電源電圧以上の高電圧を長時間、高温状態
で印加するテスト方法。このようにすることでチップ内
の各構成素子にストレスを加重印加し、初期に不良を容
易に検出することができる。いわゆる動作寿命試験。)
等を実施するが、このとき外部電源電圧を上昇させても
チップ内に印加される電圧は内部電源電圧以上に上昇し
ないという事態が発生する。したがって、効果的なバー
ンインテストを実施できず、不良チップを容易に検出で
きなくなり、その結果、時間的損失ばかりでなく半導体
メモリ装置の信頼性を低下させてしまうことになる。
【0008】
【発明が解決しようとする課題】したがって本発明の目
的は、所望の電圧レベルや外部電源電圧レベルと同等の
レベルの内部電源電圧を設定できるような内部電源電圧
発生回路を提供することにある。
的は、所望の電圧レベルや外部電源電圧レベルと同等の
レベルの内部電源電圧を設定できるような内部電源電圧
発生回路を提供することにある。
【0009】
【課題を解決するための手段】このような目的を達成す
るために本発明による内部電源電圧発生回路は、基準電
圧発生装置と、チャネルの一端が外部電源電圧端に接続
されて内部電源電圧を発生するドライバー回路と、基準
電圧発生装置の出力及び前記内部電源電圧を入力とし、
出力がドライバー回路の制御端子に印加されている差動
増幅器とからなる半導体メモリ装置の内部電源電圧発生
回路において、所定のパッドにかかる電圧を感知し、該
感知された電圧のレベルに応じて論理ハイの第1出力又
は論理ロウの第2出力を発生する電圧感知部と、前記基
準電圧発生装置の出力を制御して前記第1出力又は第2
出力に応じた電位レベルを発生する基準電圧制御部とを
備えていることを特徴とする。このとき、電圧感知部か
ら第1出力が発生されるときに基準電圧制御部で発生さ
れる電位レベルが外部電源電圧のレベルであり、電圧感
知部から第2出力が発生されるときに基準電圧制御部で
発生される電位レベルが基準電圧のレベルであるように
するとよい。
るために本発明による内部電源電圧発生回路は、基準電
圧発生装置と、チャネルの一端が外部電源電圧端に接続
されて内部電源電圧を発生するドライバー回路と、基準
電圧発生装置の出力及び前記内部電源電圧を入力とし、
出力がドライバー回路の制御端子に印加されている差動
増幅器とからなる半導体メモリ装置の内部電源電圧発生
回路において、所定のパッドにかかる電圧を感知し、該
感知された電圧のレベルに応じて論理ハイの第1出力又
は論理ロウの第2出力を発生する電圧感知部と、前記基
準電圧発生装置の出力を制御して前記第1出力又は第2
出力に応じた電位レベルを発生する基準電圧制御部とを
備えていることを特徴とする。このとき、電圧感知部か
ら第1出力が発生されるときに基準電圧制御部で発生さ
れる電位レベルが外部電源電圧のレベルであり、電圧感
知部から第2出力が発生されるときに基準電圧制御部で
発生される電位レベルが基準電圧のレベルであるように
するとよい。
【0010】
【実施例】以下、添付の図面を参照して本発明の実施例
を詳細に説明する。
を詳細に説明する。
【0011】本発明による内部電源電圧発生回路の一実
施例のブロック図を図1に示し、それに基づく具体的回
路の実施例が図2及び図4に示されている。
施例のブロック図を図1に示し、それに基づく具体的回
路の実施例が図2及び図4に示されている。
【0012】図1に示すブロック図より分かるように、
内部電源電圧発生回路は、電圧感知部100、ラッチ部
200、基準電圧制御部300、及び内部電源電圧発生
部400から構成される。
内部電源電圧発生回路は、電圧感知部100、ラッチ部
200、基準電圧制御部300、及び内部電源電圧発生
部400から構成される。
【0013】電圧感知部100は、チップのピンと連結
されたパッド10に接続され、パッド10に印加される
電圧を感知する。ラッチ部200は、電圧感知部100
で感知された電圧を継続維持する役割をもつ。尚、この
ラッチ部200は省略することもできる。基準電圧制御
部300は、基準電圧発生部50から供給される基準電
圧Vrefの伝送状態を制御し、基準電圧Vref又は
外部電源電圧ext.Vccレベルの電圧の何れかを内
部電源電圧発生部400に出力するようになっている。
内部電源電圧発生部400は、基準電圧制御部300よ
り与えられる基準電圧Vref又は外部電源電圧ex
t.Vccレベルの電圧の何れか一方と内部電源電圧i
nt.Vccとを入力とし、一定の内部電源電圧in
t.Vccを発生する。
されたパッド10に接続され、パッド10に印加される
電圧を感知する。ラッチ部200は、電圧感知部100
で感知された電圧を継続維持する役割をもつ。尚、この
ラッチ部200は省略することもできる。基準電圧制御
部300は、基準電圧発生部50から供給される基準電
圧Vrefの伝送状態を制御し、基準電圧Vref又は
外部電源電圧ext.Vccレベルの電圧の何れかを内
部電源電圧発生部400に出力するようになっている。
内部電源電圧発生部400は、基準電圧制御部300よ
り与えられる基準電圧Vref又は外部電源電圧ex
t.Vccレベルの電圧の何れか一方と内部電源電圧i
nt.Vccとを入力とし、一定の内部電源電圧in
t.Vccを発生する。
【0014】図2に示すのは、図1のラッチ部200を
構成要素として用いた場合の回路の実施例である。電圧
感知部100は、パッド10に印加される電圧を降下さ
せるための負荷用PMOSトランジスタP1、P2、P
3、P4と、PMOSトランジスタP4のチャネルの一
端と接地電圧Vssとの間に接続された抵抗素子R1
と、PMOSトランジスタP4及び抵抗素子R1の共通
端子に入力端子が接続されると共に直列連結されたイン
バータINV1、INV2、INV3からなるインバー
タチェーンと、インバータINV2の出力端子にゲート
が接続され、インバータINV3の出力端子にチャネル
の一端が接続されたスイッチングトランジスタN1とか
ら構成される。
構成要素として用いた場合の回路の実施例である。電圧
感知部100は、パッド10に印加される電圧を降下さ
せるための負荷用PMOSトランジスタP1、P2、P
3、P4と、PMOSトランジスタP4のチャネルの一
端と接地電圧Vssとの間に接続された抵抗素子R1
と、PMOSトランジスタP4及び抵抗素子R1の共通
端子に入力端子が接続されると共に直列連結されたイン
バータINV1、INV2、INV3からなるインバー
タチェーンと、インバータINV2の出力端子にゲート
が接続され、インバータINV3の出力端子にチャネル
の一端が接続されたスイッチングトランジスタN1とか
ら構成される。
【0015】PMOSトランジスタP1〜P4について
は、使用される内部電源電圧のレベルに応じて各チャネ
ルサイズや個数を適宜変更でき、そして、インバータチ
ェーンのインバータINV1〜INV3の個数について
も論理状態あるいは増幅動作等に応じて適宜変更でき
る。また、各インバータはCMOS回路で構成されてい
る。
は、使用される内部電源電圧のレベルに応じて各チャネ
ルサイズや個数を適宜変更でき、そして、インバータチ
ェーンのインバータINV1〜INV3の個数について
も論理状態あるいは増幅動作等に応じて適宜変更でき
る。また、各インバータはCMOS回路で構成されてい
る。
【0016】ラッチ部200は、外部電源電圧ext.
Vcc端に接続された抵抗素子R2と、この抵抗素子R
2を介して蓄積される電位を伝送及びラッチするための
インバータINV4、INV5とから構成されており、
その出力は基準電圧制御部300に連続的に供給され
る。
Vcc端に接続された抵抗素子R2と、この抵抗素子R
2を介して蓄積される電位を伝送及びラッチするための
インバータINV4、INV5とから構成されており、
その出力は基準電圧制御部300に連続的に供給され
る。
【0017】基準電圧制御部300は、ラッチ部200
の出力が制御端子に印加されるトランスミッションゲー
トTM1と、インバータINV6と、プルアップトラン
ジスタT1とから構成される。プルアップトランジスタ
T1は、ラッチ部200の出力によってトランスミッシ
ョンゲートTM1がターンオフするときのみターンオン
して内部電源電圧発生部400の一入力に接続されてい
るノードC7を外部電源電圧ext.Vccのレベルま
で上昇させる。ここで、プルアップトランジスタT1
は、そのサイズを他のトランジスタに比べて相当小さく
しておかなければならない。すなわち、外部電源電圧e
xt.Vccにノイズが発生した場合やパッド10に予
期せぬ高電圧が突然印加されてしまったような場合に対
処するためで、パッド10に略直流電圧が印加されてい
るときにのみプルアップトランジスタT1を動作させる
ためである。
の出力が制御端子に印加されるトランスミッションゲー
トTM1と、インバータINV6と、プルアップトラン
ジスタT1とから構成される。プルアップトランジスタ
T1は、ラッチ部200の出力によってトランスミッシ
ョンゲートTM1がターンオフするときのみターンオン
して内部電源電圧発生部400の一入力に接続されてい
るノードC7を外部電源電圧ext.Vccのレベルま
で上昇させる。ここで、プルアップトランジスタT1
は、そのサイズを他のトランジスタに比べて相当小さく
しておかなければならない。すなわち、外部電源電圧e
xt.Vccにノイズが発生した場合やパッド10に予
期せぬ高電圧が突然印加されてしまったような場合に対
処するためで、パッド10に略直流電圧が印加されてい
るときにのみプルアップトランジスタT1を動作させる
ためである。
【0018】基準電圧発生装置50及び内部電源電圧発
生部400の構成はこの分野で公知の事項のためその説
明は省略する。
生部400の構成はこの分野で公知の事項のためその説
明は省略する。
【0019】以上のように構成された図2の回路の動作
を説明する。まず、チップの通常動作時、すなわちパッ
ド10に印加される電圧が無い場合、又は(16M級以
下の半導体メモリ装置においては)パッド10に印加さ
れる電圧が5.5V以下である場合を説明する。この場
合、ノードC0はPMOSトランジスタP1〜P4を通
じて論理“ロウ(low)”レベルとなる(通常、一つ
のPMOSトランジスタのしきい電圧は約1Vであ
る)。したがって、ノードC1、C2、C3はそれぞれ
論理“ハイ(high)”、“ロウ”、“ハイ”レベル
となり、スイッチングトランジスタN1はターンオフさ
れる。
を説明する。まず、チップの通常動作時、すなわちパッ
ド10に印加される電圧が無い場合、又は(16M級以
下の半導体メモリ装置においては)パッド10に印加さ
れる電圧が5.5V以下である場合を説明する。この場
合、ノードC0はPMOSトランジスタP1〜P4を通
じて論理“ロウ(low)”レベルとなる(通常、一つ
のPMOSトランジスタのしきい電圧は約1Vであ
る)。したがって、ノードC1、C2、C3はそれぞれ
論理“ハイ(high)”、“ロウ”、“ハイ”レベル
となり、スイッチングトランジスタN1はターンオフさ
れる。
【0020】一方、ラッチ部200のノードC4は抵抗
素子R2によって論理“ハイ”レベルとされてインバー
タINV4、INV5によりラッチされる。このとき、
ノードC4には電圧感知部100の出力に関わらず論理
“ハイ”レベルの信号が継続してラッチされることにな
る。そしてノードC5は論理“ロウ”レベルとなる。
素子R2によって論理“ハイ”レベルとされてインバー
タINV4、INV5によりラッチされる。このとき、
ノードC4には電圧感知部100の出力に関わらず論理
“ハイ”レベルの信号が継続してラッチされることにな
る。そしてノードC5は論理“ロウ”レベルとなる。
【0021】基準電圧制御部300のトランスミッショ
ンゲートTM1はラッチ部200の論理“ロウ”レベル
の出力によってターンオンし、基準電圧発生装置50か
ら出力された基準電圧Vrefを内部電源電圧発生部4
00へ伝送する。このとき、プルアップトランジスタT
1はインバータINV6を介して論理“ハイ”レベルと
なったノードC6によってターンオフされる。
ンゲートTM1はラッチ部200の論理“ロウ”レベル
の出力によってターンオンし、基準電圧発生装置50か
ら出力された基準電圧Vrefを内部電源電圧発生部4
00へ伝送する。このとき、プルアップトランジスタT
1はインバータINV6を介して論理“ハイ”レベルと
なったノードC6によってターンオフされる。
【0022】したがって、内部電源電圧発生部400は
基準電圧Vrefに応じて一定の内部電源電圧int.
Vccを出力する。要するに、パッド10に人為的な操
作を何も加えない場合や、パッド10に5.5V以下の
電圧が印加される場合は、図5に示した内部電源電圧発
生回路と同様な動作をするものである。
基準電圧Vrefに応じて一定の内部電源電圧int.
Vccを出力する。要するに、パッド10に人為的な操
作を何も加えない場合や、パッド10に5.5V以下の
電圧が印加される場合は、図5に示した内部電源電圧発
生回路と同様な動作をするものである。
【0023】次に、パッド10に人為的にチップの動作
電圧以上の電圧(5.5Vを越える電圧)を印加する場
合を説明する。パッド10にこのような電圧が印加され
ると、電圧感知部100のノードC0はPMOSトラン
ジスタP1〜P4を通じて論理“ハイ”レベルとなる。
したがって、ノードC1、C2、C3はそれぞれ論理
“ロウ”、“ハイ”、“ロウ”レベルとなり、この論理
“ハイ”レベルのノードC2によってスイッチングトラ
ンジスタN1がターンオンされる。
電圧以上の電圧(5.5Vを越える電圧)を印加する場
合を説明する。パッド10にこのような電圧が印加され
ると、電圧感知部100のノードC0はPMOSトラン
ジスタP1〜P4を通じて論理“ハイ”レベルとなる。
したがって、ノードC1、C2、C3はそれぞれ論理
“ロウ”、“ハイ”、“ロウ”レベルとなり、この論理
“ハイ”レベルのノードC2によってスイッチングトラ
ンジスタN1がターンオンされる。
【0024】このスイッチングトランジスタN1のター
ンオンによって、ラッチ部200のノードC4に蓄積さ
れている論理“ハイ”レベルの電位は、スイッチングト
ランジスタN1のチャネルを通じてインバータINV3
内の駆動端へ移動する(図3参照)。その結果、ノード
C4が論理“ロウ”レベルとなり、したがってノードC
5は論理“ハイ”レベルとなってラッチ部200は論理
“ハイ”レベルの信号を出力する。このとき、パッド1
0に印加している電圧を降下させたり、電圧の印加をや
めた場合でも、ラッチ部200は継続して論理“ハイ”
レベルの信号を出力する。
ンオンによって、ラッチ部200のノードC4に蓄積さ
れている論理“ハイ”レベルの電位は、スイッチングト
ランジスタN1のチャネルを通じてインバータINV3
内の駆動端へ移動する(図3参照)。その結果、ノード
C4が論理“ロウ”レベルとなり、したがってノードC
5は論理“ハイ”レベルとなってラッチ部200は論理
“ハイ”レベルの信号を出力する。このとき、パッド1
0に印加している電圧を降下させたり、電圧の印加をや
めた場合でも、ラッチ部200は継続して論理“ハイ”
レベルの信号を出力する。
【0025】したがって、基準電圧制御部300のトラ
ンスミッションゲートTM1はターンオフされ、基準電
圧発生装置50の出力である基準電圧Vrefの内部電
源電圧発生部400への伝送が遮断される。一方、論理
“ロウ”レベルとなったノードC6によりプルアップト
ランジスタT1がターンオンされ、ノードC7は外部電
源電圧ext.Vccレベルにチャージされる。したが
って、基準電圧制御部300の出力は外部電源電圧ex
t.Vccの電位レベルとなり、これが内部電源電圧発
生部400の差動増幅器の一入力となる。
ンスミッションゲートTM1はターンオフされ、基準電
圧発生装置50の出力である基準電圧Vrefの内部電
源電圧発生部400への伝送が遮断される。一方、論理
“ロウ”レベルとなったノードC6によりプルアップト
ランジスタT1がターンオンされ、ノードC7は外部電
源電圧ext.Vccレベルにチャージされる。したが
って、基準電圧制御部300の出力は外部電源電圧ex
t.Vccの電位レベルとなり、これが内部電源電圧発
生部400の差動増幅器の一入力となる。
【0026】その結果、差動増幅器の動作によってドラ
イバーT10が完全にターンオンされ、内部電源電圧発
生部400から外部電源電圧ext.Vccレベルの内
部電源電圧int.Vccが出力される。
イバーT10が完全にターンオンされ、内部電源電圧発
生部400から外部電源電圧ext.Vccレベルの内
部電源電圧int.Vccが出力される。
【0027】このとき、パッド10に印加されている電
圧が継続してチップの動作電源電圧を越えていても越え
ていなくても、あるいは、電圧の印加が中断されても、
内部電源電圧int.Vccは継続して外部電源電圧e
xt.Vccレベルで出力される。すなわち、使用者が
チップのパッド10に規定値を越える高電圧を一回印加
するだけで、何時でも内部電源電圧int.Vccを外
部電源電圧ext.Vccレベルにレベルアップさせる
ことができる。
圧が継続してチップの動作電源電圧を越えていても越え
ていなくても、あるいは、電圧の印加が中断されても、
内部電源電圧int.Vccは継続して外部電源電圧e
xt.Vccレベルで出力される。すなわち、使用者が
チップのパッド10に規定値を越える高電圧を一回印加
するだけで、何時でも内部電源電圧int.Vccを外
部電源電圧ext.Vccレベルにレベルアップさせる
ことができる。
【0028】要するに、使用者が、電気的プログラムに
よって、内部電源電圧int.Vccをチップの動作電
圧である4V程度の電圧とするか、外部電源電圧ex
t.Vccである5V程度の電圧とするか、自由に選択
できるものである。
よって、内部電源電圧int.Vccをチップの動作電
圧である4V程度の電圧とするか、外部電源電圧ex
t.Vccである5V程度の電圧とするか、自由に選択
できるものである。
【0029】図4には図1のラッチ部200を省略した
場合の回路の実施例を示す。尚、図2の実施例と同じ構
成要素には同じ符号を付し、重複する説明は省略する。
場合の回路の実施例を示す。尚、図2の実施例と同じ構
成要素には同じ符号を付し、重複する説明は省略する。
【0030】この実施例の全体的な動作は図2の実施例
と略同様であるが、パッド10に5.5Vを越える電圧
が印加されているときにのみ内部電源電圧int.Vc
cが外部電源電圧ext.Vccレベルとなるという点
が異なっている。すなわち、この実施例には図2の実施
例のようなラッチ部がないので、内部電源電圧発生部4
00から出力される内部電源電圧int.Vccを継続
して外部電源電圧ext.Vccレベルに維持するため
には、パッド10に5.5Vを越える電圧を印加し続け
なければならない。
と略同様であるが、パッド10に5.5Vを越える電圧
が印加されているときにのみ内部電源電圧int.Vc
cが外部電源電圧ext.Vccレベルとなるという点
が異なっている。すなわち、この実施例には図2の実施
例のようなラッチ部がないので、内部電源電圧発生部4
00から出力される内部電源電圧int.Vccを継続
して外部電源電圧ext.Vccレベルに維持するため
には、パッド10に5.5Vを越える電圧を印加し続け
なければならない。
【0031】したがって、図2の実施例の場合には、パ
ッド10に一回でも5.5Vを越える高電圧が印加され
れば、パッド10への電圧の印加を中断しても内部電源
電圧int.Vccは継続して外部電源電圧ext.V
ccレベルを維持するので、この内部電源電圧int.
Vccを再び基準電圧Vrefレベルに戻すためには、
全ての外部電源の接続を完全に断絶しなければならな
い。しかし、図4の実施例の場合には、パッド10に印
加する電圧を調整するだけで内部電源電圧int.Vc
cを制御できる。
ッド10に一回でも5.5Vを越える高電圧が印加され
れば、パッド10への電圧の印加を中断しても内部電源
電圧int.Vccは継続して外部電源電圧ext.V
ccレベルを維持するので、この内部電源電圧int.
Vccを再び基準電圧Vrefレベルに戻すためには、
全ての外部電源の接続を完全に断絶しなければならな
い。しかし、図4の実施例の場合には、パッド10に印
加する電圧を調整するだけで内部電源電圧int.Vc
cを制御できる。
【0032】上記の実施例によれば、高集積の半導体メ
モリ装置で低い動作電圧を使用する場合でも、電圧感知
部のトランジスタを適切に調節することにより、電圧感
知部に感知されるパッドの電圧レベルを調整できる。
モリ装置で低い動作電圧を使用する場合でも、電圧感知
部のトランジスタを適切に調節することにより、電圧感
知部に感知されるパッドの電圧レベルを調整できる。
【0033】上記に示した実施例は本発明の思想を実現
する最適の実施例であり、電圧感知部や基準電圧発生部
等は本発明の技術的な範囲において異なる構造とするこ
とも可能であることは、この分野で通常の知識をもつも
のであれば容易に理解できるであろう。
する最適の実施例であり、電圧感知部や基準電圧発生部
等は本発明の技術的な範囲において異なる構造とするこ
とも可能であることは、この分野で通常の知識をもつも
のであれば容易に理解できるであろう。
【0034】
【発明の効果】以上述べてきたように、本発明による内
部電源電圧発生回路は、内部電源電圧のレベルを所定の
基準電圧又は外部電源電圧の何れかのレベルに等しくな
るように電気的にプログラムできるようにしたことによ
って、例えば“バーンインテスト”時等にチップの内部
に外部電源電圧を印加でき、ストレスを加重印加して不
良を検出することが容易にできるようになる。その結
果、半導体メモリ製品の信頼性が大幅に向上するという
効果がある。
部電源電圧発生回路は、内部電源電圧のレベルを所定の
基準電圧又は外部電源電圧の何れかのレベルに等しくな
るように電気的にプログラムできるようにしたことによ
って、例えば“バーンインテスト”時等にチップの内部
に外部電源電圧を印加でき、ストレスを加重印加して不
良を検出することが容易にできるようになる。その結
果、半導体メモリ製品の信頼性が大幅に向上するという
効果がある。
【図1】本発明による内部電源電圧発生回路の一実施例
のブロック図。
のブロック図。
【図2】図1の内部電源電圧発生回路の具体的回路の実
施例を示す回路図。
施例を示す回路図。
【図3】図2の回路の一部詳細を示す回路図。
【図4】図1の内部電源電圧発生回路の具体的回路の他
の実施例を示す回路図。
の実施例を示す回路図。
【図5】従来の内部電源電圧発生回路を示す回路図。
10 パッド 50 基準電圧発生装置 100 電圧感知部 200 ラッチ部 300 基準電圧制御部 400 内部電源電圧発生部 P1〜P4 PMOSトランジスタ INV1〜INV6 インバータ N1 スイッチングトランジスタ R1、R2 抵抗素子 TM1 トランスミッションゲート T1 プルアップトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 G11C 11/401 29/00 303 B 9288−5L 6628−5L G11C 11/34 371 A
Claims (20)
- 【請求項1】 第1電位レベルの外部電源電圧を所定レ
ベル程降下させた第2電位レベルの内部電源電圧によっ
て動作する半導体メモリ装置の内部電源電圧発生回路に
おいて、 所定のパッドにかかる電圧を感知する電圧感知部と、電
圧感知部の出力に応じて、基準電圧又は外部電源電圧の
何れかのレベルの電圧を選択的に出力する基準電圧制御
部と、基準電圧制御部の出力に応じて内部電源電圧を発
生する内部電源電圧発生部とを備えていることを特徴と
する内部電源電圧発生回路。 - 【請求項2】 電圧感知部は、上記パッドにチャネルが
直列接続された1つ以上のダイオード接続形のMOSト
ランジスタと、MOSトランジスタのチャネルの一端と
接地電圧端との間に接続された抵抗素子と、直列接続さ
れた1つ以上のインバータからなり、MOSトランジス
タと抵抗素子との共通端子に入力端子が接続されたイン
バータチェーンとから構成されている請求項1に記載の
内部電源電圧発生回路。 - 【請求項3】 MOSトランジスタがPMOSトランジ
スタである請求項2に記載の内部電源電圧発生回路。 - 【請求項4】 インバータチェーンがCMOSインバー
タ回路で構成されている請求項2に記載の内部電源電圧
発生回路。 - 【請求項5】 基準電圧制御部は、基準電圧の伝送経路
にチャネルが形成され、電圧感知部の出力を制御端子に
受けるようにされたトランスミッションゲートと、電圧
感知部の出力をゲートに受けるようにされ、外部電源電
圧端と前記伝送経路との間にチャネルが接続されたプル
アップトランジスタとから構成されている請求項1に記
載の内部電源電圧発生回路。 - 【請求項6】 プルアップトランジスタがPMOSトラ
ンジスタである請求項5に記載の内部電源電圧発生回
路。 - 【請求項7】 内部電源電圧発生部は、基準電圧制御部
の出力及び内部電源電圧を入力とする差動増幅器と、差
動増幅器の出力に応じて内部電源電圧を発生するドライ
バーとから構成される請求項1に記載の内部電源電圧発
生回路。 - 【請求項8】 所定の電圧をプルアップするために電圧
感知部の出力経路に接続された抵抗素子を備えたラッチ
部を、電圧感知部と基準電圧制御部との間に設けている
請求項1に記載の内部電源電圧発生回路。 - 【請求項9】 ラッチ部と電圧感知部とを電気的に接続
又は非接続とするために、電圧感知部の出力経路にスイ
ッチングトランジスタを設けている請求項8に記載の内
部電源電圧発生回路。 - 【請求項10】 基準電圧発生装置と、チャネルの一端
が外部電源電圧端に接続されて内部電源電圧を発生する
ドライバー回路と、基準電圧発生装置の出力及び内部電
源電圧を入力とし、出力がドライバー回路の制御端子に
印加されている差動増幅器とからなる半導体メモリ装置
の内部電源電圧発生回路において、 所定のパッドにかかる電圧を感知し、該感知された電圧
のレベルに応じて論理ハイの第1出力又は論理ロウの第
2出力を発生する電圧感知部と、基準電圧発生装置の出
力を制御して前記第1出力又は第2出力に応じた電位レ
ベルを発生する基準電圧制御部とを備えていることを特
徴とする内部電源電圧発生回路。 - 【請求項11】 電圧感知部と基準電圧制御部との間に
ラッチ部が設けられている請求項10に記載の内部電源
電圧発生回路。 - 【請求項12】 電圧感知部は、上記パッドにチャネル
が直列連結された1つ以上のダイオード接続形の負荷用
PMOSトランジスタと、接地電圧端に接続された駆動
用抵抗素子と、負荷用PMOSトランジスタと駆動用抵
抗素子との共通端子に入力端子が直列接続された伝送用
インバータチェーンとから構成されている請求項10に
記載の内部電源電圧発生回路。 - 【請求項13】 伝送用インバータチェーンの出力は、
上記パッドにかかる電圧が、チップに規定された外部電
源電圧以下である場合とチップに規定された外部電源電
圧を越える場合とで相補的な値を有する請求項12に記
載の内部電源電圧発生回路。 - 【請求項14】 電圧感知部は、伝送用インバータチェ
ーンの出力経路にチャネルが形成され、伝送用インバー
タチェーンの出力を許容又は抑止するスイッチングトラ
ンジスタを備えている請求項13に記載の内部電源電圧
発生回路。 - 【請求項15】 基準電圧制御部は、電圧感知部の出力
を制御端子に受けるようにされ、基準電圧発生装置の出
力経路にチャネルが形成されたトランスミッションゲー
トと、電圧感知部の出力によりトランスミッションゲー
トが非導通状態とされるときに基準電圧発生装置の出力
経路の電位を外部電源電圧のレベルにするプルアップト
ランジスタとから構成されている請求項10に記載の内
部電源電圧発生回路。 - 【請求項16】 感知される電圧のレベルが5.5ボル
トを越えるときに電圧感知部は第1出力を発生し、感知
される電圧のレベルが5.5ボルト以下のときに電圧感
知部は第2出力を発生するようになっている請求項10
に記載の内部電源電圧発生回路。 - 【請求項17】 電圧感知部から第1出力が発生される
ときに基準電圧制御部で発生される電位レベルが外部電
源電圧のレベルであり、電圧感知部から第2出力が発生
されるときに基準電圧制御部で発生される電位レベルが
基準電圧のレベルである請求項10に記載の内部電源電
圧発生回路。 - 【請求項18】 第1電位レベルの外部電源電圧を所定
レベル程降下させた第2電位レベルの内部電源電圧によ
って動作される半導体メモリ装置の内部電源電圧発生回
路において、 所定のパッドに印加される電圧を感知する電圧感知部
と、電圧感知部に接続された基準電圧制御部とを備えて
おり、前記パッドに印加される電圧のレベルに応じて外
部電源電圧又は内部電源電圧が発生されるようになって
いることを特徴とする内部電源電圧発生回路。 - 【請求項19】 上記パッドへの電圧の印加が中断され
た場合でも、その中断以前の状態を維持するために、電
圧感知部と基準電圧制御部との間にラッチ部を設けてい
る請求項18に記載の内部電源電圧発生回路。 - 【請求項20】 基準電圧制御部の出力が、内部電源電
圧に相応する基準電圧又は外部電源電圧のレベルである
請求項18に記載の内部電源電圧発生回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1991P14265 | 1991-08-19 | ||
KR1019910014265A KR930008886B1 (ko) | 1991-08-19 | 1991-08-19 | 전기적으로 프로그램 할 수 있는 내부전원 발생회로 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05205469A true JPH05205469A (ja) | 1993-08-13 |
Family
ID=19318747
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4211060A Pending JPH05205469A (ja) | 1991-08-19 | 1992-08-07 | 半導体メモリ装置の内部電源電圧発生回路 |
JP1995009289U Expired - Lifetime JP2550480Y2 (ja) | 1991-08-19 | 1995-09-01 | 半導体メモリ装置の内部電源電圧発生回路 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1995009289U Expired - Lifetime JP2550480Y2 (ja) | 1991-08-19 | 1995-09-01 | 半導体メモリ装置の内部電源電圧発生回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5396113A (ja) |
JP (2) | JPH05205469A (ja) |
KR (1) | KR930008886B1 (ja) |
DE (1) | DE4226048C2 (ja) |
GB (1) | GB2258925B (ja) |
IT (1) | IT1255814B (ja) |
TW (1) | TW209927B (ja) |
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