JPH0520026A - 並列全加算器 - Google Patents
並列全加算器Info
- Publication number
- JPH0520026A JPH0520026A JP17635391A JP17635391A JPH0520026A JP H0520026 A JPH0520026 A JP H0520026A JP 17635391 A JP17635391 A JP 17635391A JP 17635391 A JP17635391 A JP 17635391A JP H0520026 A JPH0520026 A JP H0520026A
- Authority
- JP
- Japan
- Prior art keywords
- addition
- data
- full
- full adder
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】各全加算回路のキャリー信号待ち時間を低減さ
せ、加算処理の高速化をはかる。 【構成】全加算回路１は、加算データＤ１０および被加
算データＤ２０のＬＳＢビットを含むビット群Ｄ１１，
Ｄ２１をラッチ回路４を介して受け、加算出力データＤ
１をラッチ回路９〜１１を介して出力すると共に、キャ
リー信号Ｃ１をラッチ回路７へ出力する。全加算回路２
は、キャリー信号Ｃ１をラッチ回路７を介して受け、ビ
ット群Ｄ１２，Ｄ２２をラッチ回路４および５を介して
受けて加算し、加算出力データＤ２をラッチ回路１０，
１１を介して出力すると共に、キャリー信号Ｃ２をラッ
チ回路８へ出力する。全加算回路３は、キャリー信号Ｃ
２をラッチ回路８を介して受け、ＭＳＢビットを含むビ
ット群Ｄ１３，Ｄ２３をラッチ回路４，５および６を介
して受けて加算し、加算出力データＤ３をラッチ回路１
１を介して出力する。
せ、加算処理の高速化をはかる。 【構成】全加算回路１は、加算データＤ１０および被加
算データＤ２０のＬＳＢビットを含むビット群Ｄ１１，
Ｄ２１をラッチ回路４を介して受け、加算出力データＤ
１をラッチ回路９〜１１を介して出力すると共に、キャ
リー信号Ｃ１をラッチ回路７へ出力する。全加算回路２
は、キャリー信号Ｃ１をラッチ回路７を介して受け、ビ
ット群Ｄ１２，Ｄ２２をラッチ回路４および５を介して
受けて加算し、加算出力データＤ２をラッチ回路１０，
１１を介して出力すると共に、キャリー信号Ｃ２をラッ
チ回路８へ出力する。全加算回路３は、キャリー信号Ｃ
２をラッチ回路８を介して受け、ＭＳＢビットを含むビ
ット群Ｄ１３，Ｄ２３をラッチ回路４，５および６を介
して受けて加算し、加算出力データＤ３をラッチ回路１
１を介して出力する。
Description
【０００１】
【産業上の利用分野】本発明は並列全加算器に関し、特
にテレビジョン信号の高速ディジタル処理に適用する並
列全加算器に関する。
にテレビジョン信号の高速ディジタル処理に適用する並
列全加算器に関する。
【０００２】
【従来の技術】図２は従来の並列全加算器の一例を示す
ブロック図であり、加算データＤ１０および被加算デー
タＤ２０を全加算回路１〜３にそれぞれ分割して入力し
て加算する場合を示している。全加算回路１〜３は、所
定ビット数の加算データおよび被加算データをそれぞれ
加算して、加算出力データおよびキャリー信号を送出す
る。
ブロック図であり、加算データＤ１０および被加算デー
タＤ２０を全加算回路１〜３にそれぞれ分割して入力し
て加算する場合を示している。全加算回路１〜３は、所
定ビット数の加算データおよび被加算データをそれぞれ
加算して、加算出力データおよびキャリー信号を送出す
る。
【０００３】ここで、全加算回路１は、加算データＤ１
０および被加算データＤ２０のＬＳＢビットを含む下位
ビット群Ｄ１１とＤ２１とを加算して、加算出力データ
Ｄ１およびキャリー信号Ｃ１を出力する。また全加算回
路２は、全加算回路１からキャリー信号Ｃ１を受けてビ
ット群Ｄ１２とＤ２２とを加算して、加算出力データＤ
２およびキャリー信号Ｃ２を出力する。同様に、全加算
回路３は、全加算回路２からキャリー信号Ｃ２を受け、
加算データＤ１０および被加算データＤ２０のＭＳＢビ
ットを含む上位ビット群Ｄ１３とＤ２３とを加算し、加
算出力データＤ３を出力する。加算出力データＤ１，Ｄ
２，Ｄ３を合成することにより、加算出力データＤ０を
得ている。
０および被加算データＤ２０のＬＳＢビットを含む下位
ビット群Ｄ１１とＤ２１とを加算して、加算出力データ
Ｄ１およびキャリー信号Ｃ１を出力する。また全加算回
路２は、全加算回路１からキャリー信号Ｃ１を受けてビ
ット群Ｄ１２とＤ２２とを加算して、加算出力データＤ
２およびキャリー信号Ｃ２を出力する。同様に、全加算
回路３は、全加算回路２からキャリー信号Ｃ２を受け、
加算データＤ１０および被加算データＤ２０のＭＳＢビ
ットを含む上位ビット群Ｄ１３とＤ２３とを加算し、加
算出力データＤ３を出力する。加算出力データＤ１，Ｄ
２，Ｄ３を合成することにより、加算出力データＤ０を
得ている。
【０００４】
【発明が解決しようとする課題】上述した従来の並列全
加算器では、上位ビット群の全加算回路は、下位ビット
群の全加算回路からのキャリー信号を受けて加算結果を
出力している。すなわち、キャリー信号を下位の全加算
回路から上位の全加算回路へ伝搬させている。従って、
各全加算回路は、キャリー信号が伝搬してくるまで待機
状態となるので加算処理効率が低下し、高速に加算処理
ができないという問題点がある。
加算器では、上位ビット群の全加算回路は、下位ビット
群の全加算回路からのキャリー信号を受けて加算結果を
出力している。すなわち、キャリー信号を下位の全加算
回路から上位の全加算回路へ伝搬させている。従って、
各全加算回路は、キャリー信号が伝搬してくるまで待機
状態となるので加算処理効率が低下し、高速に加算処理
ができないという問題点がある。
【０００５】本発明の目的は、全加算回路のキャリー信
号待ち時間を低減させることにより、高速加算が可能な
並列全加算器を提供することにある。
号待ち時間を低減させることにより、高速加算が可能な
並列全加算器を提供することにある。
【０００６】
【課題を解決するための手段】本発明の並列全加算器
は、加算データおよび被加算データを、ＬＳＢを含む第
１のビット群からＭＳＢを含む第ｎ（ｎは２以上の整
数）のビット群までそれぞれｎ分割し、第１から第ｎま
でのｎ個の全加算回路にそれぞれ入力して加算する並列
全加算器において、前記ｎ分割した加算データおよび被
加算データをクロック信号に応じてそれぞれラッチして
前記全加算回路へ送出する第１から第ｎまでのｎ段縦続
接続された加算入力データラッチ回路群と、前記ｎ個の
全加算回路からそれぞれ出力される加算出力データを前
記クロック信号に応じてそれぞれラッチして出力する第
１から第ｎまでのｎ段縦続接続された加算出力データラ
ッチ回路群と、前記第１から第ｎ−１までの各全加算回
路が出力するキャリー信号を前記クロック信号に応じて
それぞれラッチして直上位の各全加算回路へ送出するｎ
−１個のキャリーラッチ回路群とを備えて構成される。
また、第ｋ（ｋは１≦ｋ≦ｎの整数）の前記全加算回路
は、第１から第ｋまでのｋ段の前記加算入力データラッ
チ回路群を介して第ｋの前記ビット群を受け、また第ｋ
から第ｎまでのｎ＋１−ｋ段の前記加算出力データラッ
チ回路群を介し加算出力データを送出するように構成さ
れる。
は、加算データおよび被加算データを、ＬＳＢを含む第
１のビット群からＭＳＢを含む第ｎ（ｎは２以上の整
数）のビット群までそれぞれｎ分割し、第１から第ｎま
でのｎ個の全加算回路にそれぞれ入力して加算する並列
全加算器において、前記ｎ分割した加算データおよび被
加算データをクロック信号に応じてそれぞれラッチして
前記全加算回路へ送出する第１から第ｎまでのｎ段縦続
接続された加算入力データラッチ回路群と、前記ｎ個の
全加算回路からそれぞれ出力される加算出力データを前
記クロック信号に応じてそれぞれラッチして出力する第
１から第ｎまでのｎ段縦続接続された加算出力データラ
ッチ回路群と、前記第１から第ｎ−１までの各全加算回
路が出力するキャリー信号を前記クロック信号に応じて
それぞれラッチして直上位の各全加算回路へ送出するｎ
−１個のキャリーラッチ回路群とを備えて構成される。
また、第ｋ（ｋは１≦ｋ≦ｎの整数）の前記全加算回路
は、第１から第ｋまでのｋ段の前記加算入力データラッ
チ回路群を介して第ｋの前記ビット群を受け、また第ｋ
から第ｎまでのｎ＋１−ｋ段の前記加算出力データラッ
チ回路群を介し加算出力データを送出するように構成さ
れる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック図
であり、加算データＤ１０および被加算データＤ２０を
全加算回路１〜３にそれぞれ分割して入力して加算する
場合を示している。全加算回路１〜３は、所定ビット数
の加算データおよび被加算データをそれぞれ加算して、
加算出力データおよびキャリー信号を送出する。また、
ラッチ回路４〜１１は、クロック信号Ｐの立上りで入力
信号をラッチする。
であり、加算データＤ１０および被加算データＤ２０を
全加算回路１〜３にそれぞれ分割して入力して加算する
場合を示している。全加算回路１〜３は、所定ビット数
の加算データおよび被加算データをそれぞれ加算して、
加算出力データおよびキャリー信号を送出する。また、
ラッチ回路４〜１１は、クロック信号Ｐの立上りで入力
信号をラッチする。
【０００９】ここで、全加算回路１は、加算データＤ１
０および被加算データＤ２０のＬＳＢビットを含む下位
ビット群Ｄ１１とＤ２１とを、ラッチ回路４を介して受
けて加算し、加算出力データＤ１およびキャリー信号Ｃ
１を出力する。全加算回路２は、キャリー信号Ｃ１をラ
ッチ回路７を介して受けると共に、ビット群Ｄ１２とＤ
２２とをラッチ回路４および５を介して受けて加算し、
加算出力データＤ２およびキャリー信号Ｃ２を出力す
る。全加算回路３は、キャリー信号Ｃ２をラッチ回路８
を介して受けると共に、加算データＤ１０および被加算
データＤ２０のＭＳＢビットを含む上位ビット群ビット
群Ｄ１３とＤ２３とをラッチ回路４，５および６を介し
て受けて加算し、加算出力データＤ３を出力する。
０および被加算データＤ２０のＬＳＢビットを含む下位
ビット群Ｄ１１とＤ２１とを、ラッチ回路４を介して受
けて加算し、加算出力データＤ１およびキャリー信号Ｃ
１を出力する。全加算回路２は、キャリー信号Ｃ１をラ
ッチ回路７を介して受けると共に、ビット群Ｄ１２とＤ
２２とをラッチ回路４および５を介して受けて加算し、
加算出力データＤ２およびキャリー信号Ｃ２を出力す
る。全加算回路３は、キャリー信号Ｃ２をラッチ回路８
を介して受けると共に、加算データＤ１０および被加算
データＤ２０のＭＳＢビットを含む上位ビット群ビット
群Ｄ１３とＤ２３とをラッチ回路４，５および６を介し
て受けて加算し、加算出力データＤ３を出力する。
【００１０】このようにラッチ回路４，５，６を設ける
ことにより、全加算回路２，３に入力するキャリー信号
と加算および被加算データとをクロック信号Ｐに同期さ
せて同時に供給できる。
ことにより、全加算回路２，３に入力するキャリー信号
と加算および被加算データとをクロック信号Ｐに同期さ
せて同時に供給できる。
【００１１】一方、全加算回路１の加算出力データＤ１
は、ラッチ回路９，１０，１１を介して出力データとし
て送出される。また、全加算回路２の加算出力データＤ
２は、ラッチ回路１０，１１を介して出力データとして
送出される。更に、全加算回路３の加算出力データＤ３
は、ラッチ回路１１を介して出力データとして送出され
る。
は、ラッチ回路９，１０，１１を介して出力データとし
て送出される。また、全加算回路２の加算出力データＤ
２は、ラッチ回路１０，１１を介して出力データとして
送出される。更に、全加算回路３の加算出力データＤ３
は、ラッチ回路１１を介して出力データとして送出され
る。
【００１２】このようにラッチ回路９，１０，１１を設
けることにより、加算出力データＤ１，Ｄ２，Ｄ３を、
クロック信号Ｐに同期して同時に出力データとして得る
ことができる。この場合の動作速度は、ラッチ回路のク
ロック信号に対するプロパゲーション遅延量にのみ依存
し、データのビット数とは無関係であり、高速の並列加
算が可能となる。
けることにより、加算出力データＤ１，Ｄ２，Ｄ３を、
クロック信号Ｐに同期して同時に出力データとして得る
ことができる。この場合の動作速度は、ラッチ回路のク
ロック信号に対するプロパゲーション遅延量にのみ依存
し、データのビット数とは無関係であり、高速の並列加
算が可能となる。
【００１３】
【発明の効果】以上説明したように本発明は、加算デー
タおよび被加算データを複数のビット群に分割して処理
する複数の全加算回路の入力側および出力側に、クロッ
ク信号に応じて動作する縦続接続された複数のラッチ回
路群をそれぞれ設け、また、各全加算回路が出力するキ
ャリー信号をクロック信号に応じて動作するラッチ回路
を介して直上位の全加算回路へ送出することにより、各
全加算回路には、データおよびキャリー信号がクロック
信号に同期して同時に入力するように補正でき、また各
全加算回路の加算出力データは、クロック信号に同期し
て同時に出力するように補正できるので、全加算回路の
キャリー信号待ち時間を低減でき、並列加算を高速化で
きる。
タおよび被加算データを複数のビット群に分割して処理
する複数の全加算回路の入力側および出力側に、クロッ
ク信号に応じて動作する縦続接続された複数のラッチ回
路群をそれぞれ設け、また、各全加算回路が出力するキ
ャリー信号をクロック信号に応じて動作するラッチ回路
を介して直上位の全加算回路へ送出することにより、各
全加算回路には、データおよびキャリー信号がクロック
信号に同期して同時に入力するように補正でき、また各
全加算回路の加算出力データは、クロック信号に同期し
て同時に出力するように補正できるので、全加算回路の
キャリー信号待ち時間を低減でき、並列加算を高速化で
きる。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来の並列全加算器の一例を示すブロック図で
ある。
ある。
１〜３ 全加算回路
４〜１１ ラッチ回路
Ｄ１０〜Ｄ１３ 加算データ
Ｄ２０〜Ｄ２３ 被加算データ
Ｄ０〜Ｄ３ 加算出力データ
Ｃ１〜Ｃ２ キャリー信号
Ｐ クロック信号
Claims (2)
- 【請求項１】 加算データおよび被加算データを、ＬＳ
Ｂを含む第１のビット群からＭＳＢを含む第ｎ（ｎは２
以上の整数）のビット群までそれぞれｎ分割し、第１か
ら第ｎまでのｎ個の全加算回路にそれぞれ入力して加算
する並列全加算器において、前記ｎ分割した加算データ
および被加算データをクロック信号に応じてそれぞれラ
ッチして前記全加算回路へ送出する第１から第ｎまでの
ｎ段縦続接続された加算入力データラッチ回路群と、前
記ｎ個の全加算回路からそれぞれ出力される加算出力デ
ータを前記クロック信号に応じてそれぞれラッチして出
力する第１から第ｎまでのｎ段縦続接続された加算出力
データラッチ回路群と、前記第１から第ｎ−１までの各
全加算回路が出力するキャリー信号を前記クロック信号
に応じてそれぞれラッチして直上位の各全加算回路へ送
出するｎ−１個のキャリーラッチ回路群とを備えること
を特徴とする並列全加算器。 - 【請求項２】 請求項１記載の並列全加算器において、
第ｋ（ｋは１≦ｋ≦ｎの整数）の前記全加算回路は、第
１から第ｋまでのｋ段の前記加算入力データラッチ回路
群を介して第ｋの前記ビット群を受け、また第ｋから第
ｎまでのｎ＋１−ｋ段の前記加算出力データラッチ回路
群を介し加算出力データを送出することを特徴とする並
列全加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17635391A JPH0520026A (ja) | 1991-07-17 | 1991-07-17 | 並列全加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17635391A JPH0520026A (ja) | 1991-07-17 | 1991-07-17 | 並列全加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520026A true JPH0520026A (ja) | 1993-01-29 |
Family
ID=16012124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17635391A Pending JPH0520026A (ja) | 1991-07-17 | 1991-07-17 | 並列全加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520026A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897709A (ja) * | 1994-09-21 | 1996-04-12 | Nec Corp | 論理回路 |
| JP2012175427A (ja) * | 2011-02-22 | 2012-09-10 | Ricoh Co Ltd | オーディオミキシング装置及び方法並びに電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291019A (ja) * | 1989-04-07 | 1990-11-30 | Sony Corp | ディジタル加算器 |
-
1991
- 1991-07-17 JP JP17635391A patent/JPH0520026A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291019A (ja) * | 1989-04-07 | 1990-11-30 | Sony Corp | ディジタル加算器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897709A (ja) * | 1994-09-21 | 1996-04-12 | Nec Corp | 論理回路 |
| JP2012175427A (ja) * | 2011-02-22 | 2012-09-10 | Ricoh Co Ltd | オーディオミキシング装置及び方法並びに電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970325 |