JPH0897709A - 論理回路 - Google Patents

Abstract

(57)【要約】 【目的】 内部信号の遷移回数を最少限に止め、消費電
力を低減する。 【構成】 互いに非同期に動作する全加算器１０１及び
Ｄ型ＦＦ１０６、１０７の各出力を入力とする組合せ回
路である全加算器１０２において、各出力を同時に全加
算器１０２に入力せしめる。このタイミング調整は、Ｒ
Ｓ型ＦＦ１２０の出力信号１２００を遅延素子１２１で
遅延させた後、アンドゲート１２３〜１２５を同時にイ
ネーブル状態にすることにより行う。遅延素子による遅
延時間は、前段の全加算器１０１による出力遅延時間と
する。全加算器１０３についても同様にタイミング調整
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路に関し、特に互
いに非同期に動作する第１及び第２の回路ブロックと、
これら第１及び第２の回路ブロックの出力を入力とする
組合せ回路ブロックとを含む論理回路に関する。

【０００２】

【従来の技術】半導体集積回路の発展により携帯用電子
機器が普及するに従い、集積回路には消費電力の低減が
強く求められるようになってきた。また、集積回路の製
造技術向上により、より多くのトランジスタがひとつの
ＬＳＩに集積できるようになり、消費電力が低いという
メリットを持つＣＭＯＳ回路構成が一般的になった。

【０００３】ＣＭＯＳディジタル回路は定常時にはほと
んど電流が流れないため、ＮＭＯＳ等の他の回路構成と
比べて消費電流が低くなるが、スイッチング時には過渡
的に貫通電流が流れ、これがＣＭＯＳディジタル回路の
消費電力のほとんどを占める。 また、従来のＣＭＯＳ
ディジタル回路はそのほとんどがクロック信号による同
期回路で構成されているが、同期のためのラッチ回路ま
での信号は非同期で変化するため、そのディジタル回路
の動作には本来必要でない変化が多く発生している。そ
して、この不要な変化によるスイッチング電流がＣＭＯ
Ｓディジタル回路の消費電力を増加させる一因となって
いる。

【０００４】以下、その一例についてリップル加算器を
使って説明する。

【０００５】図３は従来の３ビットリップル加算器の構
成を示すブロック図である。図において、１０１、１０
２、１０３は夫々全加算器（Ｆｕｌｌ Ａｄｄｅｒ）で
あり、端子ａ、端子ｂ及び端子Ｃinの３入力の和をｓ端
子から出力し、桁上げ信号（キャリ信号）を端子Ｃout
から出力する。信号１０４１、１０６１及び１０８１は
本例の加算器により加算される３ビットデータである。
ここでは、信号１０４１を最下位ビットとし、信号１０
８１を最上位ビットとする。以降、各ビットを上位から
Ａ２、Ａ１、Ａ０と呼ぶ。

【０００６】信号１０５１、１０７１及び１０９１は本
例により加算されるもう１つの３ビットデータである。
ここでは、信号１０５１を最下位ビットとし、信号１０
９１を最上位ビットとする。以降、各ビットを上位から
Ｂ２、Ｂ１、Ｂ０と呼ぶ。

【０００７】１００１は被加算データ［Ａ２、Ａ１、Ａ
０］のラッチストローブ（Ｌａｔｃｈ Ｓｔｒｏｂｅ）
であり、１００２は被加算データ［Ｂ２、Ｂ１、Ｂ０］
のラッチストローブである。

【０００８】１０４、１０６及び１０８はＤ型フリップ
フロップ（以下、Ｄ型ＦＦと略す）であり、ラッチスト
ローブ１００１の立上りで被加算データ［Ａ２、Ａ１、
Ａ０］をラッチする。

【０００９】１０５、１０７及び１０９はＤ型ＦＦであ
り、ラッチストローブ１００２の立上りで被加算データ
［Ｂ２、Ｂ１、Ｂ０］をラッチする。

【００１０】信号１０１２、１０２２、１０３２はＤ型
ＦＦ１０４、１０６、１０８の出力であり、信号１０１
２は全加算器１０１の端子ａに、信号１０２２は全加算
器１０２の端子ａに、信号１０３２は全加算器１０３の
端子ａに夫々入力される。

【００１１】信号１０１３、１０２３、１０３３も同様
に、Ｄ型ＦＦ１０５、１０７、１０９の出力であり、信
号１０１３は全加算器１０１の端子ｂに、信号１０２３
は全加算器１０２の端子ｂに、信号１０３３は全加算器
１０３の端子ｂに夫々入力される。

【００１２】信号１０１１は全加算器１０１の端子Ｃin
に入力される信号であり、固定値“０”に設定される。
信号１０２１は全加算器１０１の桁上げ信号であり、全
加算器１０２の端子Ｃinに入力される。信号１０３１は
全加算器１０２の桁上げ信号であり、全加算器１０３の
端子Ｃinに入力される。信号１０３５は全加算器１０３
からの桁上げ信号であり、本例ではどこにも接続されて
いない。

【００１３】信号１０１４は全加算器１０１の出力であ
り、信号１０１１、信号１０１２、信号１０１３による
各値の和が一定の遅延時間の後に端子ｓから出力され
る。信号１０２４は全加算器１０２の出力であり、信号
１０２１、信号１０２２、信号１０２３による各値の和
が一定の遅延時間の後に端子ｓから出力される。信号１
０３４は全加算器１０３の出力であり、信号１０３１、
信号１０３２、信号１０３３による各値の和が一定の遅
延時間の後にこの端子から出力される。

【００１４】信号１００３は加算結果のラッチストロー
ブである。

【００１５】１１０、１１１、１１２はＤ型ＦＦであ
り、ラッチストローブ１００３の立上りで加算結果１０
１４、１０２４、１０３４をラッチする。

【００１６】かかる構成において、図４のタイミングチ
ャートを参照し、２進数“１０１”と“０１１”とを加
算して和“０００”（ただし、桁上げを除く）を得る場
合の動作を考える。

【００１７】まず最初に、 Ａ２、Ａ１、Ａ０に［１、０、１］ Ｂ２、Ｂ１、Ｂ０に［０、１、１］ なる被加算データが与えられているものする。

【００１８】時刻２００１でラッチストローブ１００１
が立上ると、被加算データ［１、０、１］がＤ型ＦＦ１
０４、１０６、１０８にラッチされ、信号１０１２、１
０２２、１０３２が［１、０、１］に変化する（時刻６
０１、時刻６０２、時刻６０３）。

【００１９】全加算器１０１、１０３の遅延時間のた
め、信号１０１２、１０３２の変化後、一定の時間が経
過した後に信号１０１４、１０３４が“１”に変化する
（６０４、６０５）。

【００２０】時刻２００２でラッチストローブ１００２
が立上ると被加算データ［０、１、１］がＤ型ＦＦに１
０５、１０７、１０９にラッチされ、１０１３、１０２
３、１０３３が［１、１、０］に変化する（時刻６０
６、時刻６０７、時刻６０８）。

【００２１】全加算器１０１の遅延時間のため、信号１
０１３の変化後、一定の時間が経過した後に信号１０１
４が“０”に、信号１０２１が“１”に夫々変化する
（時刻６０９、時刻６１０）。同様に、全加算器１０２
の遅延時間のため、信号１０２３の変化後、一定の時間
が経過した後に信号１０２４が“１”に変化する（時刻
６１１）。なお、信号１０３１は“０”のままである。

【００２２】ところが、全加算器１０２には全加算器１
０１からの桁上げが入力されており、この桁上げ信号１
０２１が全加算器１０１の遅延により遅れて全加算器１
０２に到達するため、信号１０２３の入力により発生し
た全加算器１０２の出力がさらに変更される。

【００２３】信号１０２１の変化により、全加算器１０
２の遅延時間のため一定の時間が経過した後に信号１０
２４が変化し（時刻６１２）、信号１０３１が変化する
（時刻６１３）。

【００２４】全加算器１０３はこの信号１０３１の変化
により、一定の遅延時間後、信号１０３４を“０”に、
１０３５を“１”に夫々変化させる（時刻６１６、時刻
６１７）。

【００２５】すべての桁上げが伝搬するのに十分な時間
が経過した後、ラッチストローブ１００３が立上り、加
算結果の信号１０１４、１０２４、１０３４がＤ型ＦＦ
１１０、１１１、１１２にラッチされる（時刻６００
３）。

【００２６】以上の動作で３ビットの加算が終了する。
この加算器全体の遅延時間はラッチストローブが立上っ
た時刻６００２から信号１０３４が出力される時刻６１
６までの時間である。

【００２７】この加算の最終的な結果は時刻６１４、時
刻６１５、時刻６１６において信号１０１４、１０２
４、１０３４が示している［０、０、０］であるが、信
号１０１３、１０２３の変化からこの結果を得るまで
に、信号１０２４に不要な変化が発生していることがわ
かる（時刻６１１、時刻６１２）。

【００２８】このように、ディジタル回路、特にＣＭＯ
Ｓディジタル回路ではその個々の構成素子が持つ遅延時
間により本来必要ではない内部信号の変化が発生するこ
とが多い。以上の例では説明の便宜のために最も簡単な
回路を用いたが、実際のＬＳＩに実現されている回路は
はるかに複雑であるため、この内部信号の変化が多く発
生する。

【００２９】

【発明が解決しようとする課題】上述したようにディジ
タル回路においては、信号が変化する際に電力を消費す
るため、上述したような不必要な内部信号の変化がディ
ジタル回路、特にＣＭＯＳディジタル回路の消費電力を
増大させる一因になるという欠点がある。

【００３０】ところで、多段接続された全加算器を含む
ディジタルフィルタが特開昭６１―７７１５号公報に開
示されている。このフィルタは、１サンプリング周期前
の加算結果を次の加算結果に反映させる構成である。し
たがって、上述のリップル加算器とは全く関係がない。

【００３１】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は消費電力の低
い論理回路を提供することである。

【００３２】

【課題を解決するための手段】本発明による論理回路
は、互いに非同期に動作する第１及び第２の回路ブロッ
クと、これら第１及び第２の回路ブロックの出力を入力
とする組合せ回路ブロックとを含む論理回路であって、
前記第１の回路ブロックの出力を前記第２の回路ブロッ
クの出力と同時に前記組合せ回路ブロックに入力せしめ
る入力タイミング調整手段を含むことを特徴とする。

【００３３】

【作用】互いに非同期に動作する第１及び第２の回路ブ
ロックと、これら第１及び第２の回路ブロックの出力を
入力とする組合せ回路ブロックとを含む論理回路におい
て、第１の回路ブロックの出力を第２の回路ブロックの
出力と同時に組合せ回路ブロックに入力せしめる。

【００３４】

【実施例】次に、本発明について図面を参照して説明す
る。

【００３５】図１は本発明による論理回路の一実施例の
構成を示すブロック図であり、図３と同等部分は同一符
号により示されている。

【００３６】図において、本実施例の論理回路が図３の
ものと異なる点は、ラッチストローブ１００２の立上り
によりセットされ、ラッチストローブ１００３の立上り
によりリセットされるＲＳ型ＦＦ１２０と、この出力を
全加算器１０１の桁上げ出力と同じ遅延時間を持つ遅延
素子（Ｄｅｌａｙ）１２１と、この出力を全加算器１０
２の桁上げ出力と同じ遅延時間を持つ遅延素子１２２
と、全加算器１０２及び１０３の各入力端子に対応して
設けられたアンドゲート１２３〜１２８とが追加されて
いる点である。

【００３７】かかる構成の追加により、全加算器１０２
の各端子ａ、端子ｂ及び端子Ｃinに信号を同時に入力す
ることができるのである。全加算器１０３の各端子ａ、
端子ｂ及び端子Ｃinについても同様である。したがっ
て、従来の回路ではその構成素子に必要な入力信号が同
時に与えられないため最終的な出力を得る前に不必要な
内部信号の変化が発生することが多いが、かかる構成に
よれば個々の構成素子に対して必要な信号が確定するま
で信号の入力を全て止めることができ、不必要な内部信
号の変化を防ぐことができるのである。

【００３８】かかる構成において、図２のタイミングチ
ャートを参照し、２進数“１０１”と“０１１”とを加
算して和“０００”（ただし、桁上げを除く）を得る場
合の動作を考える。なお図２において、図４と同等の信
号は同一符号により示されている。

【００３９】まず最初に、 Ａ２、Ａ１、Ａ０に［１、０、１］ Ｂ２、Ｂ１、Ｂ０に［０、１、１］ なる被加算データが与えられているものする。

【００４０】時刻２００１でラッチストローブ１００１
が立上ると、被加算データ［１、０、１］がＤ型ＦＦ１
０４、１０６、１０８にラッチされ、１０１２、１０２
２、１０３２が［１、０、１］に変化する（時刻２０
１、時刻２０３）。

【００４１】全加算器１０１、１０３の遅延時間のた
め、Ｄ型ＦＦ１０４の出力１０１２の変化後、一定の時
間が経過した後に出力１０１４が“１”に変化する（時
刻２０４）。Ｄ型ＦＦ１０８の出力１０３２も“１”に
変化しているが、遅延素子１２２の出力がゼロであるた
め、アンドゲート１２７に遮られて全加算器１０３の端
子ａへの入力は変化しない。

【００４２】時刻２００２でラッチストローブ１００２
が立上ると被加算データ［０、１、１］がＤ型ＦＦにラ
ッチされ、１０１３、１０２３、１０３３が［１、１、
０］に変化する（時刻２０６、時刻２０７）。さらに、
ＲＳ型ＦＦ１２０がセットされ、信号１２００は“１”
として出力し始める（時刻２２０）。

【００４３】全加算器１０１の遅延時間のため、Ｄ型Ｆ
Ｆ１０５の出力１０１３の変化後、一定の時間が経過し
た後に全加算器１０１の出力１０１４が“０”に、出力
１０２１が“１”に夫々変化する（時刻２０９、時刻２
１０）。

【００４４】Ｄ型ＦＦ１０７の出力１０２３も“１”に
変化しているが、遅延素子１２１の出力がゼロであるた
め、アンドゲート１２５に遮られて全加算器１０２の端
子ｂへの入力信号１２５０は変化しない。

【００４５】遅延素子１２１はＲＳ型ＦＦ１２０の出力
信号１２００を全加算器１０１の桁上げ出力遅延時間と
同じ時間だけ遅延させる（時刻２２１）ため、アンドゲ
ート１２５は信号１０１４の変化（時刻２０９）と信号
１０２１の変化（時刻２１０）と同じタイミングで開き
（イネーブル状態）、全加算器１０２の端子ｂへの入力
信号１２５０を“１”に変化させる（時刻２２２）。

【００４６】全加算器１０２はアンドゲート１２３〜１
２５によりその全ての入力が同時に変化するため、出力
信号１０２４をゼロのまま変化させずに出力信号１０３
１だけを“１”に変化させる。

【００４７】遅延素子１２２は遅延素子１２１の出力を
全加算器１０２の桁上げ出力遅延時間と同じ時間だけ遅
延させる（時刻２１４）ため、アンドゲート１２６は１
０１３の変化（時刻２１３）と同じタイミングで開き
（イネーブル状態）、全加算器１０３の端子ａへの入力
信号１２７０を“１”に変化させる（時刻２２３）。

【００４８】全加算器１０３はアンドゲート１２６〜１
２８によりその全ての入力が同時に変化するため、出力
信号１０３４をゼロのまま変化させずに出力信号１０３
５だけを“１”に変化させる（時刻２２４）。

【００４９】すべての桁上げが伝搬するのに十分な時間
経過した後、ラッチストローブ１００３が立上り（時刻
２００３）、加算結果の信号１０１４、１０２４、１０
３４がＤ型ＦＦ１１０、１１１、１１２にラッチされ
る。同時にラッチストローブ１００３はＲＳ型ＦＦ１２
０をリセットするため、遅延素子１２１、１２２は夫々
遅れてゼロに戻る（時刻２２５、時刻２２６）。

【００５０】以上説明したように本例の加算器では、全
加算器の入力変化を前段の変化が終了するまで遅延信号
を使ってマスクすることにより従来の加算器で発生して
いた不必要なパルス（図４の時刻６１１から時刻６１２
までに発生しているパルス）の発生を防ぎ、内部信号の
遷移回数を最少限に止めることにより消費電力を低減で
きる。

【００５１】なお、以上はリップル加算器の場合につい
て説明したが、これに限らず論理回路について広く本発
明が適用できることは明らかである。すなわち、互いに
非同期に動作する第１の回路ブロック（本例では全加算
器１０１）及び第２の回路ブロック（本例ではＤ型ＦＦ
１０６又は１０７）と、これら第１及び第２の回路ブロ
ックの出力を入力とする組合せ回路ブロック（本例では
全加算器１０２）とを含む論理回路において、第１の回
路ブロックの出力を第２の回路ブロックの出力と同時に
組合せ回路ブロックに入力せしめる構成にすれば、遷移
回数を最少限に止め、消費電力を低減できるのである。

【００５２】また、ＣＭＯＳディジタル回路に限らず、
他のディジタル回路に本発明が適用できることも明らか
である。

【００５３】

【発明の効果】以上説明したように本発明は、互いに非
同期に動作する第１及び第２の回路ブロックと、これら
第１及び第２の回路ブロックの出力を入力とする組合せ
回路ブロックとを含む論理回路において、第１の回路ブ
ロックの出力を第２の回路ブロックの出力と同時に組合
せ回路ブロックに入力せしめることにより、内部信号の
遷移回数を最少限に止め、消費電力を低減できるという
効果がある。

【図面の簡単な説明】

【図１】本発明の実施例による論理回路の構成を示すブ
ロック図である。

【図２】図１の各部の動作を示すタイムチャートであ
る。

【図３】従来の論理回路の構成を示すブロック図であ
る。

【図４】図３の論理回路の構成を示すタイムチャートで
ある。

【符号の説明】

１０１〜１０３ 全加算器 １０４〜１１２ Ｄ型ＦＦ １２０ ＲＳ型ＦＦ １２３〜１２８ アンドゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 互いに非同期に動作する第１及び第２の
   回路ブロックと、これら第１及び第２の回路ブロックの
   出力を入力とする組合せ回路ブロックとを含む論理回路
   であって、前記第１の回路ブロックの出力を前記第２の
   回路ブロックの出力と同時に前記組合せ回路ブロックに
   入力せしめる入力タイミング調整手段を含むことを特徴
   とする論理回路。
2. 【請求項２】 前記入力タイミング調整手段は、前記第
   １及び第２の回路ブロックに対応して設けられ対応回路
   ブロックの出力を入力とする第１及び第２のゲート回路
   と、これらゲート回路を同時にイネーブル状態にする制
   御回路とを含み、これら第１及び第２のゲート回路の出
   力を前記組合せ回路ブロックに入力せしめるようにした
   ことを特徴とする請求項１記載の論理回路。
3. 【請求項３】 前記第１の回路ブロックは第１の加算器
   であり、前記第２の回路ブロックは外部指令に応答して
   被加算データを保持する保持回路であり、前記組合せ回
   路ブロックは前記第１の加算器のキャリ出力と前記被加
   算データとを加算する第２の加算器であることを特徴と
   する請求項１又は２記載の論理回路。