JPH0962488A - 演算同期回路 - Google Patents
演算同期回路Info
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- JPH0962488A JPH0962488A JP7219018A JP21901895A JPH0962488A JP H0962488 A JPH0962488 A JP H0962488A JP 7219018 A JP7219018 A JP 7219018A JP 21901895 A JP21901895 A JP 21901895A JP H0962488 A JPH0962488 A JP H0962488A
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Abstract
(57)【要約】
【課題】動作速度の低下を抑制し、クロック信号の信号
遅延などに起因する演算の誤動作を防止し得る演算同期
回路を提供する。 【解決手段】クロック信号ＣＫ２に同期して入力データ
Ａ、Ｂの最下位桁から最上位桁まで取り込み、同期デー
タＡａ、Ｂａを出力する入力同期回路群１１と、入力同
期回路群の出力を受けて演算し、和出力とキャリー出力
を生成する演算回路１２と、演算回路の下位Ｐ桁の和出
力とキャリー出力の対応桁のデータを加算する第１の第
１加算回路群１３と、クロック信号ＣＫ１に同期して演
算回路の上位桁の和出力、キャリー出力の最上位桁から
最下位桁までと第１加算回路群の和出力、キャリー出力
の最上位桁から最下位桁まで取り込む出力同期回路群１
４と、出力同期回路群の上位桁の和出力、キャリー出力
および下位桁のキャリー出力を加算する第２加算回路群
１５とを具備する。
遅延などに起因する演算の誤動作を防止し得る演算同期
回路を提供する。 【解決手段】クロック信号ＣＫ２に同期して入力データ
Ａ、Ｂの最下位桁から最上位桁まで取り込み、同期デー
タＡａ、Ｂａを出力する入力同期回路群１１と、入力同
期回路群の出力を受けて演算し、和出力とキャリー出力
を生成する演算回路１２と、演算回路の下位Ｐ桁の和出
力とキャリー出力の対応桁のデータを加算する第１の第
１加算回路群１３と、クロック信号ＣＫ１に同期して演
算回路の上位桁の和出力、キャリー出力の最上位桁から
最下位桁までと第１加算回路群の和出力、キャリー出力
の最上位桁から最下位桁まで取り込む出力同期回路群１
４と、出力同期回路群の上位桁の和出力、キャリー出力
および下位桁のキャリー出力を加算する第２加算回路群
１５とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、演算同期回路に係
り、特にキャリーデータの伝搬を伴う加算回路群と同期
回路群とを有する演算同期回路に関するもので、例えば
デジタルシグナルプロセッサ（ＤＳＰ）などの乗・加算
回路などに使用されるものである。
り、特にキャリーデータの伝搬を伴う加算回路群と同期
回路群とを有する演算同期回路に関するもので、例えば
デジタルシグナルプロセッサ（ＤＳＰ）などの乗・加算
回路などに使用されるものである。
【０００２】
【従来の技術】ＬＳＩ（大規模集積回路）上で２進並列
乗算器を実現する場合、全加算器を縦、横に配置したキ
ャリーセーブ方式を用いる場合があり、この技術は、例
えばＮＩＫＫＥＩ ＥＬＥＣＴＲＯＮＩＣＳ 1978.5.2
9 号，P.76〜89「ＬＳＩ化が進む並列演算方式による乗
算器の回路方式を見る」に記載されている。
乗算器を実現する場合、全加算器を縦、横に配置したキ
ャリーセーブ方式を用いる場合があり、この技術は、例
えばＮＩＫＫＥＩ ＥＬＥＣＴＲＯＮＩＣＳ 1978.5.2
9 号，P.76〜89「ＬＳＩ化が進む並列演算方式による乗
算器の回路方式を見る」に記載されている。
【０００３】上記キャリーセーブ方式を用いることによ
り、ＬＳＩに適したパターンの規則性を高めることがで
きる。しかし、演算速度を重要視した場合にはキャリー
セーブ方式は問題がある。
り、ＬＳＩに適したパターンの規則性を高めることがで
きる。しかし、演算速度を重要視した場合にはキャリー
セーブ方式は問題がある。
【０００４】図５は、キャリーセーブ方式を用いた従来
の乗算回路の一例を示すブロック図である。この乗算回
路において、入力同期回路群５１は、基本クロック信号
ＣＫ１に同期して、（ｎ＋１）ビットの加算入力データ
Ａ（Ａｎ〜Ａ0 ）およびＢ（Ｂｎ〜Ｂ0 ）を取り込み、
同期データＡａ（Ａna〜Ａ0a）およびＢａ（Ｂna〜Ｂ0
a）を次段の加算回路群５２へ出力する。
の乗算回路の一例を示すブロック図である。この乗算回
路において、入力同期回路群５１は、基本クロック信号
ＣＫ１に同期して、（ｎ＋１）ビットの加算入力データ
Ａ（Ａｎ〜Ａ0 ）およびＢ（Ｂｎ〜Ｂ0 ）を取り込み、
同期データＡａ（Ａna〜Ａ0a）およびＢａ（Ｂna〜Ｂ0
a）を次段の加算回路群５２へ出力する。
【０００５】演算回路（部分積・加算回路）５２は、上
記入力同期回路群５１から出力する（ｎ＋１）ビットの
同期データＡａおよびＢａを乗算し、（ｘ＋１）ビット
の和出力データＳｘ〜Ｓ0 および１ビットのキャリー出
力Ｃｘを出力する。
記入力同期回路群５１から出力する（ｎ＋１）ビットの
同期データＡａおよびＢａを乗算し、（ｘ＋１）ビット
の和出力データＳｘ〜Ｓ0 および１ビットのキャリー出
力Ｃｘを出力する。
【０００６】出力同期回路群５３は、上記演算回路５２
から出力する（ｘ＋１）ビットの和出力データＳｘ〜Ｓ
0 および１ビットのキャリー出力Ｃｘ前記基本クロック
信号ＣＫ１に同期して取り込んで次段回路へ出力する。
から出力する（ｘ＋１）ビットの和出力データＳｘ〜Ｓ
0 および１ビットのキャリー出力Ｃｘ前記基本クロック
信号ＣＫ１に同期して取り込んで次段回路へ出力する。
【０００７】なお、前記入力同期回路群５１は、加算入
力データＢの各ビットＢｎ〜Ｂ0 に対応して設けられて
いる複数のレジスタ回路に対して、そのＬＳＢ（最下位
ビット）Ｂ0 側からＭＳＢ（最上位ビット）Ｂｎ側の順
に基本クロック信号ＣＫ１が入力し、さらに、加算入力
データＡの各ビットＡｎ〜Ａ0 に対応して設けられてい
る複数のレジスタ回路に対して、そのＬＳＢ（Ａ0 ）側
からＭＳＢ（Ａｎ）側の順に基本クロック信号ＣＫ１が
入力する。
力データＢの各ビットＢｎ〜Ｂ0 に対応して設けられて
いる複数のレジスタ回路に対して、そのＬＳＢ（最下位
ビット）Ｂ0 側からＭＳＢ（最上位ビット）Ｂｎ側の順
に基本クロック信号ＣＫ１が入力し、さらに、加算入力
データＡの各ビットＡｎ〜Ａ0 に対応して設けられてい
る複数のレジスタ回路に対して、そのＬＳＢ（Ａ0 ）側
からＭＳＢ（Ａｎ）側の順に基本クロック信号ＣＫ１が
入力する。
【０００８】同様に、前記出力同期回路群５３は、演算
回路５２から出力する複数ビットの加算出力データの各
ビットＳｘ〜Ｓ0 、Ｃｘに対応して設けられている複数
の同期回路に対して、その最下位ビットＳ0 側から最上
位ビットＣｘ側の順に基本クロック信号ＣＫ１が入力す
る。
回路５２から出力する複数ビットの加算出力データの各
ビットＳｘ〜Ｓ0 、Ｃｘに対応して設けられている複数
の同期回路に対して、その最下位ビットＳ0 側から最上
位ビットＣｘ側の順に基本クロック信号ＣＫ１が入力す
る。
【０００９】上記乗算回路において、演算回路５２は、
基本クロック信号ＣＫ１に同期したデータＢａ、Ａａが
入力した後に演算動作を行うようにタイミングを設定す
る必要があり、その設計段階において、入力データＢお
よびＡのタイミングを予想した上で演算回路５２におけ
る多ビットの加算に伴うキャリー伝搬などによる計算遅
延時間が問題になる。
基本クロック信号ＣＫ１に同期したデータＢａ、Ａａが
入力した後に演算動作を行うようにタイミングを設定す
る必要があり、その設計段階において、入力データＢお
よびＡのタイミングを予想した上で演算回路５２におけ
る多ビットの加算に伴うキャリー伝搬などによる計算遅
延時間が問題になる。
【００１０】なお、図６は、入力データＡ、Ｂと演算回
路５２におけるキャリー伝搬による計算遅延時間との関
係の一例を示しており、計算遅延時間は最大キャリー伝
搬時間Ｔ1 に依存していることが分かる。
路５２におけるキャリー伝搬による計算遅延時間との関
係の一例を示しており、計算遅延時間は最大キャリー伝
搬時間Ｔ1 に依存していることが分かる。
【００１１】そこで、演算回路５２から出力する出力デ
ータＳ、Ｃｘとして正しい数値が得られるように、キャ
リー伝搬などによる計算遅延時間を見込んで基本クロッ
ク信号ＣＫ１のタイミングに余裕を持たせるようにして
いるが、これにより加算同期回路の演算時間が余分に必
要となり、その動作速度が低下する。
ータＳ、Ｃｘとして正しい数値が得られるように、キャ
リー伝搬などによる計算遅延時間を見込んで基本クロッ
ク信号ＣＫ１のタイミングに余裕を持たせるようにして
いるが、これにより加算同期回路の演算時間が余分に必
要となり、その動作速度が低下する。
【００１２】また、図７に示すタイミング波形図のよう
に、例えば信号遅延などにより、出力同期回路群５３に
入力するクロック信号ＣＫ１−２のタイミングよりも入
力同期回路群５１に入力するクロック信号ＣＫ１−１の
タイミングが早くなった場合には、出力同期回路群５３
から次段回路へ加算出力データが出力されない内に入力
同期回路群５１の加算入力データが切り換わってしまう
と、加算出力データの最下位ビットのデータが変化する
（演算結果に誤りが発生する）などの誤動作が発生す
る。
に、例えば信号遅延などにより、出力同期回路群５３に
入力するクロック信号ＣＫ１−２のタイミングよりも入
力同期回路群５１に入力するクロック信号ＣＫ１−１の
タイミングが早くなった場合には、出力同期回路群５３
から次段回路へ加算出力データが出力されない内に入力
同期回路群５１の加算入力データが切り換わってしまう
と、加算出力データの最下位ビットのデータが変化する
（演算結果に誤りが発生する）などの誤動作が発生す
る。
【００１３】
【発明が解決しようとする課題】上記したように従来の
乗算回路は、演算回路におけるキャリー伝搬などによる
計算遅延時間を見込んでクロック信号のタイミングに余
裕を持たせる必要から動作速度が低下するという問題、
同期回路群に入力するクロック信号の信号遅延などに起
因して演算の誤動作が発生するという問題があった。
乗算回路は、演算回路におけるキャリー伝搬などによる
計算遅延時間を見込んでクロック信号のタイミングに余
裕を持たせる必要から動作速度が低下するという問題、
同期回路群に入力するクロック信号の信号遅延などに起
因して演算の誤動作が発生するという問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、動作速度の低下を抑制し、クロック信号の信
号遅延などに起因する演算の誤動作を防止し得る演算同
期回路を提供することを目的とする。
たもので、動作速度の低下を抑制し、クロック信号の信
号遅延などに起因する演算の誤動作を防止し得る演算同
期回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の演算同期回路
は、（ｎ＋１）ビットの入力データＡ（Ａｎ〜Ａ0 ）と
（ｎ＋１）ビットの入力データＢ（Ｂｎ〜Ｂ0 ）が並列
に入力し、第２の基本クロック信号ＣＫ２に同期して入
力データＢ（Ｂｎ〜Ｂ0 ）の最下位桁から最上位桁まで
および入力データＡ（Ａｎ〜Ａ0 ）の最下位桁から最上
位桁までを取り込み、（ｎ＋１）ビットの同期データＢ
ａ（Ｂna〜Ｂ0a）および（ｎ＋１）ビットの同期データ
Ａａ（Ａna〜Ａ0a）を出力する第１の同期回路群と、上
記第１の同期回路群から入力する（ｎ＋１）ビットの同
期データＡａ（Ａna〜Ａ0a）および（ｎ＋１）ビットの
同期データＢａ（Ｂna〜Ｂ0a）を受けて演算を行い、
（ｘ＋１）ビットの和出力データＳ（Ｓｘ〜Ｓ0 ）およ
びキャリー出力データＣ（Ｃｘ〜Ｃ0 ）を生成する演算
回路と、上記演算回路の出力データのうちの下位Ｐ（０
＜Ｐ＜ｘ）桁の和出力データＳｐ〜Ｓ0 およびキャリー
出力データＣ(p-1) 〜Ｃ0 の対応する桁のデータを加算
して和出力データＳpa〜Ｓ0aおよびキャリー出力データ
Ｃpaを生成する第１の第１加算回路群と、前記演算回路
の出力データのうちの上位Ｑ（０＜Ｑ＜ｘ、Ｑ＝ｘ−
Ｐ）桁の和出力データＳｘ〜Ｓ(p+1) 、キャリー出力デ
ータＣｘ〜Ｃｐおよび前記第１加算回路群から出力する
下位桁の和出力データＳpa〜Ｓ0a、キャリー出力データ
Ｃpaが並列に入力し、第１の基本クロック信号ＣＫ１に
同期して上記和出力データＳｘ〜Ｓ(p+1) 、キャリー出
力データＣｘ〜Ｃｐの最上位桁から最下位桁までおよび
上記和出力データＳpa〜Ｓ0a、キャリー出力データＣpa
の最上位桁から最下位桁までを取り込み、上位桁の和出
力データＳxa〜Ｓ(p+1)a、キャリー出力データＣxa〜Ｃ
paおよび下位桁の和出力データＳpb〜Ｓ0b、キャリー出
力データＣpbを出力する第２の同期回路群と、上記第２
の同期回路群から入力する上位桁の和出力データＳxa〜
Ｓ(p+1)a、キャリー出力データＣxa〜Ｃpaおよび下位桁
のキャリー出力データＣpbを加算して和出力データＳpb
〜Ｓ0bおよびキャリー出力データＣxbを出力する第２加
算回路群とを具備することを特徴とする。
は、（ｎ＋１）ビットの入力データＡ（Ａｎ〜Ａ0 ）と
（ｎ＋１）ビットの入力データＢ（Ｂｎ〜Ｂ0 ）が並列
に入力し、第２の基本クロック信号ＣＫ２に同期して入
力データＢ（Ｂｎ〜Ｂ0 ）の最下位桁から最上位桁まで
および入力データＡ（Ａｎ〜Ａ0 ）の最下位桁から最上
位桁までを取り込み、（ｎ＋１）ビットの同期データＢ
ａ（Ｂna〜Ｂ0a）および（ｎ＋１）ビットの同期データ
Ａａ（Ａna〜Ａ0a）を出力する第１の同期回路群と、上
記第１の同期回路群から入力する（ｎ＋１）ビットの同
期データＡａ（Ａna〜Ａ0a）および（ｎ＋１）ビットの
同期データＢａ（Ｂna〜Ｂ0a）を受けて演算を行い、
（ｘ＋１）ビットの和出力データＳ（Ｓｘ〜Ｓ0 ）およ
びキャリー出力データＣ（Ｃｘ〜Ｃ0 ）を生成する演算
回路と、上記演算回路の出力データのうちの下位Ｐ（０
＜Ｐ＜ｘ）桁の和出力データＳｐ〜Ｓ0 およびキャリー
出力データＣ(p-1) 〜Ｃ0 の対応する桁のデータを加算
して和出力データＳpa〜Ｓ0aおよびキャリー出力データ
Ｃpaを生成する第１の第１加算回路群と、前記演算回路
の出力データのうちの上位Ｑ（０＜Ｑ＜ｘ、Ｑ＝ｘ−
Ｐ）桁の和出力データＳｘ〜Ｓ(p+1) 、キャリー出力デ
ータＣｘ〜Ｃｐおよび前記第１加算回路群から出力する
下位桁の和出力データＳpa〜Ｓ0a、キャリー出力データ
Ｃpaが並列に入力し、第１の基本クロック信号ＣＫ１に
同期して上記和出力データＳｘ〜Ｓ(p+1) 、キャリー出
力データＣｘ〜Ｃｐの最上位桁から最下位桁までおよび
上記和出力データＳpa〜Ｓ0a、キャリー出力データＣpa
の最上位桁から最下位桁までを取り込み、上位桁の和出
力データＳxa〜Ｓ(p+1)a、キャリー出力データＣxa〜Ｃ
paおよび下位桁の和出力データＳpb〜Ｓ0b、キャリー出
力データＣpbを出力する第２の同期回路群と、上記第２
の同期回路群から入力する上位桁の和出力データＳxa〜
Ｓ(p+1)a、キャリー出力データＣxa〜Ｃpaおよび下位桁
のキャリー出力データＣpbを加算して和出力データＳpb
〜Ｓ0bおよびキャリー出力データＣxbを出力する第２加
算回路群とを具備することを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の演算同期
回路の第１の実施の形態として乗算回路の一例を示して
おり、その一具体例を図２に示している。ここでは、
（ｎ＋１）ビットの入力データＡ（Ａｎ〜Ａ0 ）と（ｎ
＋１）ビットの入力データＢ（Ｂｎ〜Ｂ0 ）との乗算を
行う例を示しており、上記入力データは例えばメモリの
アドレスを指定するためのアドレスデータである。
施の形態を詳細に説明する。図１は、本発明の演算同期
回路の第１の実施の形態として乗算回路の一例を示して
おり、その一具体例を図２に示している。ここでは、
（ｎ＋１）ビットの入力データＡ（Ａｎ〜Ａ0 ）と（ｎ
＋１）ビットの入力データＢ（Ｂｎ〜Ｂ0 ）との乗算を
行う例を示しており、上記入力データは例えばメモリの
アドレスを指定するためのアドレスデータである。
【００１７】この乗算回路において、１１は第１の同期
回路群（入力同期回路群）、１２は演算回路、１３は第
１加算回路群、１４…第２の同期回路群（出力同期回路
群）、１５…第２加算回路群、１６は第３の同期回路群
である。
回路群（入力同期回路群）、１２は演算回路、１３は第
１加算回路群、１４…第２の同期回路群（出力同期回路
群）、１５…第２加算回路群、１６は第３の同期回路群
である。
【００１８】前記入力同期回路群１１は、入力データＡ
（Ａｎ〜Ａ0 ）と入力データＢ（Ｂｎ〜Ｂ0 ）が並列に
入力し、第２の基本クロック信号ＣＫ２に同期して入力
データＢ（Ｂｎ〜Ｂ0 ）の最下位桁Ｂ0 から最上位桁Ｂ
ｎまでおよび入力データＡ（Ａｎ〜Ａ0 ）の最下位桁Ａ
0 から最上位桁Ａｎまでを取り込み、（ｎ＋１）ビット
の同期データＢａ（Ｂna〜Ｂ0a）および（ｎ＋１）ビッ
トの同期データＡａ（Ａna〜Ａ0a）を出力する。
（Ａｎ〜Ａ0 ）と入力データＢ（Ｂｎ〜Ｂ0 ）が並列に
入力し、第２の基本クロック信号ＣＫ２に同期して入力
データＢ（Ｂｎ〜Ｂ0 ）の最下位桁Ｂ0 から最上位桁Ｂ
ｎまでおよび入力データＡ（Ａｎ〜Ａ0 ）の最下位桁Ａ
0 から最上位桁Ａｎまでを取り込み、（ｎ＋１）ビット
の同期データＢａ（Ｂna〜Ｂ0a）および（ｎ＋１）ビッ
トの同期データＡａ（Ａna〜Ａ0a）を出力する。
【００１９】この場合、入力同期回路群１１は、入力デ
ータＢの各ビットに対応して設けられている複数のレジ
スタ回路および入力データＡの各ビットに対応して設け
られている複数のレジスタ回路ＳＲが全体として２（ｎ
＋１）ビットのシフトレジスタ回路を形成してなる。
ータＢの各ビットに対応して設けられている複数のレジ
スタ回路および入力データＡの各ビットに対応して設け
られている複数のレジスタ回路ＳＲが全体として２（ｎ
＋１）ビットのシフトレジスタ回路を形成してなる。
【００２０】そして、上記シフトレジスタ回路の初段回
路から最終段回路までに各対応して、入力データＢのＬ
ＳＢ（Ｂ0 ）からＭＳＢ（Ｂｎ）までのデータおよび入
力データＡのＬＳＢ（Ａ0 ）からＭＳＢ（Ａｎ）までの
データが入力し、上記初段回路側から第２の基本クロッ
ク信号ＣＫ２が入力する。
路から最終段回路までに各対応して、入力データＢのＬ
ＳＢ（Ｂ0 ）からＭＳＢ（Ｂｎ）までのデータおよび入
力データＡのＬＳＢ（Ａ0 ）からＭＳＢ（Ａｎ）までの
データが入力し、上記初段回路側から第２の基本クロッ
ク信号ＣＫ２が入力する。
【００２１】演算回路１２は、本例では（ｎ＋１）行×
（ｎ＋１）列のアレイ状に全加算回路ＦＡが配置されて
乗・加算を行うように接続されたキャリーセーブ方式の
部分積回路が用いられており、前記入力同期回路群１１
から入力する（ｎ＋１）ビットの同期データＡａ（Ａna
〜Ａ0a）および（ｎ＋１）ビットの同期データＢａ（Ｂ
na〜Ｂ0a）を受けて加算を行い、（ｘ＋１）ビットの和
出力データＳ（Ｓｘ〜Ｓ0 ）およびキャリー出力データ
Ｃ（Ｃｘ〜Ｃ0 ）を生成する。
（ｎ＋１）列のアレイ状に全加算回路ＦＡが配置されて
乗・加算を行うように接続されたキャリーセーブ方式の
部分積回路が用いられており、前記入力同期回路群１１
から入力する（ｎ＋１）ビットの同期データＡａ（Ａna
〜Ａ0a）および（ｎ＋１）ビットの同期データＢａ（Ｂ
na〜Ｂ0a）を受けて加算を行い、（ｘ＋１）ビットの和
出力データＳ（Ｓｘ〜Ｓ0 ）およびキャリー出力データ
Ｃ（Ｃｘ〜Ｃ0 ）を生成する。
【００２２】この場合、第１行目の全加算回路ＦＡは、
データＡａとデータＢａの最下位ビットＢ0aとの加算を
行い、第２行目の全加算回路ＦＡは、第１行目の全加算
回路ＦＡの出力（最下位桁を除く）とデータＡａとデー
タＢａのビットＢ1aとの加算を行い、第３行目の全加算
回路ＦＡは、第２行目の全加算回路ＦＡの出力（最下位
桁を除く）とデータＡａとデータＢａのビットＢ2aとの
加算を行い、第４行目の全加算回路ＦＡは、第３行目の
全加算回路ＦＡの出力（最下位桁を除く）とデータＡａ
とデータＢａの最上位ビットＢ3aとの加算を行う。
データＡａとデータＢａの最下位ビットＢ0aとの加算を
行い、第２行目の全加算回路ＦＡは、第１行目の全加算
回路ＦＡの出力（最下位桁を除く）とデータＡａとデー
タＢａのビットＢ1aとの加算を行い、第３行目の全加算
回路ＦＡは、第２行目の全加算回路ＦＡの出力（最下位
桁を除く）とデータＡａとデータＢａのビットＢ2aとの
加算を行い、第４行目の全加算回路ＦＡは、第３行目の
全加算回路ＦＡの出力（最下位桁を除く）とデータＡａ
とデータＢａの最上位ビットＢ3aとの加算を行う。
【００２３】上記部分積回路１２の出力データは、下位
Ｐ桁（０＜Ｐ＜ｘ）と上位Ｑ桁（０＜Ｑ＜ｘ、Ｑ＝ｘ−
Ｐ）とに２分され、下位桁の和出力データＳｐ〜Ｓ0 お
よびキャリー出力データＣ(p-1) 〜Ｃ0 は第１加算回路
群１３へ出力され、上位桁の和出力データＳｘ〜Ｓ(p+
1) およびキャリー出力データＣｘ〜Ｃｐは出力同期回
路群１４へ出力される。
Ｐ桁（０＜Ｐ＜ｘ）と上位Ｑ桁（０＜Ｑ＜ｘ、Ｑ＝ｘ−
Ｐ）とに２分され、下位桁の和出力データＳｐ〜Ｓ0 お
よびキャリー出力データＣ(p-1) 〜Ｃ0 は第１加算回路
群１３へ出力され、上位桁の和出力データＳｘ〜Ｓ(p+
1) およびキャリー出力データＣｘ〜Ｃｐは出力同期回
路群１４へ出力される。
【００２４】上記第１加算回路群１３は、本例ではＰ個
の全加算回路ＦＡからなり、そのキャリーラインが直列
に接続され、最下位桁の全加算回路ＦＡのキャリー入力
が“０”に固定されている。そして、前記部分積回路１
２から入力する下位Ｐ桁の和出力データＳｐ〜Ｓ0 およ
びキャリー出力データＣ(p-1) 〜Ｃ0 の対応する桁のデ
ータを加算して和出力データＳpa〜Ｓ0aおよびキャリー
出力データＣpaを生成し、前記出力同期回路群１４へ出
力する。
の全加算回路ＦＡからなり、そのキャリーラインが直列
に接続され、最下位桁の全加算回路ＦＡのキャリー入力
が“０”に固定されている。そして、前記部分積回路１
２から入力する下位Ｐ桁の和出力データＳｐ〜Ｓ0 およ
びキャリー出力データＣ(p-1) 〜Ｃ0 の対応する桁のデ
ータを加算して和出力データＳpa〜Ｓ0aおよびキャリー
出力データＣpaを生成し、前記出力同期回路群１４へ出
力する。
【００２５】出力同期回路群１４は、前記部分積回路１
２の出力データのうちの上位Ｑ桁の和出力データＳｘ〜
Ｓ(p+1) 、キャリー出力データＣｘ〜Ｃｐおよび前記第
１加算回路群１３から出力する下位Ｐ桁の和出力データ
Ｓpa〜Ｓ0a、キャリー出力データＣpaが並列に入力す
る。
２の出力データのうちの上位Ｑ桁の和出力データＳｘ〜
Ｓ(p+1) 、キャリー出力データＣｘ〜Ｃｐおよび前記第
１加算回路群１３から出力する下位Ｐ桁の和出力データ
Ｓpa〜Ｓ0a、キャリー出力データＣpaが並列に入力す
る。
【００２６】そして、第１の基本クロック信号ＣＫ１に
同期して上記和出力データＳｘ〜Ｓ(p+1) 、キャリー出
力データＣｘ〜Ｃｐの最上位桁Ｃｘから最下位桁Ｃｐま
でおよび前記和出力データＳpa〜Ｓ0a、キャリー出力デ
ータＣpaの最上位桁Ｃpaから最下位桁Ｓ0aまでを取り込
み、上位桁の和出力データＳxa〜Ｓ(p+1)a、キャリー出
力データＣxa〜Ｃpaおよび下位桁の和出力データＳpb〜
Ｓ0b、キャリー出力データＣpbを出力するこの場合、出
力同期回路群１４は、上位桁の入力データＣｘ〜Ｃｐお
よびＳｘ〜Ｓ(p+1) の各ビットに対応して設けられてい
る複数のレジスタ回路および下位桁の入力データＣpaお
よびＳpa〜Ｓ0aの各ビットに対応して設けられている複
数のレジスタ回路ＳＲが全体としてシフトレジスタ回路
を形成してなる。
同期して上記和出力データＳｘ〜Ｓ(p+1) 、キャリー出
力データＣｘ〜Ｃｐの最上位桁Ｃｘから最下位桁Ｃｐま
でおよび前記和出力データＳpa〜Ｓ0a、キャリー出力デ
ータＣpaの最上位桁Ｃpaから最下位桁Ｓ0aまでを取り込
み、上位桁の和出力データＳxa〜Ｓ(p+1)a、キャリー出
力データＣxa〜Ｃpaおよび下位桁の和出力データＳpb〜
Ｓ0b、キャリー出力データＣpbを出力するこの場合、出
力同期回路群１４は、上位桁の入力データＣｘ〜Ｃｐお
よびＳｘ〜Ｓ(p+1) の各ビットに対応して設けられてい
る複数のレジスタ回路および下位桁の入力データＣpaお
よびＳpa〜Ｓ0aの各ビットに対応して設けられている複
数のレジスタ回路ＳＲが全体としてシフトレジスタ回路
を形成してなる。
【００２７】そして、上記シフトレジスタ回路の初段回
路から最終段回路までに各対応して、上位桁の入力デー
タＣｘ〜ＣｐおよびＳｘ〜Ｓ(p+1) の最上位ビットＣｘ
から最下位ビットＣｐまでのデータと、下位桁の入力デ
ータＣpaおよびＳpa〜Ｓ0aの最上位ビットＣpaから最下
位ビットＳ0aまでのデータが入力し、上記初段回路側か
ら第１の基本クロック信号ＣＫ１が入力する。
路から最終段回路までに各対応して、上位桁の入力デー
タＣｘ〜ＣｐおよびＳｘ〜Ｓ(p+1) の最上位ビットＣｘ
から最下位ビットＣｐまでのデータと、下位桁の入力デ
ータＣpaおよびＳpa〜Ｓ0aの最上位ビットＣpaから最下
位ビットＳ0aまでのデータが入力し、上記初段回路側か
ら第１の基本クロック信号ＣＫ１が入力する。
【００２８】そして、上記第１の基本クロック信号ＣＫ
１が出力同期回路群１４を経た信号が前記第２の基本ク
ロック信号ＣＫ２として入力同期回路群１１に入力す
る。第２加算回路群１５は、上記出力同期回路群１４か
ら入力する上位桁の和出力データＳxa〜Ｓ(p+1)a、キャ
リー出力データＣxa〜Ｃpaおよび下位桁のキャリー出力
データＣpbを加算して和出力データＳxb〜Ｓ(p+1)bおよ
びキャリー出力データＣxbを出力する。
１が出力同期回路群１４を経た信号が前記第２の基本ク
ロック信号ＣＫ２として入力同期回路群１１に入力す
る。第２加算回路群１５は、上記出力同期回路群１４か
ら入力する上位桁の和出力データＳxa〜Ｓ(p+1)a、キャ
リー出力データＣxa〜Ｃpaおよび下位桁のキャリー出力
データＣpbを加算して和出力データＳxb〜Ｓ(p+1)bおよ
びキャリー出力データＣxbを出力する。
【００２９】上記第２加算回路群１５から出力するキャ
リー出力データＣxb、和出力データＳxb〜Ｓ(p+1)bおよ
び前記出力同期回路群１４から出力する下位桁の和出力
データＳpb〜Ｓ0bが乗算出力データとなる。
リー出力データＣxb、和出力データＳxb〜Ｓ(p+1)bおよ
び前記出力同期回路群１４から出力する下位桁の和出力
データＳpb〜Ｓ0bが乗算出力データとなる。
【００３０】なお、上記実施の形態において、必要に応
じて、乗算出力データを第３の同期回路群１６に入力
し、第３の基本クロック信号ＣＫ３に同期してキャリー
出力データＣxc、和出力データＳxc〜Ｓ(p+1)cを取り出
したり、あるいは、乗算出力データを第３の加算回路群
（図示せず）に入力し、第３の加算データ（図示せず）
と加算することも可能である。
じて、乗算出力データを第３の同期回路群１６に入力
し、第３の基本クロック信号ＣＫ３に同期してキャリー
出力データＣxc、和出力データＳxc〜Ｓ(p+1)cを取り出
したり、あるいは、乗算出力データを第３の加算回路群
（図示せず）に入力し、第３の加算データ（図示せず）
と加算することも可能である。
【００３１】上記実施の形態の乗算回路においては、部
分積回路１２の計算結果である（ｘ＋１）ビットの和出
力データＳ（Ｓｘ〜Ｓ0 ）およびキャリー出力データＣ
（Ｃｘ〜Ｃ0 ）をそれぞれ上位Ｑ桁と下位Ｐ桁とに２分
し、下位桁の和出力データＳｐ〜Ｓ0 およびキャリー出
力データＣ(p-1) 〜Ｃ0 を第１加算回路群１３へ出力
し、上位桁の和出力データＳｘ〜Ｓ(p+1) およびキャリ
ー出力データＣｘ〜Ｃｐを出力同期回路群１４へ出力す
る。
分積回路１２の計算結果である（ｘ＋１）ビットの和出
力データＳ（Ｓｘ〜Ｓ0 ）およびキャリー出力データＣ
（Ｃｘ〜Ｃ0 ）をそれぞれ上位Ｑ桁と下位Ｐ桁とに２分
し、下位桁の和出力データＳｐ〜Ｓ0 およびキャリー出
力データＣ(p-1) 〜Ｃ0 を第１加算回路群１３へ出力
し、上位桁の和出力データＳｘ〜Ｓ(p+1) およびキャリ
ー出力データＣｘ〜Ｃｐを出力同期回路群１４へ出力す
る。
【００３２】そして、第１加算回路群１３は、部分積回
路１２から入力する下位桁の和出力データＳｐ〜Ｓ0 お
よびキャリー出力データＣ(p-1) 〜Ｃ0 の対応する桁の
データを加算して和出力データＳpa〜Ｓ0aおよびキャリ
ー出力データＣpaを生成し、出力同期回路群１４へ出力
する。
路１２から入力する下位桁の和出力データＳｐ〜Ｓ0 お
よびキャリー出力データＣ(p-1) 〜Ｃ0 の対応する桁の
データを加算して和出力データＳpa〜Ｓ0aおよびキャリ
ー出力データＣpaを生成し、出力同期回路群１４へ出力
する。
【００３３】そして、出力同期回路群１４は、部分積回
路１２の計算結果のうちの上位桁の入力データＣｘ〜Ｃ
ｐおよびＳｘ〜Ｓ(p+1) の最上位ビットから最下位ビッ
トまでのデータと、第１加算回路群１３から入力する和
出力データＳpa〜Ｓ0aおよびキャリー出力データＣpaの
最上位ビットから最下位ビットまでのデータを第１の基
本クロック信号ＣＫ１に同期して取り込み、上位桁の和
出力データＳxa〜Ｓ(p+1)a、キャリー出力データＣxa〜
Ｃpaおよび下位桁の和出力データＳpb〜Ｓ0b、キャリー
出力データＣpbを出力する。
路１２の計算結果のうちの上位桁の入力データＣｘ〜Ｃ
ｐおよびＳｘ〜Ｓ(p+1) の最上位ビットから最下位ビッ
トまでのデータと、第１加算回路群１３から入力する和
出力データＳpa〜Ｓ0aおよびキャリー出力データＣpaの
最上位ビットから最下位ビットまでのデータを第１の基
本クロック信号ＣＫ１に同期して取り込み、上位桁の和
出力データＳxa〜Ｓ(p+1)a、キャリー出力データＣxa〜
Ｃpaおよび下位桁の和出力データＳpb〜Ｓ0b、キャリー
出力データＣpbを出力する。
【００３４】そして、第２加算回路群１５は、出力同期
回路群１４から入力する上位桁の和出力データＳxa〜Ｓ
(p+1)a、キャリー出力データＣxa〜Ｃpaおよび下位桁の
キャリー出力データＣpbを加算して和出力データＳxb〜
Ｓ(p+1)bおよびキャリー出力データＣxbを出力する。
回路群１４から入力する上位桁の和出力データＳxa〜Ｓ
(p+1)a、キャリー出力データＣxa〜Ｃpaおよび下位桁の
キャリー出力データＣpbを加算して和出力データＳxb〜
Ｓ(p+1)bおよびキャリー出力データＣxbを出力する。
【００３５】そして、第２加算回路群１５から出力する
キャリー出力データＣxb、和出力データＳxb〜Ｓ(p+1)b
および出力同期回路群１４から出力する下位桁の和出力
データＳpb〜Ｓ0bが乗算出力データとなる。
キャリー出力データＣxb、和出力データＳxb〜Ｓ(p+1)b
および出力同期回路群１４から出力する下位桁の和出力
データＳpb〜Ｓ0bが乗算出力データとなる。
【００３６】この場合、第１の基本クロック信号ＣＫ１
が出力同期回路群１４を最上位ビット側から最下位ビッ
ト側まで順次通過した信号が第２の基本クロック信号Ｃ
Ｋ２として入力同期回路群１１に入力し、その最下位ビ
ット側から最上位ビット側まで順次入力する。
が出力同期回路群１４を最上位ビット側から最下位ビッ
ト側まで順次通過した信号が第２の基本クロック信号Ｃ
Ｋ２として入力同期回路群１１に入力し、その最下位ビ
ット側から最上位ビット側まで順次入力する。
【００３７】即ち、上記実施の形態の乗算回路において
は、部分積回路１２の計算結果のうちの上位桁のデータ
と下位桁のデータとが２分され、上位桁のデータは第１
の基本クロック信号ＣＫ１に同期して出力同期回路群１
４を経た後に第２加算回路群１５で加算され、下位桁の
データは第１加算回路群１３で加算された後に第１の基
本クロック信号ＣＫ１に同期して出力同期回路群１４を
経て出力する。そして、次に部分積回路１２で計算すべ
き入力データが第１の基本クロック信号ＣＫ１より遅延
した第２の基本クロック信号ＣＫ２に同期して入力同期
回路群１１を経て部分積回路１２に入力する。
は、部分積回路１２の計算結果のうちの上位桁のデータ
と下位桁のデータとが２分され、上位桁のデータは第１
の基本クロック信号ＣＫ１に同期して出力同期回路群１
４を経た後に第２加算回路群１５で加算され、下位桁の
データは第１加算回路群１３で加算された後に第１の基
本クロック信号ＣＫ１に同期して出力同期回路群１４を
経て出力する。そして、次に部分積回路１２で計算すべ
き入力データが第１の基本クロック信号ＣＫ１より遅延
した第２の基本クロック信号ＣＫ２に同期して入力同期
回路群１１を経て部分積回路１２に入力する。
【００３８】このように部分積回路１２の計算結果のう
ちの下位桁のデータの加算に伴うキャリーの伝搬と上位
桁のデータの加算に伴うキャリーの伝搬とが出力同期回
路群１４により分離されており、部分積回路１２の計算
結果のうちの上位桁のデータと下位桁のデータとがそれ
ぞれが異なるタイミングで加算される。
ちの下位桁のデータの加算に伴うキャリーの伝搬と上位
桁のデータの加算に伴うキャリーの伝搬とが出力同期回
路群１４により分離されており、部分積回路１２の計算
結果のうちの上位桁のデータと下位桁のデータとがそれ
ぞれが異なるタイミングで加算される。
【００３９】従って、キャリーの伝搬に伴う計算時間の
遅延（つまり、キャリー伝搬経路の長さに依存して上位
ビット側と下位ビット側とで算出時間のずれが生じ
る。）による影響が見掛け上小さくなり、加算入力デー
タの演算時間を短縮できる。
遅延（つまり、キャリー伝搬経路の長さに依存して上位
ビット側と下位ビット側とで算出時間のずれが生じ
る。）による影響が見掛け上小さくなり、加算入力デー
タの演算時間を短縮できる。
【００４０】なお、図３は、加算入力データＡ、Ｂと加
算回路群１３、１５におけるキャリー伝搬による計算遅
延時間との関係の一例を示しており、第１加算回路群１
３におけるキャリー伝搬と第２加算回路群１５における
キャリー伝搬とが分離されているので、計算遅延時間は
第１加算回路群１３における最下位ビットから最上位ビ
ットまでのキャリー伝搬時間Ｔ3 または第２加算回路群
１５における最下位ビットから最上位ビットまでのキャ
リー伝搬時間Ｔ2 に依存していることが分かる。
算回路群１３、１５におけるキャリー伝搬による計算遅
延時間との関係の一例を示しており、第１加算回路群１
３におけるキャリー伝搬と第２加算回路群１５における
キャリー伝搬とが分離されているので、計算遅延時間は
第１加算回路群１３における最下位ビットから最上位ビ
ットまでのキャリー伝搬時間Ｔ3 または第２加算回路群
１５における最下位ビットから最上位ビットまでのキャ
リー伝搬時間Ｔ2 に依存していることが分かる。
【００４１】また、出力同期回路群１４では第１の基本
クロック信号ＣＫ１により部分積回路１２の計算結果の
うちの上位桁データから下位桁データの順に取り出し、
入力同期回路群１１では第１の基本クロック信号ＣＫ１
より遅延した第２の基本クロック信号ＣＫ２により加算
入力データのうちの下位桁データから上位桁データの順
に取り込む。
クロック信号ＣＫ１により部分積回路１２の計算結果の
うちの上位桁データから下位桁データの順に取り出し、
入力同期回路群１１では第１の基本クロック信号ＣＫ１
より遅延した第２の基本クロック信号ＣＫ２により加算
入力データのうちの下位桁データから上位桁データの順
に取り込む。
【００４２】これにより、出力同期用の第１の基本クロ
ック信号ＣＫ１と入力同期用の第２の基本クロック信号
ＣＫとの位相関係の設定が容易になり、タイミング回路
の単純化が可能であり、部分積回路１２の計算結果が出
力されない内に加算入力データが切り換わることにより
出力データが変化する（演算結果に誤りが発生する）な
どの誤動作は発生しなくなる。換言すれば、加算回路群
におけるキャリー伝搬による計算遅延時間の見積もりや
シミュレーションを簡略化できる。
ック信号ＣＫ１と入力同期用の第２の基本クロック信号
ＣＫとの位相関係の設定が容易になり、タイミング回路
の単純化が可能であり、部分積回路１２の計算結果が出
力されない内に加算入力データが切り換わることにより
出力データが変化する（演算結果に誤りが発生する）な
どの誤動作は発生しなくなる。換言すれば、加算回路群
におけるキャリー伝搬による計算遅延時間の見積もりや
シミュレーションを簡略化できる。
【００４３】しかも、第１加算回路群１３での加算時間
と第２加算回路群１５での加算時間とに余分の演算時間
を持たせる必要がなくなり、その動作速度の低下を防止
することが可能になる。
と第２加算回路群１５での加算時間とに余分の演算時間
を持たせる必要がなくなり、その動作速度の低下を防止
することが可能になる。
【００４４】また、上記実施の形態では、部分積回路１
２の出力側の加算回路群を２つの加算回路群（第１加算
回路群１３、第２加算回路群１５）に分離してその中間
に出力同期回路群１４を挿入したが、さらに、上記第１
加算回路群１３、第２加算回路群１５を複数に分離して
その中間に同期回路群を挿入するように変形実施するこ
とが可能である。
２の出力側の加算回路群を２つの加算回路群（第１加算
回路群１３、第２加算回路群１５）に分離してその中間
に出力同期回路群１４を挿入したが、さらに、上記第１
加算回路群１３、第２加算回路群１５を複数に分離して
その中間に同期回路群を挿入するように変形実施するこ
とが可能である。
【００４５】図４は、図１の演算同期回路の一変形例を
示しており、図１と比べて、（１）第１加算回路群を２
つの加算回路群１３１、１３２に分離してその中間に同
期回路群１４１を挿入し、前記第２加算回路群を２つの
加算回路群１５１、１５２に分離してその中間に同期回
路群１４２を挿入している点、（２）第１の基本クロッ
ク信号ＣＫ１を最初に同期回路群１４２に入力し、これ
を通過した第１の基本クロック信号ＣＫ１を同期回路群
１４１に入力し、これを通過した第１の基本クロック信
号ＣＫ１を第２の基本クロック信号ＣＫ２として入力同
期回路群１１に入力している点が異なり、その他は同じ
であるので図１中と同一符号を付している。
示しており、図１と比べて、（１）第１加算回路群を２
つの加算回路群１３１、１３２に分離してその中間に同
期回路群１４１を挿入し、前記第２加算回路群を２つの
加算回路群１５１、１５２に分離してその中間に同期回
路群１４２を挿入している点、（２）第１の基本クロッ
ク信号ＣＫ１を最初に同期回路群１４２に入力し、これ
を通過した第１の基本クロック信号ＣＫ１を同期回路群
１４１に入力し、これを通過した第１の基本クロック信
号ＣＫ１を第２の基本クロック信号ＣＫ２として入力同
期回路群１１に入力している点が異なり、その他は同じ
であるので図１中と同一符号を付している。
【００４６】上記変形例においても、基本的には図１の
回路と同様の効果が得られる。なお、上記実施の形態は
乗算回路を示したが、本発明は上記実施の形態に限ら
ず、演算回路としてキャリー伝搬を伴う加算回路群を有
する加算同期回路などにも一般的に適用することが可能
である。
回路と同様の効果が得られる。なお、上記実施の形態は
乗算回路を示したが、本発明は上記実施の形態に限ら
ず、演算回路としてキャリー伝搬を伴う加算回路群を有
する加算同期回路などにも一般的に適用することが可能
である。
【００４７】
【発明の効果】上述したように本発明によれば、動作速
度の低下を抑制し、クロック信号の信号遅延などに起因
する演算の誤動作を防止し得る演算同期回路を提供する
ことができる。
度の低下を抑制し、クロック信号の信号遅延などに起因
する演算の誤動作を防止し得る演算同期回路を提供する
ことができる。
【図１】 本発明の第１の実施の形態に係る演算同期回
路を示すブロック図。
路を示すブロック図。
【図２】 図１の演算同期回路の一具体例を示す回路
図。
図。
【図３】 図２の演算同期回路における加算入力データ
と加算回路群におけるキャリー伝搬による計算遅延時間
との関係の一例を示す図。
と加算回路群におけるキャリー伝搬による計算遅延時間
との関係の一例を示す図。
【図４】 図１の演算同期回路の一変形例を示すブロッ
ク図。
ク図。
【図５】 従来の加算同期回路の一例を示すブロック
図。
図。
【図６】 図５の演算同期回路における加算入力データ
と加算回路群におけるキャリー伝搬による計算遅延時間
との関係の一例を示す図。
と加算回路群におけるキャリー伝搬による計算遅延時間
との関係の一例を示す図。
【図７】 図５の演算同期回路における出力同期回路群
に入力するクロック信号ＣＫ１−２のタイミングよりも
入力同期回路群に入力するクロック信号ＣＫ１−１のタ
イミングが早くなった場合に誤動作が発生する様子を示
すタイミング波形図。
に入力するクロック信号ＣＫ１−２のタイミングよりも
入力同期回路群に入力するクロック信号ＣＫ１−１のタ
イミングが早くなった場合に誤動作が発生する様子を示
すタイミング波形図。
１１…第１の同期回路群（入力同期回路群）、１２…演
算回路（部分積回路）、１３…第１加算回路群、１４…
第２の同期回路群（出力同期回路群）、１５…第２加算
回路群、１６…第３の同期回路群。
算回路（部分積回路）、１３…第１加算回路群、１４…
第２の同期回路群（出力同期回路群）、１５…第２加算
回路群、１６…第３の同期回路群。
Claims (7)
- 【請求項１】 （ｎ＋１）ビットの入力データＡ（Ａｎ
〜Ａ0 ）と（ｎ＋１）ビットの入力データＢ（Ｂｎ〜Ｂ
0 ）が並列に入力し、第２の基本クロック信号ＣＫ２に
同期して入力データＢ（Ｂｎ〜Ｂ0 ）の最下位桁Ｂ0 か
ら最上位桁Ｂｎまでおよび入力データＡ（Ａｎ〜Ａ0 ）
の最下位桁Ａ0 から最上位桁Ａｎまでを取り込み、（ｎ
＋１）ビットの同期データＢａ（Ｂna〜Ｂ0a）および
（ｎ＋１）ビットの同期データＡａ（Ａna〜Ａ0a）を出
力する第１の同期回路群と、 上記第１の同期回路群から入力する（ｎ＋１）ビットの
同期データＡａ（Ａna〜Ａ0a）および（ｎ＋１）ビット
の同期データＢａ（Ｂna〜Ｂ0a）を受けて演算を行い、
（ｘ＋１）ビットの和出力データＳ（Ｓｘ〜Ｓ0 ）およ
びキャリー出力データＣ（Ｃｘ〜Ｃ0 ）を生成する演算
回路と、 上記演算回路の出力データのうちの下位Ｐ（０＜Ｐ＜
ｘ）桁の和出力データＳｐ〜Ｓ0 およびキャリー出力デ
ータＣ(p-1) 〜Ｃ0 の対応する桁のデータを加算して和
出力データＳpa〜Ｓ0aおよびキャリー出力データＣpaを
生成する第１の第１加算回路群と、 前記演算回路の出力データのうちの上位Ｑ（０＜Ｑ＜
ｘ、Ｑ＝ｘ−Ｐ）桁の和出力データＳｘ〜Ｓ(p+1) 、キ
ャリー出力データＣｘ〜Ｃｐおよび前記第１加算回路群
から出力する下位桁の和出力データＳpa〜Ｓ0a、キャリ
ー出力データＣpaが並列に入力し、第１の基本クロック
信号ＣＫ１に同期して上記和出力データＳｘ〜Ｓ(p+1)
、キャリー出力データＣｘ〜Ｃｐの最上位桁Ｃｘから
最下位桁Ｃｐまでおよび上記和出力データＳpa〜Ｓ0a、
キャリー出力データＣpaの最上位桁Ｃpaから最下位桁Ｓ
0aまでを取り込み、上位桁の和出力データＳxa〜Ｓ(p+
1)a、キャリー出力データＣxa〜Ｃpaおよび下位桁の和
出力データＳpb〜Ｓ0b、キャリー出力データＣpbを出力
する第２の同期回路群と、 上記第２の同期回路群から入力する上位桁の和出力デー
タＳxa〜Ｓ(p+1)a、キャリー出力データＣxa〜Ｃpaおよ
び下位桁のキャリー出力データＣpbを加算して和出力デ
ータＳxb〜Ｓ(p+1)bおよびキャリー出力データＣxbを出
力する第２加算回路群とを具備することを特徴とする演
算同期回路。 - 【請求項２】 請求項１記載の演算同期回路において、 前記第１の同期回路群は、入力データＢの各ビットに対
応して設けられている複数のレジスタ回路および入力デ
ータＡの各ビットに対応して設けられている複数のレジ
スタ回路が全体として２（ｎ＋１）ビットのシフトレジ
スタ回路を形成してなり、上記シフトレジスタ回路の初
段回路から最終段回路までに各対応して入力データＢの
最下位ビットから最上位ビットまでのデータおよび入力
データＡの最下位ビットから最上位ビットまでのデータ
が入力し、上記初段回路に前記第２の基本クロック信号
ＣＫ２が入力することを特徴とする演算同期回路。 - 【請求項３】 請求項１記載の演算同期回路において、 前記演算回路は、（ｎ＋１）行×（ｎ＋１）列のアレイ
状に全加算回路が配置されて乗・加算を行うように接続
された部分積回路が用いられており、第１行目の全加算
回路は、前記データＡａと前記データＢａの最下位ビッ
トＢ0aとの加算を行い、第（ｎ＋１）行目の全加算回路
は、第ｎ行目の全加算回路の出力のうちの最下位桁以外
のデータと前記データＡａと前記データＢａの最上位ビ
ットＢnaとの加算を行うことを特徴とする演算同期回
路。 - 【請求項４】 請求項３記載の演算同期回路において、 第１加算回路群は、Ｐ個の全加算回路からなり、そのキ
ャリーラインが直列に接続され、最下位桁の全加算回路
のキャリー入力が“０”に固定されていることを特徴と
する演算同期回路。 - 【請求項５】 請求項３記載の演算同期回路において、 前記第２の同期回路群は、前記演算回路から出力する上
位桁の入力データＣｘ〜ＣｐおよびＳｘ〜Ｓ(p+1) の各
ビットに対応して設けられている複数のレジスタ回路お
よび前記第１加算回路群から出力する下位桁の入力デー
タＣpaおよびＳpa〜Ｓ0aの各ビットに対応して設けられ
ている複数のレジスタ回路が全体としてシフトレジスタ
回路を形成してなり、上記シフトレジスタ回路の初段回
路から最終段回路までに各対応して、上位桁の入力デー
タＣｘ〜ＣｐおよびＳｘ〜Ｓ(p+1) の最上位ビットＣｘ
から最下位ビットＣｐまでのデータと下位桁の入力デー
タＣpaおよびＳpa〜Ｓ0aの最上位ビットＣpaから最下位
ビットＳ0aまでのデータが入力し、上記初段回路に第１
の基本クロック信号ＣＫ１が入力することを特徴とする
演算同期回路。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
演算同期回路において、前記第１の基本クロック信号Ｃ
Ｋ１が前記第２の同期回路群を経た信号が前記第２の基
本クロック信号ＣＫ２として前記第１の同期回路群に入
力することを特徴とする演算同期回路。 - 【請求項７】 請求項１乃至５のいずれか１項に記載の
演算同期回路において、さらに、前記第２加算回路群か
ら出力するキャリー出力データＣxb、和出力データＳpb
〜Ｓ0bおよび前記第２の同期回路群から出力する下位桁
の和出力データＳpb〜Ｓ0bを第３の基本クロック信号Ｃ
Ｋ３に同期して取り出す第３の同期回路群を具備するこ
とを特徴とする演算同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21901895A JP3561051B2 (ja) | 1995-08-28 | 1995-08-28 | 演算同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21901895A JP3561051B2 (ja) | 1995-08-28 | 1995-08-28 | 演算同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0962488A true JPH0962488A (ja) | 1997-03-07 |
| JP3561051B2 JP3561051B2 (ja) | 2004-09-02 |
Family
ID=16728970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21901895A Expired - Fee Related JP3561051B2 (ja) | 1995-08-28 | 1995-08-28 | 演算同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3561051B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100766023B1 (ko) * | 2005-06-16 | 2007-10-11 | 엘지전자 주식회사 | 전자레인지의 에어덕트 설치구조 |
| JP2014093085A (ja) * | 2012-10-31 | 2014-05-19 | Intel Corp | 入力データ値に応じたｆｍａユニットにおける電力消費の低減 |
-
1995
- 1995-08-28 JP JP21901895A patent/JP3561051B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100766023B1 (ko) * | 2005-06-16 | 2007-10-11 | 엘지전자 주식회사 | 전자레인지의 에어덕트 설치구조 |
| JP2014093085A (ja) * | 2012-10-31 | 2014-05-19 | Intel Corp | 入力データ値に応じたｆｍａユニットにおける電力消費の低減 |
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| Publication number | Publication date |
|---|---|
| JP3561051B2 (ja) | 2004-09-02 |
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