JPH0520026A - Parallel full adder - Google Patents
Parallel full adderInfo
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- JPH0520026A JPH0520026A JP17635391A JP17635391A JPH0520026A JP H0520026 A JPH0520026 A JP H0520026A JP 17635391 A JP17635391 A JP 17635391A JP 17635391 A JP17635391 A JP 17635391A JP H0520026 A JPH0520026 A JP H0520026A
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- data
- full
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は並列全加算器に関し、特
にテレビジョン信号の高速ディジタル処理に適用する並
列全加算器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel full adder, and more particularly to a parallel full adder applied to high speed digital processing of television signals.
【０００２】[0002]
【従来の技術】図２は従来の並列全加算器の一例を示す
ブロック図であり、加算データＤ１０および被加算デー
タＤ２０を全加算回路１〜３にそれぞれ分割して入力し
て加算する場合を示している。全加算回路１〜３は、所
定ビット数の加算データおよび被加算データをそれぞれ
加算して、加算出力データおよびキャリー信号を送出す
る。2. Description of the Related Art FIG. 2 is a block diagram showing an example of a conventional parallel full adder, and shows a case where the addition data D10 and the data to be added D20 are respectively divided into full addition circuits 1 to 3 and inputted and added. Shows. The full adder circuits 1 to 3 add the addition data of a predetermined number of bits and the addition target data, respectively, and output addition output data and a carry signal.
【０００３】ここで、全加算回路１は、加算データＤ１
０および被加算データＤ２０のＬＳＢビットを含む下位
ビット群Ｄ１１とＤ２１とを加算して、加算出力データ
Ｄ１およびキャリー信号Ｃ１を出力する。また全加算回
路２は、全加算回路１からキャリー信号Ｃ１を受けてビ
ット群Ｄ１２とＤ２２とを加算して、加算出力データＤ
２およびキャリー信号Ｃ２を出力する。同様に、全加算
回路３は、全加算回路２からキャリー信号Ｃ２を受け、
加算データＤ１０および被加算データＤ２０のＭＳＢビ
ットを含む上位ビット群Ｄ１３とＤ２３とを加算し、加
算出力データＤ３を出力する。加算出力データＤ１，Ｄ
２，Ｄ３を合成することにより、加算出力データＤ０を
得ている。Here, the full adder circuit 1 is configured to add data D1.
The lower bit groups D11 and D21 including 0 and the LSB bit of the data to be added D20 are added, and the addition output data D1 and the carry signal C1 are output. Further, full adder circuit 2 receives carry signal C1 from full adder circuit 1, adds bit groups D12 and D22, and outputs addition output data D1.
2 and carry signal C2. Similarly, the full adder circuit 3 receives the carry signal C2 from the full adder circuit 2,
The high-order bit groups D13 and D23 including the MSB bits of the addition data D10 and the data to be added D20 are added, and the addition output data D3 is output. Addition output data D1, D
The addition output data D0 is obtained by combining 2 and D3.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の並列全
加算器では、上位ビット群の全加算回路は、下位ビット
群の全加算回路からのキャリー信号を受けて加算結果を
出力している。すなわち、キャリー信号を下位の全加算
回路から上位の全加算回路へ伝搬させている。従って、
各全加算回路は、キャリー信号が伝搬してくるまで待機
状態となるので加算処理効率が低下し、高速に加算処理
ができないという問題点がある。In the conventional parallel full adder described above, the full adder circuit of the upper bit group receives the carry signal from the full adder circuit of the lower bit group and outputs the addition result. That is, the carry signal is propagated from the lower full adder circuit to the upper full adder circuit. Therefore,
Since each full adder circuit is in a standby state until the carry signal is propagated, there is a problem that the addition processing efficiency is lowered and the addition processing cannot be performed at high speed.
【０００５】本発明の目的は、全加算回路のキャリー信
号待ち時間を低減させることにより、高速加算が可能な
並列全加算器を提供することにある。An object of the present invention is to provide a parallel full adder capable of high speed addition by reducing the carry signal waiting time of the full adder circuit.
【０００６】[0006]
【課題を解決するための手段】本発明の並列全加算器
は、加算データおよび被加算データを、ＬＳＢを含む第
１のビット群からＭＳＢを含む第ｎ（ｎは２以上の整
数）のビット群までそれぞれｎ分割し、第１から第ｎま
でのｎ個の全加算回路にそれぞれ入力して加算する並列
全加算器において、前記ｎ分割した加算データおよび被
加算データをクロック信号に応じてそれぞれラッチして
前記全加算回路へ送出する第１から第ｎまでのｎ段縦続
接続された加算入力データラッチ回路群と、前記ｎ個の
全加算回路からそれぞれ出力される加算出力データを前
記クロック信号に応じてそれぞれラッチして出力する第
１から第ｎまでのｎ段縦続接続された加算出力データラ
ッチ回路群と、前記第１から第ｎ−１までの各全加算回
路が出力するキャリー信号を前記クロック信号に応じて
それぞれラッチして直上位の各全加算回路へ送出するｎ
−１個のキャリーラッチ回路群とを備えて構成される。
また、第ｋ（ｋは１≦ｋ≦ｎの整数）の前記全加算回路
は、第１から第ｋまでのｋ段の前記加算入力データラッ
チ回路群を介して第ｋの前記ビット群を受け、また第ｋ
から第ｎまでのｎ＋１−ｋ段の前記加算出力データラッ
チ回路群を介し加算出力データを送出するように構成さ
れる。According to the parallel full adder of the present invention, the addition data and the augmented data are transferred from the first bit group including the LSB to the nth bit (n is an integer of 2 or more) including the MSB. In a parallel full adder that divides each group into n and inputs to each of n first to nth full adders to perform addition, the added data and the added data that are divided into n are respectively divided according to a clock signal. A group of first to n-th cascaded addition input data latch circuits for latching and sending to the full addition circuit, and addition output data respectively output from the n full addition circuits, to the clock signal. 1 to nth cascaded addition output data latch circuit groups which are respectively latched and output in accordance with the above, and a carry output from each of the first to n-1th full addition circuits. n, each sending and latched into the respective full adders straight upper according to No. on the clock signal
-1 carry latch circuit group.
The k-th (k is an integer of 1 ≦ k ≦ n) full-addition circuit receives the k-th bit group through the k-th addition input data latch circuit group from the first to the k-th. , K-th
It is configured to send the addition output data via the addition output data latch circuit group of the (n + 1) -kth stages from the nth to the nth.
【０００７】[0007]
【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.
【０００８】図１は本発明の一実施例を示すブロック図
であり、加算データＤ１０および被加算データＤ２０を
全加算回路１〜３にそれぞれ分割して入力して加算する
場合を示している。全加算回路１〜３は、所定ビット数
の加算データおよび被加算データをそれぞれ加算して、
加算出力データおよびキャリー信号を送出する。また、
ラッチ回路４〜１１は、クロック信号Ｐの立上りで入力
信号をラッチする。FIG. 1 is a block diagram showing an embodiment of the present invention, and shows a case where the addition data D10 and the addition target data D20 are divided into full adder circuits 1 to 3 and input and added. The full adder circuits 1 to 3 add the addition data of a predetermined number of bits and the addition target data, respectively,
The addition output data and the carry signal are transmitted. Also,
The latch circuits 4 to 11 latch the input signal at the rising edge of the clock signal P.
【０００９】ここで、全加算回路１は、加算データＤ１
０および被加算データＤ２０のＬＳＢビットを含む下位
ビット群Ｄ１１とＤ２１とを、ラッチ回路４を介して受
けて加算し、加算出力データＤ１およびキャリー信号Ｃ
１を出力する。全加算回路２は、キャリー信号Ｃ１をラ
ッチ回路７を介して受けると共に、ビット群Ｄ１２とＤ
２２とをラッチ回路４および５を介して受けて加算し、
加算出力データＤ２およびキャリー信号Ｃ２を出力す
る。全加算回路３は、キャリー信号Ｃ２をラッチ回路８
を介して受けると共に、加算データＤ１０および被加算
データＤ２０のＭＳＢビットを含む上位ビット群ビット
群Ｄ１３とＤ２３とをラッチ回路４，５および６を介し
て受けて加算し、加算出力データＤ３を出力する。Here, the full adder circuit 1 adds the addition data D1.
0 and the lower bit group D11 and D21 including the LSB bit of the data to be added D20 are received via the latch circuit 4 and added, and the addition output data D1 and the carry signal C are added.
1 is output. The full adder circuit 2 receives the carry signal C1 via the latch circuit 7 and also receives the bit groups D12 and D.
22 is received via the latch circuits 4 and 5 and added,
It outputs addition output data D2 and carry signal C2. The full adder circuit 3 latches the carry signal C2 into the latch circuit 8
Via the latch circuits 4, 5 and 6, the upper bit group bit groups D13 and D23 including the MSB bit of the addition data D10 and the addition target data D20 are added via To do.
【００１０】このようにラッチ回路４，５，６を設ける
ことにより、全加算回路２，３に入力するキャリー信号
と加算および被加算データとをクロック信号Ｐに同期さ
せて同時に供給できる。By providing the latch circuits 4, 5 and 6 in this manner, the carry signal and the addition and addition target data input to the full adders 2 and 3 can be simultaneously supplied in synchronization with the clock signal P.
【００１１】一方、全加算回路１の加算出力データＤ１
は、ラッチ回路９，１０，１１を介して出力データとし
て送出される。また、全加算回路２の加算出力データＤ
２は、ラッチ回路１０，１１を介して出力データとして
送出される。更に、全加算回路３の加算出力データＤ３
は、ラッチ回路１１を介して出力データとして送出され
る。On the other hand, addition output data D1 of full adder circuit 1
Is transmitted as output data via the latch circuits 9, 10, 11. Further, the addition output data D of the full addition circuit 2
2 is transmitted as output data via the latch circuits 10 and 11. Further, the addition output data D3 of the full addition circuit 3
Is transmitted as output data via the latch circuit 11.
【００１２】このようにラッチ回路９，１０，１１を設
けることにより、加算出力データＤ１，Ｄ２，Ｄ３を、
クロック信号Ｐに同期して同時に出力データとして得る
ことができる。この場合の動作速度は、ラッチ回路のク
ロック信号に対するプロパゲーション遅延量にのみ依存
し、データのビット数とは無関係であり、高速の並列加
算が可能となる。By providing the latch circuits 9, 10 and 11 in this manner, the addition output data D1, D2 and D3 are
It can be obtained as output data at the same time in synchronization with the clock signal P. The operation speed in this case depends only on the propagation delay amount of the latch circuit with respect to the clock signal and is independent of the number of bits of data, and high-speed parallel addition is possible.
【００１３】[0013]
【発明の効果】以上説明したように本発明は、加算デー
タおよび被加算データを複数のビット群に分割して処理
する複数の全加算回路の入力側および出力側に、クロッ
ク信号に応じて動作する縦続接続された複数のラッチ回
路群をそれぞれ設け、また、各全加算回路が出力するキ
ャリー信号をクロック信号に応じて動作するラッチ回路
を介して直上位の全加算回路へ送出することにより、各
全加算回路には、データおよびキャリー信号がクロック
信号に同期して同時に入力するように補正でき、また各
全加算回路の加算出力データは、クロック信号に同期し
て同時に出力するように補正できるので、全加算回路の
キャリー信号待ち時間を低減でき、並列加算を高速化で
きる。As described above, the present invention operates according to a clock signal on the input side and the output side of a plurality of full adder circuits that divide and process added data and added data into a plurality of bit groups. By providing a plurality of cascade-connected latch circuit groups respectively, and by sending the carry signal output from each full adder circuit to the full adder circuit of the next higher level through the latch circuit that operates according to the clock signal, Each full adder circuit can be corrected so that the data and carry signals are simultaneously input in synchronization with the clock signal, and the addition output data of each full adder circuit can be corrected so as to be output simultaneously in synchronization with the clock signal. Therefore, the carry signal waiting time of the full adder circuit can be reduced, and parallel addition can be speeded up.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】従来の並列全加算器の一例を示すブロック図で
ある。FIG. 2 is a block diagram showing an example of a conventional parallel full adder.
１〜３ 全加算回路 ４〜１１ ラッチ回路 Ｄ１０〜Ｄ１３ 加算データ Ｄ２０〜Ｄ２３ 被加算データ Ｄ０〜Ｄ３ 加算出力データ Ｃ１〜Ｃ２ キャリー信号 Ｐ クロック信号 1-3 full adder circuit 4-11 Latch circuit D10 to D13 addition data D20 to D23 data to be added D0 to D3 addition output data C1-C2 carry signal P clock signal
Claims (2)
Ｂを含む第１のビット群からＭＳＢを含む第ｎ（ｎは２
以上の整数）のビット群までそれぞれｎ分割し、第１か
ら第ｎまでのｎ個の全加算回路にそれぞれ入力して加算
する並列全加算器において、前記ｎ分割した加算データ
および被加算データをクロック信号に応じてそれぞれラ
ッチして前記全加算回路へ送出する第１から第ｎまでの
ｎ段縦続接続された加算入力データラッチ回路群と、前
記ｎ個の全加算回路からそれぞれ出力される加算出力デ
ータを前記クロック信号に応じてそれぞれラッチして出
力する第１から第ｎまでのｎ段縦続接続された加算出力
データラッチ回路群と、前記第１から第ｎ−１までの各
全加算回路が出力するキャリー信号を前記クロック信号
に応じてそれぞれラッチして直上位の各全加算回路へ送
出するｎ−１個のキャリーラッチ回路群とを備えること
を特徴とする並列全加算器。1. The addition data and the added data are LS
From the first bit group including B, the nth (n is 2) including MSB
In the parallel full adder that divides each of the above (integer) bit groups into n, and inputs and adds to each of the n full adder circuits from the 1st to the nth, the n-divided addition data and added data are added. A first to n-th n-stage cascaded addition input data latch circuit group that respectively latches according to a clock signal and sends out to the full addition circuit, and additions respectively output from the n full addition circuits First to n-th n-stage cascaded addition output data latch circuit groups for respectively latching and outputting output data according to the clock signal, and the first to n-1th full adders A carry latch circuit group for latching a carry signal output by the above-mentioned clock signal in accordance with the clock signal and sending the latch signal to each full adder circuit in the immediately upper level. Adder.
第ｋ（ｋは１≦ｋ≦ｎの整数）の前記全加算回路は、第
１から第ｋまでのｋ段の前記加算入力データラッチ回路
群を介して第ｋの前記ビット群を受け、また第ｋから第
ｎまでのｎ＋１−ｋ段の前記加算出力データラッチ回路
群を介し加算出力データを送出することを特徴とする並
列全加算器。2. The parallel full adder according to claim 1, wherein
The k-th (k is an integer of 1 ≦ k ≦ n) full-addition circuit receives the k-th bit group via the k-th addition input data latch circuit group from the first to the k-th, and A parallel full adder which outputs addition output data via the addition output data latch circuit group of the n + 1-kth stages from the kth to the nth.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17635391A JPH0520026A (en) | 1991-07-17 | 1991-07-17 | Parallel full adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17635391A JPH0520026A (en) | 1991-07-17 | 1991-07-17 | Parallel full adder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520026A true JPH0520026A (en) | 1993-01-29 |
Family
ID=16012124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17635391A Pending JPH0520026A (en) | 1991-07-17 | 1991-07-17 | Parallel full adder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520026A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897709A (en) * | 1994-09-21 | 1996-04-12 | Nec Corp | Logic circuit |
| JP2012175427A (en) * | 2011-02-22 | 2012-09-10 | Ricoh Co Ltd | Audio mixing device and method, and electronic apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291019A (en) * | 1989-04-07 | 1990-11-30 | Sony Corp | Digital adder |
-
1991
- 1991-07-17 JP JP17635391A patent/JPH0520026A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291019A (en) * | 1989-04-07 | 1990-11-30 | Sony Corp | Digital adder |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897709A (en) * | 1994-09-21 | 1996-04-12 | Nec Corp | Logic circuit |
| JP2012175427A (en) * | 2011-02-22 | 2012-09-10 | Ricoh Co Ltd | Audio mixing device and method, and electronic apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970325 |