JPH05198176A - 電圧供給回路、電圧発生供給回路、電圧レギュレータ、及びバンドギャップ電圧基準ジェネレータ - Google Patents
電圧供給回路、電圧発生供給回路、電圧レギュレータ、及びバンドギャップ電圧基準ジェネレータInfo
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- JPH05198176A JPH05198176A JP4217036A JP21703692A JPH05198176A JP H05198176 A JPH05198176 A JP H05198176A JP 4217036 A JP4217036 A JP 4217036A JP 21703692 A JP21703692 A JP 21703692A JP H05198176 A JPH05198176 A JP H05198176A
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Abstract
(57)【要約】
【目的】 最悪ケースのメモリアレイの応答時間に悪影
響を及ぼすことなく、ワード線ドライバとその関連する
回路の薄い酸化物上で電界を緩和するレギュレータを提
供することを目的とする。 【構成】 電圧レギュレータ２４は、バンドギャップ基
準レギュレータ３０と、基準電圧と電源電圧から遷移電
圧を生成する第１の差動増幅器３４と、電源電圧とブー
スト電圧を比較する第１のトランジスタと、遷移電圧と
基準電圧を比較する第２のトランジスタと、第１及び第
２のトランジスタからの出力を等化するラッチングコン
パレータ４４とを備えており、オンチップジェネレータ
のために制御信号を定義する。
響を及ぼすことなく、ワード線ドライバとその関連する
回路の薄い酸化物上で電界を緩和するレギュレータを提
供することを目的とする。 【構成】 電圧レギュレータ２４は、バンドギャップ基
準レギュレータ３０と、基準電圧と電源電圧から遷移電
圧を生成する第１の差動増幅器３４と、電源電圧とブー
スト電圧を比較する第１のトランジスタと、遷移電圧と
基準電圧を比較する第２のトランジスタと、第１及び第
２のトランジスタからの出力を等化するラッチングコン
パレータ４４とを備えており、オンチップジェネレータ
のために制御信号を定義する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に半導体集積回路
メモリデバイスに関し、特に、外部の電源電圧における
変化に応答してオンチップ発生電圧を制御可能に調整す
るための電圧レギュレータに関する。この場合、これら
の両電圧はメモリアレイのワード線ドライバへの入力を
備えている。本発明は、ＣＭＯＳデバイスのためのバン
ドギャップ基準ジェネレータにも関する。
メモリデバイスに関し、特に、外部の電源電圧における
変化に応答してオンチップ発生電圧を制御可能に調整す
るための電圧レギュレータに関する。この場合、これら
の両電圧はメモリアレイのワード線ドライバへの入力を
備えている。本発明は、ＣＭＯＳデバイスのためのバン
ドギャップ基準ジェネレータにも関する。
【０００２】
【従来の技術】ダイナミック型の半導体メモリデバイス
（ＤＲＡＭ−ダイナミックランダムアクセスメモリ）は
周知である。ＤＲＡＭ構造体の部分的ブロック図は図１
に示されている。この構造体は、そのメモリ素子として
機能する複数のメモリセルを含むメモリアレイ１０を備
えている。この例において、各メモリセル１２は、ＰＦ
ＥＴ（Ｐ形電界効果型トランジスタ）１４を含んでお
り、このＰＦＥＴ１４はコンデンサ“Ｃ”の第１端子に
接続されたソース“Ｓ”を有しており、かつコンデンサ
“Ｃ”の第２端子は接地されている。複数のメモリセル
のロー（行）の各行は個々のＰＦＥＴ１４のゲート
“Ｇ”を介してワード線“ＷＬ”に接続されている。各
メモリセルはＰＦＥＴ１４のドレイン“Ｄ”を介してビ
ット線“ＢＬ”にも接続されている。ワード線の交点は
行デコーダ（図示されていない）に接続されており、ビ
ット線はコラム（列）デコーダ（図示されていない）に
接続されている。これらのワード線及びビット線はメモ
リアレイのマトリックス定義を形成する。
（ＤＲＡＭ−ダイナミックランダムアクセスメモリ）は
周知である。ＤＲＡＭ構造体の部分的ブロック図は図１
に示されている。この構造体は、そのメモリ素子として
機能する複数のメモリセルを含むメモリアレイ１０を備
えている。この例において、各メモリセル１２は、ＰＦ
ＥＴ（Ｐ形電界効果型トランジスタ）１４を含んでお
り、このＰＦＥＴ１４はコンデンサ“Ｃ”の第１端子に
接続されたソース“Ｓ”を有しており、かつコンデンサ
“Ｃ”の第２端子は接地されている。複数のメモリセル
のロー（行）の各行は個々のＰＦＥＴ１４のゲート
“Ｇ”を介してワード線“ＷＬ”に接続されている。各
メモリセルはＰＦＥＴ１４のドレイン“Ｄ”を介してビ
ット線“ＢＬ”にも接続されている。ワード線の交点は
行デコーダ（図示されていない）に接続されており、ビ
ット線はコラム（列）デコーダ（図示されていない）に
接続されている。これらのワード線及びビット線はメモ
リアレイのマトリックス定義を形成する。
【０００３】外部的に印加された行アドレス信号及び列
アドレス信号を受け取ると、行デコーダ及び列デコーダ
のそれぞれによって選択されたワード線とビット線の交
点にある特定のメモリセルが選択され、これによりその
情報が、選択されたビット線に接続されているセンス増
幅器１６を含む入力及び出力インターフェース部分を介
して、及び任意の入力及び出力バッファを介して、メモ
リセルから読み取られるか又はメモリセルに書き込まれ
る。ＤＲＡＭ構造体の動作に関するさらなる特定の詳細
については、米国特許第 3,940,747号を参照されたい。
アドレス信号を受け取ると、行デコーダ及び列デコーダ
のそれぞれによって選択されたワード線とビット線の交
点にある特定のメモリセルが選択され、これによりその
情報が、選択されたビット線に接続されているセンス増
幅器１６を含む入力及び出力インターフェース部分を介
して、及び任意の入力及び出力バッファを介して、メモ
リセルから読み取られるか又はメモリセルに書き込まれ
る。ＤＲＡＭ構造体の動作に関するさらなる特定の詳細
については、米国特許第 3,940,747号を参照されたい。
【０００４】本文に提示されている本発明についてより
明確に説明すると、各ワード線“ＷＬ”はワード線ドラ
イバ１８に接続されており、このドライバは、第１の外
部に提供された電源電圧ＶDD及び第２のオンチップ発生
ブースト電圧ＶBST のごとき二つの電圧レベルから一つ
を選択する。図示されているＰＭＯＳトランジスタメモ
リアレイ形態に関しては、ブースト電圧ＶBST が負電圧
よりなり、かつ行デコーダ（図示されていない）に指示
された通りにその対応するワード線を選択するためにワ
ード線ドライバ１８によって用いられる。電源電圧ＶDD
は正電圧よりなり、かつ現在のＭＯＳ技術によれば、典
型的には、２．８〜３．３ボルトの範囲で定格化され
る。負のブースト電圧ＶBST には、選択されたワード線
“ＷＬ”におけるメモリセルコンデンサ“Ｃ”の完全放
電を確実とすることが所望される（選択されたＰＦＥＴ
を接地することは、そのセルの容量性電圧をＰＦＥＴの
しきい値電圧まで低下させるだけである）。典型的な負
のブースト電圧ＶBST は−１〜−２ボルトである。電力
の要求のために、通常、ブースト電圧ＶBST は、コンデ
ンサを介して存在するか又は、チップ上に存在している
電荷ポンプジェネレータ２２によって制御される電荷貯
蔵器２０を介して存在する。レギュレータ２４はジェネ
レータ２２を制御する。
明確に説明すると、各ワード線“ＷＬ”はワード線ドラ
イバ１８に接続されており、このドライバは、第１の外
部に提供された電源電圧ＶDD及び第２のオンチップ発生
ブースト電圧ＶBST のごとき二つの電圧レベルから一つ
を選択する。図示されているＰＭＯＳトランジスタメモ
リアレイ形態に関しては、ブースト電圧ＶBST が負電圧
よりなり、かつ行デコーダ（図示されていない）に指示
された通りにその対応するワード線を選択するためにワ
ード線ドライバ１８によって用いられる。電源電圧ＶDD
は正電圧よりなり、かつ現在のＭＯＳ技術によれば、典
型的には、２．８〜３．３ボルトの範囲で定格化され
る。負のブースト電圧ＶBST には、選択されたワード線
“ＷＬ”におけるメモリセルコンデンサ“Ｃ”の完全放
電を確実とすることが所望される（選択されたＰＦＥＴ
を接地することは、そのセルの容量性電圧をＰＦＥＴの
しきい値電圧まで低下させるだけである）。典型的な負
のブースト電圧ＶBST は−１〜−２ボルトである。電力
の要求のために、通常、ブースト電圧ＶBST は、コンデ
ンサを介して存在するか又は、チップ上に存在している
電荷ポンプジェネレータ２２によって制御される電荷貯
蔵器２０を介して存在する。レギュレータ２４はジェネ
レータ２２を制御する。
【０００５】在来的に、レギュレータ２４は、外部の電
源電圧ＶDDが増大するにつれて負電圧状態でブースト電
圧ＶBST が増大するか、他には、外部の電源電圧ＶDDが
増大するにつれてブースト電圧ＶBST が一定したままの
いずれかであるように、ジェネレータ２２を制御する。
この両アプローチは、特に高電源電圧値ＶDDによって信
頼性及び熱い電子についての問題を生じる。例えば、
２．８ボルトの電源電圧ＶDDによる−１．５ボルトの貯
蔵器電圧は、ワード線ドライバとその関連する回路を介
して適度な４．３ボルトのひずみ（ストレス）電圧を発
生する。しかしながら、貯蔵器電圧が−１．５ボルトに
保持された場合は、３．６ボルトの電源電圧ＶDDは５．
１ボルトの応力電圧を発生する。この増加は重要であ
り、これにより深刻なデバイスの劣化及び信頼性の問題
を提供し得る。
源電圧ＶDDが増大するにつれて負電圧状態でブースト電
圧ＶBST が増大するか、他には、外部の電源電圧ＶDDが
増大するにつれてブースト電圧ＶBST が一定したままの
いずれかであるように、ジェネレータ２２を制御する。
この両アプローチは、特に高電源電圧値ＶDDによって信
頼性及び熱い電子についての問題を生じる。例えば、
２．８ボルトの電源電圧ＶDDによる−１．５ボルトの貯
蔵器電圧は、ワード線ドライバとその関連する回路を介
して適度な４．３ボルトのひずみ（ストレス）電圧を発
生する。しかしながら、貯蔵器電圧が−１．５ボルトに
保持された場合は、３．６ボルトの電源電圧ＶDDは５．
１ボルトの応力電圧を発生する。この増加は重要であ
り、これにより深刻なデバイスの劣化及び信頼性の問題
を提供し得る。
【０００６】
【発明が解決しようとする課題】本発明は、主としてこ
の問題点に注目しており、最悪ケースのメモリアレイの
応答時間に悪影響を及ぼすことなく、ワード線ドライバ
とその関連する回路の薄い酸化物上で電界を緩和するレ
ギュレータを提供する。
の問題点に注目しており、最悪ケースのメモリアレイの
応答時間に悪影響を及ぼすことなく、ワード線ドライバ
とその関連する回路の薄い酸化物上で電界を緩和するレ
ギュレータを提供する。
【０００７】
【課題を解決するための手段】略述すれば、本発明の一
つの態様において、メモリアレイの複数のワード線ドラ
イバに給電するための電圧供給回路を備えている。各ド
ライバは第１入力と第２入力を有している。電圧供給回
路は第１の電圧を複数のワード線ドライバの第１の入力
に供給するための第１の供給手段と第２の電圧を複数の
ワード線ドライバの第２の入力に供給するための第２の
供給手段とを含んでいる。さらに、レギュレータが、ワ
ード線ドライバへ供給される第１電圧と第２の電圧との
電圧差が前記第１の電圧における変動にかかわらず所定
の第１の電圧範囲にわたってほぼ一定しているように、
第２の電圧供給手段を調整するために設けられている。
特定の実行としては、メモリアレイがＤＲＡＭ構造体を
備えており、第２の電圧供給手段が、電荷貯蔵器と、こ
の電荷貯蔵器に接続されている電荷ジェネレータとを含
んでいる。この電荷貯蔵器の電荷が第２の電圧を構成す
る。この電荷ジェネレータはこの調整手段の制御下でこ
の貯蔵器を電荷又は放電すべく動作する。
つの態様において、メモリアレイの複数のワード線ドラ
イバに給電するための電圧供給回路を備えている。各ド
ライバは第１入力と第２入力を有している。電圧供給回
路は第１の電圧を複数のワード線ドライバの第１の入力
に供給するための第１の供給手段と第２の電圧を複数の
ワード線ドライバの第２の入力に供給するための第２の
供給手段とを含んでいる。さらに、レギュレータが、ワ
ード線ドライバへ供給される第１電圧と第２の電圧との
電圧差が前記第１の電圧における変動にかかわらず所定
の第１の電圧範囲にわたってほぼ一定しているように、
第２の電圧供給手段を調整するために設けられている。
特定の実行としては、メモリアレイがＤＲＡＭ構造体を
備えており、第２の電圧供給手段が、電荷貯蔵器と、こ
の電荷貯蔵器に接続されている電荷ジェネレータとを含
んでいる。この電荷貯蔵器の電荷が第２の電圧を構成す
る。この電荷ジェネレータはこの調整手段の制御下でこ
の貯蔵器を電荷又は放電すべく動作する。
【０００８】本発明の他の態様において、メモリアレイ
のワード線ドライバに供給される二つの電圧のうちの第
２の電圧を発生させかつ供給するための回路が設けられ
ており、供給される第１の電圧が外部電源電圧である。
この回路は、電源電圧と発生電圧の間の電圧差によって
ワード線を介する最大ストレス電界がほぼ一定であるよ
うに電源電圧に相対する第２の電圧を制御可能に発生す
る発生手段を含んでいる。さらに、供給手段は、ワード
線ドライバの第２の電圧の入力に制御可能に発生した電
圧を供給する。
のワード線ドライバに供給される二つの電圧のうちの第
２の電圧を発生させかつ供給するための回路が設けられ
ており、供給される第１の電圧が外部電源電圧である。
この回路は、電源電圧と発生電圧の間の電圧差によって
ワード線を介する最大ストレス電界がほぼ一定であるよ
うに電源電圧に相対する第２の電圧を制御可能に発生す
る発生手段を含んでいる。さらに、供給手段は、ワード
線ドライバの第２の電圧の入力に制御可能に発生した電
圧を供給する。
【０００９】より特定の実施例において、メモリアレイ
内の複数のワード線ドライバの各々への二つの入力のう
ちの一つへ供給されるブースト電圧ＶBST を生成するオ
ンチップ電圧ジェネレータを制御するための電圧レギュ
レータであって、前記ワード線ドライバの各々への他の
入力は電源電圧ＶDDを受け取り、基準電圧ＶREF を発生
する手段と、前記基準電圧ＶREF 及び前記電源電圧ＶDD
から前記電源電圧における変動を表す遷移電圧ＶX を生
成するための第１の差動手段と、前記電源電圧ＶDDと前
記ブースト電圧ＶBST を比較するための第１のトランジ
スタ手段と、前記遷移電圧Ｖx と前記基準電圧ＶREF と
を比較するための第２のトランジスタ手段と、前記第１
のトランジスタと前記第２のトランジスタからの信号出
力を受け取るように接続されているラッチングコンパレ
ータと、を備えており、前記ラッチングコンパレータが
前記オンチップ電圧ジェネレータのためのブースト電圧
制御信号を出力し、前記制御信号が以下のブースト電圧
を定義するように動作する電圧レギュレータ。
内の複数のワード線ドライバの各々への二つの入力のう
ちの一つへ供給されるブースト電圧ＶBST を生成するオ
ンチップ電圧ジェネレータを制御するための電圧レギュ
レータであって、前記ワード線ドライバの各々への他の
入力は電源電圧ＶDDを受け取り、基準電圧ＶREF を発生
する手段と、前記基準電圧ＶREF 及び前記電源電圧ＶDD
から前記電源電圧における変動を表す遷移電圧ＶX を生
成するための第１の差動手段と、前記電源電圧ＶDDと前
記ブースト電圧ＶBST を比較するための第１のトランジ
スタ手段と、前記遷移電圧Ｖx と前記基準電圧ＶREF と
を比較するための第２のトランジスタ手段と、前記第１
のトランジスタと前記第２のトランジスタからの信号出
力を受け取るように接続されているラッチングコンパレ
ータと、を備えており、前記ラッチングコンパレータが
前記オンチップ電圧ジェネレータのためのブースト電圧
制御信号を出力し、前記制御信号が以下のブースト電圧
を定義するように動作する電圧レギュレータ。
【００１０】ＶBST ＝−ＶREF ＋ＶDD−ＶX 電圧レギュレータのより明確な詳細については以下のよ
うに提供されかつ請求される。
うに提供されかつ請求される。
【００１１】さらに他の態様において、本発明は、大量
にドープされたＮ形ポリシリコンＰＭＯＳトランジスタ
と大量にドープされたＰ形ポリシリコンＰＭＯＳトラン
ジスタとを備えるバンドギャップ電圧基準ジェネレータ
を備えている。大量にドープされたトランジスタの各々
は、ダイオード形態で、接地電位に接続される大量にド
ープされたＮ型トランジスタのドレインとゲートに接続
され、両トランジスタのソース同志が接続されている。
このバンドギャップ電圧基準ジェネレータはさらに、こ
の大量にドープされたポリシリコンＰＭＯＳトランジス
タの共通に接続されたソースと回路電源電圧との間に配
置されている少なくとも一つのＰＭＯＳトランジスタを
含んでいる。第１の電流源は、連結されている大量にド
ープされたポリシリコンＰＭＯＳトランジスタを横切る
電圧を制御するように前記の少なくとも一つのＰＭＯＳ
トランジスタのゲートに連結されている。ＮＭＯＳトラ
ンジスタは、大量にドープされたＰ形ポリシリコンＰＭ
ＯＳトランジスタの連結されているゲート及びドレイン
と接地電位との間に配置されている。最後に、第２の電
流源は、大量にドープされたＰ形ポリシリコンＰＭＯＳ
トランジスタの連結されたゲートとドレインにおける電
圧レベルを制御するためにＮＭＯＳトランジスタのゲー
トに連結されている。ジェネレータから出力されるべき
基準電圧は、大量にドープされたＰ形ポリシリコンＰＭ
ＯＳトランジスタの連結されたゲートとドレインの電圧
よりなる。
にドープされたＮ形ポリシリコンＰＭＯＳトランジスタ
と大量にドープされたＰ形ポリシリコンＰＭＯＳトラン
ジスタとを備えるバンドギャップ電圧基準ジェネレータ
を備えている。大量にドープされたトランジスタの各々
は、ダイオード形態で、接地電位に接続される大量にド
ープされたＮ型トランジスタのドレインとゲートに接続
され、両トランジスタのソース同志が接続されている。
このバンドギャップ電圧基準ジェネレータはさらに、こ
の大量にドープされたポリシリコンＰＭＯＳトランジス
タの共通に接続されたソースと回路電源電圧との間に配
置されている少なくとも一つのＰＭＯＳトランジスタを
含んでいる。第１の電流源は、連結されている大量にド
ープされたポリシリコンＰＭＯＳトランジスタを横切る
電圧を制御するように前記の少なくとも一つのＰＭＯＳ
トランジスタのゲートに連結されている。ＮＭＯＳトラ
ンジスタは、大量にドープされたＰ形ポリシリコンＰＭ
ＯＳトランジスタの連結されているゲート及びドレイン
と接地電位との間に配置されている。最後に、第２の電
流源は、大量にドープされたＰ形ポリシリコンＰＭＯＳ
トランジスタの連結されたゲートとドレインにおける電
圧レベルを制御するためにＮＭＯＳトランジスタのゲー
トに連結されている。ジェネレータから出力されるべき
基準電圧は、大量にドープされたＰ形ポリシリコンＰＭ
ＯＳトランジスタの連結されたゲートとドレインの電圧
よりなる。
【００１２】ここで述べる電荷ポンプレギュレータは、
電源電圧と電荷貯蔵器電圧の間の差が電源、温度、及び
他のプロセスの変化にかかわらずほぼ一定に保持される
ように、メモリアレイのワード線ドライバに供給される
電荷貯蔵器電圧が電源電圧をトラック（追跡）すること
を許容する。電圧差をほぼ一定に保持することによっ
て、ワード線ドライバ及び関連する回路を横切る最悪ケ
ースのストレス電圧が制御され、これにより最悪ケース
のタイミング応答が従来のレギュレーティング技術によ
って達成できるものより低くなる。チップの歩留りは最
悪ケースの数に依存するので、本発明に提供される電荷
ポンプレギュレータは回路歩留りをも改善する。本発明
で提供されるレギュレーションの概念は、ＮＭＯＳアク
セストランジスタセルを有するＤＲＡＭチップにも応用
できる。
電源電圧と電荷貯蔵器電圧の間の差が電源、温度、及び
他のプロセスの変化にかかわらずほぼ一定に保持される
ように、メモリアレイのワード線ドライバに供給される
電荷貯蔵器電圧が電源電圧をトラック（追跡）すること
を許容する。電圧差をほぼ一定に保持することによっ
て、ワード線ドライバ及び関連する回路を横切る最悪ケ
ースのストレス電圧が制御され、これにより最悪ケース
のタイミング応答が従来のレギュレーティング技術によ
って達成できるものより低くなる。チップの歩留りは最
悪ケースの数に依存するので、本発明に提供される電荷
ポンプレギュレータは回路歩留りをも改善する。本発明
で提供されるレギュレーションの概念は、ＮＭＯＳアク
セストランジスタセルを有するＤＲＡＭチップにも応用
できる。
【００１３】
【実施例】本発明の全ての目的、利点、及び特性は、以
下の詳細な説明が添付図面と照会されることによってよ
り簡単に理解されるであろう。
下の詳細な説明が添付図面と照会されることによってよ
り簡単に理解されるであろう。
【００１４】本発明は、一つの重要な実施においてＤＲ
ＡＭ構造体のワード線ドライバにブースト電圧ＶBST を
供給するオンチップ電圧ジェネレータを制御するための
電圧レギュレータを提供する。本発明によれば、電圧レ
ギュレータは、電荷貯蔵器電圧が電源電圧ＶDDをトラッ
キングすることを許容するように構成されており、これ
によって電源電圧ＶDDと電荷貯蔵器電圧ＶBST の間の差
が、電源ＶDD、温度及び／又はプロセスの変化とは無関
係にほぼ一定に保持される。例えば、電源電圧ＶDDが
２．８ボルトで定格化される時は−１．７５ボルトの典
型的な貯蔵器電圧ＶBST がワード線ドライバに供給され
る。しかしながら、電力供給の変化によって、本発明に
従って電源電圧ＶDDが３．６ボルトまで増加した場合
は、貯蔵器電圧ＶBST は自動的に−１．０ボルトに調整
される。この種の調整によって、ワード線ドライバと関
連する回路に印加される最悪ケースのストレス電圧は約
４．６ボルトのままであり、これが上記の従来の電圧調
整アプローチによって生成される結果よりも明らかに優
れた結果であることに留意されたい。
ＡＭ構造体のワード線ドライバにブースト電圧ＶBST を
供給するオンチップ電圧ジェネレータを制御するための
電圧レギュレータを提供する。本発明によれば、電圧レ
ギュレータは、電荷貯蔵器電圧が電源電圧ＶDDをトラッ
キングすることを許容するように構成されており、これ
によって電源電圧ＶDDと電荷貯蔵器電圧ＶBST の間の差
が、電源ＶDD、温度及び／又はプロセスの変化とは無関
係にほぼ一定に保持される。例えば、電源電圧ＶDDが
２．８ボルトで定格化される時は−１．７５ボルトの典
型的な貯蔵器電圧ＶBST がワード線ドライバに供給され
る。しかしながら、電力供給の変化によって、本発明に
従って電源電圧ＶDDが３．６ボルトまで増加した場合
は、貯蔵器電圧ＶBST は自動的に−１．０ボルトに調整
される。この種の調整によって、ワード線ドライバと関
連する回路に印加される最悪ケースのストレス電圧は約
４．６ボルトのままであり、これが上記の従来の電圧調
整アプローチによって生成される結果よりも明らかに優
れた結果であることに留意されたい。
【００１５】ＰＭＯＳメモリセルを有するＤＲＡＭ構造
体に関して本文に記載されているが、ワード線ドライバ
に印加される最悪ケースのストレス電圧を減少させるよ
うに電源電圧ＶDDと電荷貯蔵器電圧ＶBST の間の電圧差
をほぼ一定に保持する概念は、本文に記述されている回
路と同様の回路を使用することによって、ＮＭＯＳアク
セストランジスタセルを有するＤＲＡＭチップに同等に
適用することも可能である。
体に関して本文に記載されているが、ワード線ドライバ
に印加される最悪ケースのストレス電圧を減少させるよ
うに電源電圧ＶDDと電荷貯蔵器電圧ＶBST の間の電圧差
をほぼ一定に保持する概念は、本文に記述されている回
路と同様の回路を使用することによって、ＮＭＯＳアク
セストランジスタセルを有するＤＲＡＭチップに同等に
適用することも可能である。
【００１６】また電荷貯蔵器電圧ＶBST が電源電圧ＶDD
に厳密に直線依存することは、特に低電源電圧には必ず
しも最適ではない。これは、電荷ポンプ回路２２（図
１）の能力が低電源電圧ＶDDによって小さくなり、直線
関係によって必要とされるより高い貯蔵器電圧ＶBST を
保持するのが困難となることによる。これが早まったタ
イミングの降下を生じさせる。上記例を用いると、厳密
な直線依存によってポンプレギュレータは、２．４ボル
トの電源電圧値に対して−２．２ボルトを貯蔵器を介し
て保持するように試みる。これはポンプジェネレータの
能力を超えており、これによりチップに欠点を生じさせ
る。２．４ボルトが例え通常の電源電圧Ｖ DDの動作範囲
より下であっても、貯蔵器電圧が電源電圧とは無関係で
あるのが良いと考えられており、この場合、電源電圧Ｖ
DDは、同様のより低い所定値以下で通る。これによっ
て、本発明による最適設計されたポンプレギュレータ
は、その貯蔵器電圧ＶBST 対電源電圧ＶDDの特性におい
て遷移ポイントを有するべきである。
に厳密に直線依存することは、特に低電源電圧には必ず
しも最適ではない。これは、電荷ポンプ回路２２（図
１）の能力が低電源電圧ＶDDによって小さくなり、直線
関係によって必要とされるより高い貯蔵器電圧ＶBST を
保持するのが困難となることによる。これが早まったタ
イミングの降下を生じさせる。上記例を用いると、厳密
な直線依存によってポンプレギュレータは、２．４ボル
トの電源電圧値に対して−２．２ボルトを貯蔵器を介し
て保持するように試みる。これはポンプジェネレータの
能力を超えており、これによりチップに欠点を生じさせ
る。２．４ボルトが例え通常の電源電圧Ｖ DDの動作範囲
より下であっても、貯蔵器電圧が電源電圧とは無関係で
あるのが良いと考えられており、この場合、電源電圧Ｖ
DDは、同様のより低い所定値以下で通る。これによっ
て、本発明による最適設計されたポンプレギュレータ
は、その貯蔵器電圧ＶBST 対電源電圧ＶDDの特性におい
て遷移ポイントを有するべきである。
【００１７】好ましい電圧特性は図２のグラフに示され
ている。図示されているように、遷移ポイント（この場
合、２．８ボルト）より低い電源電圧のときは、ＶDDへ
の貯蔵器電圧ＶBST 依存はない。しかし、より高い電源
電圧（例：２．８〜４．０ボルト）のときは、ＶDDへの
直線依存が存在する。遷移ポイント（即ち、２．８ボル
ト）における電源電圧は、遷移電圧ＶX として本文では
参照されている。電源電圧と組み合わされてこの電圧
は、ブースト電圧ＶBST と電源電圧ＶDDとの間で直線依
存を保持するために要求されるブースト電圧ＶBST を定
義する。ブースト電圧ＶBST が一定している電圧レベル
は、本文では、ベース電圧ＶBASEとして定義されてお
り、図示されているシミュレーションでは−１．７ボル
トに等しい。
ている。図示されているように、遷移ポイント（この場
合、２．８ボルト）より低い電源電圧のときは、ＶDDへ
の貯蔵器電圧ＶBST 依存はない。しかし、より高い電源
電圧（例：２．８〜４．０ボルト）のときは、ＶDDへの
直線依存が存在する。遷移ポイント（即ち、２．８ボル
ト）における電源電圧は、遷移電圧ＶX として本文では
参照されている。電源電圧と組み合わされてこの電圧
は、ブースト電圧ＶBST と電源電圧ＶDDとの間で直線依
存を保持するために要求されるブースト電圧ＶBST を定
義する。ブースト電圧ＶBST が一定している電圧レベル
は、本文では、ベース電圧ＶBASEとして定義されてお
り、図示されているシミュレーションでは−１．７ボル
トに等しい。
【００１８】ポンプレギュレータの好ましい貯蔵器電圧
ＶBST 対電源電圧ＶDDの制御特性は以下のように示され
得る。
ＶBST 対電源電圧ＶDDの制御特性は以下のように示され
得る。
【００１９】 ＶBST ＝−ＶBASE＋ＶDD−ＶX （１） この場合、ＶBASE＝遷移ポイントより下の一定貯蔵器電
圧 ＶX ＝ＶBST とＶDDとの間に直線依存を保持するため
に必要とされる遷移電圧オフセット式（１）の一つの好
ましい回路の実施が図３に示されておりかつ以下に詳細
に記述されている。
圧 ＶX ＝ＶBST とＶDDとの間に直線依存を保持するため
に必要とされる遷移電圧オフセット式（１）の一つの好
ましい回路の実施が図３に示されておりかつ以下に詳細
に記述されている。
【００２０】図３は、本発明によって実行されるオンチ
ップ電圧ジェネレータレギュレータ２４の一つの実施例
を示している。レギュレータ２４は電源電圧ＶDDと温度
の関数として安定基準電圧ＶREF を生成するようにバン
ドギャップ基準ジェネレータ３０を用いている。ジェネ
レータ３０からの典型的な基準電圧出力は１．１〜１．
２ボルトである。（しきい値電圧基準ジェネレータはバ
ンドギャップ基準ジェネレータの代わりに選択的に代用
されるが、ジェネレータ３０が好ましいとされてい
る）。バンドギャップ基準ジェネレータの一つの特に新
たな実施例は、以下に図４に関して示されている。そこ
に示されているジェネレータは最も公知のバンドギャッ
プ基準ジェネレータよりも広い動作範囲を有している。
しかしながら、さらに電圧レギュレータ２４のために基
準ポイントを提供するように機能するいかなるジェネレ
ータも用いられ得る。
ップ電圧ジェネレータレギュレータ２４の一つの実施例
を示している。レギュレータ２４は電源電圧ＶDDと温度
の関数として安定基準電圧ＶREF を生成するようにバン
ドギャップ基準ジェネレータ３０を用いている。ジェネ
レータ３０からの典型的な基準電圧出力は１．１〜１．
２ボルトである。（しきい値電圧基準ジェネレータはバ
ンドギャップ基準ジェネレータの代わりに選択的に代用
されるが、ジェネレータ３０が好ましいとされてい
る）。バンドギャップ基準ジェネレータの一つの特に新
たな実施例は、以下に図４に関して示されている。そこ
に示されているジェネレータは最も公知のバンドギャッ
プ基準ジェネレータよりも広い動作範囲を有している。
しかしながら、さらに電圧レギュレータ２４のために基
準ポイントを提供するように機能するいかなるジェネレ
ータも用いられ得る。
【００２１】基準電圧ＶREF は、第１の差動増幅器３４
とその関連す回路を含む遷移電圧（ＶX ）発生回路３２
へ入力される。この基準電圧ＶREF は、差動増幅器３４
の第１の“＋”入力で受け取られる。差動増幅器３４の
出力は、電源電圧ＶDDに接続されているソース“Ｓ”を
有するＰＦＥＴ ＱＰ１のゲート“Ｇ”に送られる。Ｐ
ＦＥＴ ＱＰ１のドレイン“Ｄ”は回路３２から出力さ
れるべき遷移電圧ＶX を含んでいる。フィードバック回
路は、トランジスタＯＰ１のドレイン“Ｄ”と増幅器３
４の“−”入力へも連結されている。フィードバック回
路は第２の抵抗器ＲＦ２と直列の第１の抵抗器ＲＦ１を
含んでおり、第２の抵抗器ＲＦ２の他の端子は接地され
ている。フィードバック接続部３３は、抵抗器ＲＦ１及
びＲＦ２の共通端子を差動増幅器３４の負入力に接続さ
せる。抵抗器ＲＦ１のための典型的な抵抗器の値は６０
キロオームであり、抵抗器ＲＦ２は１２０キロオームで
ある。これらの値によって、一つの可能な遷移電圧ＶX
は約２．８ボルトである。抵抗器ＲＦ１及びＲＦ２は同
じ温度依存性を有しているので、遷移電圧ＶX は基準電
圧ＶREF と同じ温度依存性を有する。
とその関連す回路を含む遷移電圧（ＶX ）発生回路３２
へ入力される。この基準電圧ＶREF は、差動増幅器３４
の第１の“＋”入力で受け取られる。差動増幅器３４の
出力は、電源電圧ＶDDに接続されているソース“Ｓ”を
有するＰＦＥＴ ＱＰ１のゲート“Ｇ”に送られる。Ｐ
ＦＥＴ ＱＰ１のドレイン“Ｄ”は回路３２から出力さ
れるべき遷移電圧ＶX を含んでいる。フィードバック回
路は、トランジスタＯＰ１のドレイン“Ｄ”と増幅器３
４の“−”入力へも連結されている。フィードバック回
路は第２の抵抗器ＲＦ２と直列の第１の抵抗器ＲＦ１を
含んでおり、第２の抵抗器ＲＦ２の他の端子は接地され
ている。フィードバック接続部３３は、抵抗器ＲＦ１及
びＲＦ２の共通端子を差動増幅器３４の負入力に接続さ
せる。抵抗器ＲＦ１のための典型的な抵抗器の値は６０
キロオームであり、抵抗器ＲＦ２は１２０キロオームで
ある。これらの値によって、一つの可能な遷移電圧ＶX
は約２．８ボルトである。抵抗器ＲＦ１及びＲＦ２は同
じ温度依存性を有しているので、遷移電圧ＶX は基準電
圧ＶREF と同じ温度依存性を有する。
【００２２】レギュレータ２４は好ましくは、差動増幅
器４２の第１の“＋”端子で基準電圧ＶREF を第１の入
力として受け取る定電流で温度補償された電圧レベルシ
フト回路４０を含んでいる。差動増幅器４２の出力はＮ
ＦＥＴ ＱＮ１のゲート“Ｇ”に接続されており、この
ＮＦＥＴ ＱＮ１は、増幅器４２の第２の“−”入力に
接続されたソース“Ｓ”を有している。ＮＦＥＴ ＱＮ
１のソース“Ｓ”も抵抗器Ｒ１Ｌを介して接地されてい
る。この差動増幅器の構成はトランジスタＱＮ１のソー
ス即ちノードＡにおける電圧がジェネレータ３０から出
力される基準電圧ＶREF （例：１．２ボルト）と同一で
あることを確実とする。
器４２の第１の“＋”端子で基準電圧ＶREF を第１の入
力として受け取る定電流で温度補償された電圧レベルシ
フト回路４０を含んでいる。差動増幅器４２の出力はＮ
ＦＥＴ ＱＮ１のゲート“Ｇ”に接続されており、この
ＮＦＥＴ ＱＮ１は、増幅器４２の第２の“−”入力に
接続されたソース“Ｓ”を有している。ＮＦＥＴ ＱＮ
１のソース“Ｓ”も抵抗器Ｒ１Ｌを介して接地されてい
る。この差動増幅器の構成はトランジスタＱＮ１のソー
ス即ちノードＡにおける電圧がジェネレータ３０から出
力される基準電圧ＶREF （例：１．２ボルト）と同一で
あることを確実とする。
【００２３】電圧レベルシフト回路４０では、ＮＦＥＴ
ＱＮ１のドレイン“Ｄ”は二つの同一のＰＦＥＴ Ｑ
Ｐ２及びＱＰ３のゲート“Ｇ”に接続されており、これ
らのＱＰ２及びＱＰ３の各ソースは電源電圧ＶDDに接続
されている。ＰＦＥＴ ＱＰ２のドレイン“Ｄ”はＮＦ
ＥＴ ＱＮ１のドレイン“Ｄ”に接続されており、さら
に示されているようにＰＦＥＴ ＱＰ２及びＱＰ３のゲ
ート“Ｇ”にも接続されている。ＰＦＥＴ ＱＰ３のド
レイン“Ｄ”は、二つの直列接続された抵抗器Ｒ１Ｒ及
びＲ１２の一つの端子に接続されており、その反対側の
端子は、フィードバックループ２５（破線で示されてい
る）を介してジェネレータ２０（図１）から出力される
未シフトブースト電圧ＶBST を受け取るように接続され
ている。ＰＦＥＴ ＱＰ２とＱＰ３が同一であるので、
同一の電流が抵抗器Ｒ１Ｌ、及び直列接続されたＲ１Ｒ
及びＲ１２を介して流れる。Ｒ１ＬとＲ１Ｒは好ましく
は同値を有する（例：Ｒ１Ｌ＝Ｒ１Ｒ＝６０キロオー
ム、一方Ｒ１２＝８５キロオーム）。この構成によっ
て、抵抗器Ｒ１Ｒ及びＲ１２はＶREF ・（１＋Ｒ１２／
Ｒ１Ｌ）だけブースト電圧ＶBST を正方向でシフトさせ
る。これによりノードＢの電圧即ちＰＦＥＴ ＱＰ３の
ドレイン“Ｄ”、の電圧は、ＶBST ＋ＶREF （１＋Ｒ１
２／Ｒ１Ｌ）である。レベルシフト電圧は基準電圧Ｖ
REF からの抵抗器比率によって発生し、かつ基準電圧と
同じ温度依存性を有している。
ＱＮ１のドレイン“Ｄ”は二つの同一のＰＦＥＴ Ｑ
Ｐ２及びＱＰ３のゲート“Ｇ”に接続されており、これ
らのＱＰ２及びＱＰ３の各ソースは電源電圧ＶDDに接続
されている。ＰＦＥＴ ＱＰ２のドレイン“Ｄ”はＮＦ
ＥＴ ＱＮ１のドレイン“Ｄ”に接続されており、さら
に示されているようにＰＦＥＴ ＱＰ２及びＱＰ３のゲ
ート“Ｇ”にも接続されている。ＰＦＥＴ ＱＰ３のド
レイン“Ｄ”は、二つの直列接続された抵抗器Ｒ１Ｒ及
びＲ１２の一つの端子に接続されており、その反対側の
端子は、フィードバックループ２５（破線で示されてい
る）を介してジェネレータ２０（図１）から出力される
未シフトブースト電圧ＶBST を受け取るように接続され
ている。ＰＦＥＴ ＱＰ２とＱＰ３が同一であるので、
同一の電流が抵抗器Ｒ１Ｌ、及び直列接続されたＲ１Ｒ
及びＲ１２を介して流れる。Ｒ１ＬとＲ１Ｒは好ましく
は同値を有する（例：Ｒ１Ｌ＝Ｒ１Ｒ＝６０キロオー
ム、一方Ｒ１２＝８５キロオーム）。この構成によっ
て、抵抗器Ｒ１Ｒ及びＲ１２はＶREF ・（１＋Ｒ１２／
Ｒ１Ｌ）だけブースト電圧ＶBST を正方向でシフトさせ
る。これによりノードＢの電圧即ちＰＦＥＴ ＱＰ３の
ドレイン“Ｄ”、の電圧は、ＶBST ＋ＶREF （１＋Ｒ１
２／Ｒ１Ｌ）である。レベルシフト電圧は基準電圧Ｖ
REF からの抵抗器比率によって発生し、かつ基準電圧と
同じ温度依存性を有している。
【００２４】ノードＢの電圧はＰＦＥＴ ＱＰ４のゲー
ト“Ｇ”に印加されており、ＰＦＥＴ ＱＰ４は電源電
圧ＶDDに接続されているソース“Ｓ”とＮウェルを有し
ている。ＰＦＥＴ ＱＰ４のドレイン“Ｄ”は在来のラ
ッチングコンパレータ４４の第１の入力に接続されてい
る。ノードＡの基準電圧ＶREF はＰＦＥＴ ＱＰ５のゲ
ート“Ｇ”へ入力され、ＰＦＥＴ ＱＰ５はそのソース
“Ｓ”に接続されたＮウェルも有している。この場合、
ソース“Ｓ”は遷移電圧ＶX を受け取り、ＰＦＥＴ Ｑ
Ｐ５のドレイン“Ｄ”はラッチングコンパレータ４４の
第２の入力に接続されている。ＰＦＥＴ ＱＰ４を流れ
る電流はノードＢと電源電圧ＶDDとの間の電圧差によっ
て決定されるが、ＰＦＥＴ ＱＰ５を流れる電流はノー
ドＡ（Ｖ REF ）の電圧と遷移電圧ＶX の間の電圧の差に
よって決定される。ラッチングコンパレータはＰＦＥＴ
ＱＰ４及びＱＰ５それぞれを流れる電流を比較（即ち
等化）するので、式（２）の等式が以下に存在する。
ト“Ｇ”に印加されており、ＰＦＥＴ ＱＰ４は電源電
圧ＶDDに接続されているソース“Ｓ”とＮウェルを有し
ている。ＰＦＥＴ ＱＰ４のドレイン“Ｄ”は在来のラ
ッチングコンパレータ４４の第１の入力に接続されてい
る。ノードＡの基準電圧ＶREF はＰＦＥＴ ＱＰ５のゲ
ート“Ｇ”へ入力され、ＰＦＥＴ ＱＰ５はそのソース
“Ｓ”に接続されたＮウェルも有している。この場合、
ソース“Ｓ”は遷移電圧ＶX を受け取り、ＰＦＥＴ Ｑ
Ｐ５のドレイン“Ｄ”はラッチングコンパレータ４４の
第２の入力に接続されている。ＰＦＥＴ ＱＰ４を流れ
る電流はノードＢと電源電圧ＶDDとの間の電圧差によっ
て決定されるが、ＰＦＥＴ ＱＰ５を流れる電流はノー
ドＡ（Ｖ REF ）の電圧と遷移電圧ＶX の間の電圧の差に
よって決定される。ラッチングコンパレータはＰＦＥＴ
ＱＰ４及びＱＰ５それぞれを流れる電流を比較（即ち
等化）するので、式（２）の等式が以下に存在する。
【００２５】
【数１】
【００２６】式（２）を再整理すると式（３）が作られ
る。
る。
【００２７】
【数２】
【００２８】式（３）はさらに式（４）のように書き直
すことができる。 ＶBST ＝−ＶBASE＋ＶDD−ＶX （４） この場合、ＶBASE＝ＶREF （Ｒ１２／Ｒ１Ｌ）である。
ＶBASEは抵抗器１２とＲ１Ｌとの比率を変えることによ
って変化し得ることに留意されたい。ＶBST をレベルシ
フトしないことは可能であるが、レベルシフトによっ
て、良好なパフォーマンスが得られると信じられてい
る。交差結合バッファ４６を通過した後のラッチングコ
ンパレータ４４の出力は、ジェネレータ２２（図１）に
送られる電荷ポンプ制御信号としてレギュレータ回路２
４から出力される。
すことができる。 ＶBST ＝−ＶBASE＋ＶDD−ＶX （４） この場合、ＶBASE＝ＶREF （Ｒ１２／Ｒ１Ｌ）である。
ＶBASEは抵抗器１２とＲ１Ｌとの比率を変えることによ
って変化し得ることに留意されたい。ＶBST をレベルシ
フトしないことは可能であるが、レベルシフトによっ
て、良好なパフォーマンスが得られると信じられてい
る。交差結合バッファ４６を通過した後のラッチングコ
ンパレータ４４の出力は、ジェネレータ２２（図１）に
送られる電荷ポンプ制御信号としてレギュレータ回路２
４から出力される。
【００２９】上記から、ポンプレギュレータ２４は、電
源電圧ＶDDと電荷貯蔵器電圧ＶBST との電圧差が、電
源、温度及び／又は他のプロセスの変化にかかわらず、
ほぼ一定に保持されるように電荷貯蔵器電圧が電源電圧
ＶDDをトラッキングすることお許容するのが観察され
る。さらに、図示されている好ましい実施例において、
ベース電圧ＶBASEは遷移ポイントで定義され、ブースト
電圧はこのポイントより下で電源電圧ＶDDにかかわらず
一定に保持される。
源電圧ＶDDと電荷貯蔵器電圧ＶBST との電圧差が、電
源、温度及び／又は他のプロセスの変化にかかわらず、
ほぼ一定に保持されるように電荷貯蔵器電圧が電源電圧
ＶDDをトラッキングすることお許容するのが観察され
る。さらに、図示されている好ましい実施例において、
ベース電圧ＶBASEは遷移ポイントで定義され、ブースト
電圧はこのポイントより下で電源電圧ＶDDにかかわらず
一定に保持される。
【００３０】上記に示されているように、バンドギャッ
プ基準ジェネレータに関する一つの新たな実施例が図４
に示されている。この回路は、全てではなくとも大部分
の従来のバンドギャップ基準ジェネレータよりも広い電
圧動作範囲が得られるので、図３のレギュレータによっ
て使用されるのが好ましい。動作ウィンドウは、そこで
使用されるトランジスタのしきい値電圧の値によって本
質的に拡大される。例えば、典型的な基準ジェネレータ
のアプリケーションにおいて、電源電圧ＶDDは３ボルト
で定格化されてもよい。多数の従来の技術における装置
においては、２．５ボルトまでの電圧の変化は基準回路
を動作不能にするであろう。しかしながら、図４に示さ
れているジェネレータ５０のごときバンドギャップ基準
ジェネレータによって、回路の動作の範囲は、約０．７
ボルトだけ広がり、これにより動作ウィンドウを２０％
又はそれ以上大きくさせる。
プ基準ジェネレータに関する一つの新たな実施例が図４
に示されている。この回路は、全てではなくとも大部分
の従来のバンドギャップ基準ジェネレータよりも広い電
圧動作範囲が得られるので、図３のレギュレータによっ
て使用されるのが好ましい。動作ウィンドウは、そこで
使用されるトランジスタのしきい値電圧の値によって本
質的に拡大される。例えば、典型的な基準ジェネレータ
のアプリケーションにおいて、電源電圧ＶDDは３ボルト
で定格化されてもよい。多数の従来の技術における装置
においては、２．５ボルトまでの電圧の変化は基準回路
を動作不能にするであろう。しかしながら、図４に示さ
れているジェネレータ５０のごときバンドギャップ基準
ジェネレータによって、回路の動作の範囲は、約０．７
ボルトだけ広がり、これにより動作ウィンドウを２０％
又はそれ以上大きくさせる。
【００３１】しかしながら、本文に記述されているアプ
リケーションはバンドギャップ基準ジェネレータに関す
る多数の可能な使用法のうちの一つに過ぎない。例え
ば、殆ど全てのＣＭＯＳチップはオンチップ電圧レギュ
レータの一部として基準ジェネレータを必要とする。オ
ンチップジェネレータがより広い動作範囲（即ち、温
度、電源及びプロセス変化等の条件のもとで）をより正
確に超えることにより、より良好な回路が得られる。電
流ソースをＰＦＥＴ ＱＰ１３及びＱＰ１４並びにＮＦ
ＥＴ ＱＮ１３に対して分離させることによって、ジェ
ネレータ５０によりパフォーマンスが向上される。これ
らのトランジスタを分離したブランチに接続することに
より、全体的により広範な電源電圧ＶDD変化動作範囲が
提供される。
リケーションはバンドギャップ基準ジェネレータに関す
る多数の可能な使用法のうちの一つに過ぎない。例え
ば、殆ど全てのＣＭＯＳチップはオンチップ電圧レギュ
レータの一部として基準ジェネレータを必要とする。オ
ンチップジェネレータがより広い動作範囲（即ち、温
度、電源及びプロセス変化等の条件のもとで）をより正
確に超えることにより、より良好な回路が得られる。電
流ソースをＰＦＥＴ ＱＰ１３及びＱＰ１４並びにＮＦ
ＥＴ ＱＮ１３に対して分離させることによって、ジェ
ネレータ５０によりパフォーマンスが向上される。これ
らのトランジスタを分離したブランチに接続することに
より、全体的により広範な電源電圧ＶDD変化動作範囲が
提供される。
【００３２】図４では特に、電源電圧ＶDDは、四つのＰ
ＦＥＴ、即ち、ＱＰ１１、ＱＰ１２、ＱＰ１３及びＱＰ
１４の各ソース“Ｓ”に接続されている。これらのＰＦ
ＥＴの各々のゲート“Ｇ”はＮＦＥＴ ＱＮ１１のドレ
イン“Ｄ”に接続されており、ＮＦＥＴ ＱＮ１１は、
電源電圧ＶDDによってゲート“Ｇ”に電圧が印加され、
かつアース接続されたソース“Ｓ”を有している。ＰＦ
ＥＴ ＱＰ１１は、ＮＦＥＴ ＱＮ１１のドレイン
“Ｄ”へ接続されている。ＰＦＥＴ ＱＰ１１はＮＦＥ
Ｔ ＱＮ１１のドレイン“Ｄ”へ接続されているドレイ
ン“Ｄ”も有している。トランジスタＱＰ１１はソース
“Ｓ”に接続されたＮウェルをさらに有するとともに、
図示されているようにこのソース“Ｓ”は電源電圧ＶDD
に接続されている。この構成は、本質的に、トランジス
タのゲートとドレインが共に接続されている状態のダイ
オード形態である。ＮＦＥＴ ＱＮ１１とともに、トラ
ンジスタＱＰ１１は電流ソースの一つのラグ（遅れ）を
形成する（即ち、電源電圧ＶDDから接地まで一つのＤＣ
電流パスを提供する）。ノードＣにおける電圧はＰＦＥ
Ｔ ＱＰ１１のしきい値電圧よりも少し高い。好ましく
はトランジスタＱＮ１１はトランジスタＱＰ１１に比べ
て非常に小さい。これによってこれらのトランジスタを
介して流れる等量の電流によって、トランジスタＱＰ１
１は部分的にだけオンされるが、トランジスタＱＮ１１
は完全にオンされる。ＱＰ１１及びＱＮ１１のトランジ
スタの典型的な幅及び長さのゲート比率はそれぞれ１０
０／２及び５／１００である。
ＦＥＴ、即ち、ＱＰ１１、ＱＰ１２、ＱＰ１３及びＱＰ
１４の各ソース“Ｓ”に接続されている。これらのＰＦ
ＥＴの各々のゲート“Ｇ”はＮＦＥＴ ＱＮ１１のドレ
イン“Ｄ”に接続されており、ＮＦＥＴ ＱＮ１１は、
電源電圧ＶDDによってゲート“Ｇ”に電圧が印加され、
かつアース接続されたソース“Ｓ”を有している。ＰＦ
ＥＴ ＱＰ１１は、ＮＦＥＴ ＱＮ１１のドレイン
“Ｄ”へ接続されている。ＰＦＥＴ ＱＰ１１はＮＦＥ
Ｔ ＱＮ１１のドレイン“Ｄ”へ接続されているドレイ
ン“Ｄ”も有している。トランジスタＱＰ１１はソース
“Ｓ”に接続されたＮウェルをさらに有するとともに、
図示されているようにこのソース“Ｓ”は電源電圧ＶDD
に接続されている。この構成は、本質的に、トランジス
タのゲートとドレインが共に接続されている状態のダイ
オード形態である。ＮＦＥＴ ＱＮ１１とともに、トラ
ンジスタＱＰ１１は電流ソースの一つのラグ（遅れ）を
形成する（即ち、電源電圧ＶDDから接地まで一つのＤＣ
電流パスを提供する）。ノードＣにおける電圧はＰＦＥ
Ｔ ＱＰ１１のしきい値電圧よりも少し高い。好ましく
はトランジスタＱＮ１１はトランジスタＱＰ１１に比べ
て非常に小さい。これによってこれらのトランジスタを
介して流れる等量の電流によって、トランジスタＱＰ１
１は部分的にだけオンされるが、トランジスタＱＮ１１
は完全にオンされる。ＱＰ１１及びＱＮ１１のトランジ
スタの典型的な幅及び長さのゲート比率はそれぞれ１０
０／２及び５／１００である。
【００３３】示されているように、ノードＣにおける電
圧はＰＦＥＴ ＱＰ１２にも印加される。このトランジ
スタはＮＦＥＴ ＱＮ１２のドレイン“Ｄ”に接続され
るドレイン“Ｄ”を有しており、ＮＦＥＴ ＱＮ１２は
そのドレインにおけるいかなる電圧もそのゲート“Ｇ”
（即ち、ノードＥ）に印加されるようにダイオード形態
で接続されている。トランジスタＱＮ１２のソース
“Ｓ”は接地されている。同時に、トランジスタＱＰ１
２及びＱＮ１２は、トランジスタＱＰ１１及びＱＮ１１
によって定義された回路パスと同じ量の電流を流す他の
電流パスを定義する。さらに、トランジスタＱＰ１２を
介する電流がトランジスタＱＮ１２を少しだけオンする
ようにこれらのトランジスタの大きさが決められる。こ
の電流パス内の電流は電源電圧ＶDDとノードＣとの間の
電圧によって定義され、これによってこの電流パスがコ
ピーされ、かつ電源電圧ＶDDから接地までこのラグによ
って、この電流パスがそこを流れる同じ電流を有するこ
とを余儀なくさせる。ゲート“Ｇ”とトランジスタＱＮ
１２を介する接地との間の電圧は、ＮＦＥＴ ＱＮ１３
のゲート“Ｇ”にコピーされ、ＮＦＥＴ ＱＮ１３は接
地されているそのソース“Ｓ”も有する。この接続は、
トランジスタＱＰ１４とトランジスタＱＰＰＰＯＬＹを
介する電源電圧ＶDDからの電流ラグは他の電流ラグと同
量の電流を有することを確実とする。このラグにおい
て、ＮＦＥＴ ＱＮ１３のドレイン“Ｄ”はＱＰＰＰＯ
ＬＹ（大量にドープされたＰ形ポリシリコンＰＭＯＳト
ランジスタ）のドレイン“Ｄ”に接続されており、かつ
そのゲート“Ｇ”にも接続されている。ジェネレータ５
０の出力、即ち、基準電圧ＶREF はＱＰＰＰＯＬＹのゲ
ート“Ｇ”で取られる。トランジスタＱＰＰＰＯＬＹの
Ｎウェルはトランジスタのソース“Ｓ”に接続されてお
り、このソース“Ｓ”はトランジスタＱＰ１４のドレイ
ン“Ｄ”にも接続されている。ノードＦにおける電圧
は、トランジスタＱＰＮＰＯＬＹ（大量にドープされた
Ｎ形ポリシリコンＰＭＯＳトランジスタ）のドレイン
“Ｄ”とＮウェルにも印加されており、このトランジス
タＱＰＮＰＯＬＹはアース接続されたそのゲート“Ｇ”
及びソース“Ｓ”を有している。ＰＦＥＴ ＱＰ１３の
ドレイン“Ｄ”はノードＦにも接続されている。
圧はＰＦＥＴ ＱＰ１２にも印加される。このトランジ
スタはＮＦＥＴ ＱＮ１２のドレイン“Ｄ”に接続され
るドレイン“Ｄ”を有しており、ＮＦＥＴ ＱＮ１２は
そのドレインにおけるいかなる電圧もそのゲート“Ｇ”
（即ち、ノードＥ）に印加されるようにダイオード形態
で接続されている。トランジスタＱＮ１２のソース
“Ｓ”は接地されている。同時に、トランジスタＱＰ１
２及びＱＮ１２は、トランジスタＱＰ１１及びＱＮ１１
によって定義された回路パスと同じ量の電流を流す他の
電流パスを定義する。さらに、トランジスタＱＰ１２を
介する電流がトランジスタＱＮ１２を少しだけオンする
ようにこれらのトランジスタの大きさが決められる。こ
の電流パス内の電流は電源電圧ＶDDとノードＣとの間の
電圧によって定義され、これによってこの電流パスがコ
ピーされ、かつ電源電圧ＶDDから接地までこのラグによ
って、この電流パスがそこを流れる同じ電流を有するこ
とを余儀なくさせる。ゲート“Ｇ”とトランジスタＱＮ
１２を介する接地との間の電圧は、ＮＦＥＴ ＱＮ１３
のゲート“Ｇ”にコピーされ、ＮＦＥＴ ＱＮ１３は接
地されているそのソース“Ｓ”も有する。この接続は、
トランジスタＱＰ１４とトランジスタＱＰＰＰＯＬＹを
介する電源電圧ＶDDからの電流ラグは他の電流ラグと同
量の電流を有することを確実とする。このラグにおい
て、ＮＦＥＴ ＱＮ１３のドレイン“Ｄ”はＱＰＰＰＯ
ＬＹ（大量にドープされたＰ形ポリシリコンＰＭＯＳト
ランジスタ）のドレイン“Ｄ”に接続されており、かつ
そのゲート“Ｇ”にも接続されている。ジェネレータ５
０の出力、即ち、基準電圧ＶREF はＱＰＰＰＯＬＹのゲ
ート“Ｇ”で取られる。トランジスタＱＰＰＰＯＬＹの
Ｎウェルはトランジスタのソース“Ｓ”に接続されてお
り、このソース“Ｓ”はトランジスタＱＰ１４のドレイ
ン“Ｄ”にも接続されている。ノードＦにおける電圧
は、トランジスタＱＰＮＰＯＬＹ（大量にドープされた
Ｎ形ポリシリコンＰＭＯＳトランジスタ）のドレイン
“Ｄ”とＮウェルにも印加されており、このトランジス
タＱＰＮＰＯＬＹはアース接続されたそのゲート“Ｇ”
及びソース“Ｓ”を有している。ＰＦＥＴ ＱＰ１３の
ドレイン“Ｄ”はノードＦにも接続されている。
【００３４】基準電圧は、ＰＭＯＳデバイスのしきい値
電圧をＰ＋ＰＯＬＹ及びＮ＋ＰＯＬＹと比較することに
よって引き出され、これは今日のＣＭＯＳ技術に容易に
利用することが可能である。シリコンバンドギャップの
温度依存は約−４．７３×１０-4／℃であり、基準電圧
ＶREF は２５℃〜８５℃では５０mV未満変化する。最初
に記述した電圧レギュレータの実施例において、バンド
ギャップ基準電圧ＶRE F はベース電圧ＶBASEを含み遷移
電圧ＶX と一定レベルシフト電圧とを発生するのに有利
に使用される。
電圧をＰ＋ＰＯＬＹ及びＮ＋ＰＯＬＹと比較することに
よって引き出され、これは今日のＣＭＯＳ技術に容易に
利用することが可能である。シリコンバンドギャップの
温度依存は約−４．７３×１０-4／℃であり、基準電圧
ＶREF は２５℃〜８５℃では５０mV未満変化する。最初
に記述した電圧レギュレータの実施例において、バンド
ギャップ基準電圧ＶRE F はベース電圧ＶBASEを含み遷移
電圧ＶX と一定レベルシフト電圧とを発生するのに有利
に使用される。
【００３５】
【発明の効果】最悪ケースのメモリアレイの応答時間に
悪影響を及ぼすことなく、ワード線ドライバとその関連
する回路の薄い酸化物上で電界を緩和するレギュレータ
を提供するという効果が得られる。
悪影響を及ぼすことなく、ワード線ドライバとその関連
する回路の薄い酸化物上で電界を緩和するレギュレータ
を提供するという効果が得られる。
【図面の簡単な説明】
【図１】従来のＤＲＡＭ構造体の部分的ブロック図であ
る。
る。
【図２】ブースト電圧ＶBST 対電源電圧ＶDDの特性のグ
ラフ図である。
ラフ図である。
【図３】本発明のレギュレータの一つの実施例の簡略図
である。
である。
【図４】図２の基準電圧ジェネレータの一つの実施例の
詳細図である。
詳細図である。
２４ レギュレータ ３０ ジェネレータ ３２ 回路 ３３ フィードバック接続 ３４ 差動増幅器 ４０ 電圧レベルシフト回路 ４２ 差動増幅器 ４４ ラッチングコンパレータ ４６ 交差結合バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒュン ジョン シン アメリカ合衆国10541、ニューヨーク州マ ホパック、ウイリアムズバーグ ドライヴ 303 (72)発明者 ウェイ ワン アメリカ合衆国10504、ニューヨーク州ア ーモンク、ロング ポンド ロード ３
Claims (10)
- 【請求項１】 メモリアレイの複数のワード線ドライバ
のための電圧供給回路であって、各ドライバが前記メモ
リアレイの複数のワード線の一つを制御するように接続
されており、各前記ドライバが第１の入力と第２の入力
を有しており、 前記複数のワード線ドライバの前記第１の入力に第１の
電圧を供給するための第１の手段と、 前記ワード線ドライバの前記第２の入力に第２の電圧を
供給するための第２の手段と、 前記ワード線ドライバに供給される前記第１の電圧と前
記第２の電圧との電圧の差が、所定の第１の電圧の範囲
内で前記第１電圧が変化する時、ほぼ一定しているよう
に前記第２の電圧供給手段を調整するための手段と、 を含んでいる電圧供給回路。 - 【請求項２】 前記第２の電圧供給手段が、電荷貯蔵器
を含んでおり、前記貯蔵器を介する電荷が、前記ワード
線ドライバの前記第２の入力に供給される前記第２の電
圧よりなり、前記第２の電圧供給手段がさらに、前記電
荷貯蔵器に接続されておりかつ前記調整手段の制御下で
前記電荷貯蔵器を充電及び放電すべく作動する電荷ジェ
ネレータを含んでおり、前記充電及び放電が、前記第１
の電圧が前記所定の第１電圧の範囲内で変化する時、前
記第１の電圧と前記第２の電圧との前記一定の電圧差を
保持するように行われる請求項１に記載の電圧供給回
路。 - 【請求項３】 前記第２の電圧供給手段が、前記第１の
電圧が前記所定の第１の電圧の範囲より低い時、前記第
１の電圧とは無関係の前記ワード線ドライバへの第２の
電圧を供給するための手段を含んでいる請求項１に記載
の電圧供給回路。 - 【請求項４】 各々が第１の電圧入力と第２の電圧入力
を有するドライバに接続されている複数のワード線を有
するメモリアレイにおいて、前記ワード線ドライバが、
その対応するワード線を選択したり、選択しなかったり
するために前記第１の電圧と前記第２の電圧の間をスイ
ッチングし、前記第１の電圧入力が電源電圧を受け取る
ように接続され、前記ワード線ドライバの前記第２の電
圧の入力へ電圧を発生させかつ供給するための回路であ
って、 前記電源電圧と前記発生電圧の間の差による前記ワード
線ドライバを介する最大ストレス電界が、前記電源電圧
における変動にかかわらずほぼ一定に保持されるよう
に、前記電源電圧に相対する電圧を制御可能に発生させ
るための手段と、 前記制御可能に発生された第２の電圧を前記ワード線ド
ライバの前記第２の入力に供給するための手段と、 を含んでいる電圧発生供給回路。 - 【請求項５】 前記制御可能な発生手段は、 電荷が前記ワード線ドライバの前記第２の電圧入力に供
給されるべき前記発生電圧よりなる電荷貯蔵器と、 前記電荷貯蔵器に結合されておりかつ前記貯蔵器を充電
及び放電するように動作する電荷ポンプジェネレータ
と、 前記ワード線ドライバへの前記電源電圧入力と前記電荷
貯蔵器を介する前記発生電圧の差が前記電源電圧におけ
る変動にかかわらずほぼ一定しているように前記電荷ポ
ンプジェネレータを調整するための手段と、 を含んでいる請求項４に記載の電圧発生供給回路。 - 【請求項６】 前記電源電圧と前記発生電圧との差によ
って、前記ワード線ドライバを通過する最大ストレス電
界が所定の電源電圧の範囲を超えてほぼ一定しているよ
うに前記制御可能な発生手段が前記発生電圧を生成し、
前記電源電圧が前記所定の電源電圧の範囲以外にある時
には、前記制御可能な発生手段が前記電源電圧とは無関
係である発生電圧を生成する請求項４に記載の電圧発生
供給回路。 - 【請求項７】 メモリアレイ内の複数のワード線ドライ
バの各々への二つの入力のうちの一つへ供給されるブー
スト電圧ＶBST を生成するオンチップ電圧ジェネレータ
を制御するための電圧レギュレータであって、前記ワー
ド線ドライバの各々への他の入力は電源電圧ＶDDを受け
取り、 基準電圧ＶREF を発生する手段と、 前記基準電圧ＶREF 及び前記電源電圧ＶDDから前記電源
電圧における変動を表す遷移電圧ＶX を生成するための
第１の差動手段と、 前記電源電圧ＶDDと前記ブースト電圧ＶBST を比較する
ための第１のトランジスタ手段と、 前記遷移電圧Ｖx と前記基準電圧ＶREF とを比較するた
めの第２のトランジスタ手段と、 前記第１のトランジスタと前記第２のトランジスタから
の信号出力を受け取るように接続されているラッチング
コンパレータと、 を備えており、前記ラッチングコンパレータが前記オン
チップ電圧ジェネレータのためのブースト電圧制御信号
を出力し、前記制御信号が以下のブースト電圧を定義す
るように動作する電圧レギュレータ。 ＶBST ＝−ＶREF ＋ＶDD−ＶX - 【請求項８】 前記ブースト電圧ＶBST 、前記基準電圧
ＶREF 、及び前記電源電圧ＶDDからレベルシフトされた
ブースト電圧を生成するための第２の差動手段を備え、
前記第１のトラジスタ手段が前記電源電圧ＶDDを前記レ
ベルシフトされたブースト電圧と比較するための手段を
含み、前記ラッチングコンパレータが以下のブースト電
圧を定義すべく前記オンチップ電圧ジェネレータにブー
スト電圧制御信号を出力する請求項７に記載の電圧レギ
ュレータ。 ＶBST ＝−ＶBASE＋ＶDD−ＶX - 【請求項９】 バンドギャップ電圧基準ジェネレータで
あって、 接地電位に接続されたゲート及びドレインを有するダイ
オード形態で接続されている大量にドープされたＮ形ポ
リシリコンＰＭＯＳトランジスタと、 ダイオード形態で接続されておりかつソースが共に接続
されている大量にドープされたＰ形ポリシリコンＰＭＯ
Ｓトランジスタと、 前記大量にドープされたＰ形ポリシリコンＰＭＯＳトラ
ンジスタの前記共通に接続されたソースと電源電圧との
間に配置されている少なくとも一つのＰＭＯＳトランジ
スタと、 前記連結されている大量にドープされたポリシリコンＰ
ＭＯＳトランジスタを介する電圧を制御するために前記
少なくとも一つのＰＭＯＳトランジスタのゲートに連結
されている第１の電流ソース手段と、 前記大量にドープされたＰ形ポリシリコンＰＭＯＳトラ
ンジスタの前記連結されているゲート及びドレインと接
地電位との間に配置されているＮＭＯＳトランジスタ
と、 前記大量にドープされたＰ形ポリシリコンＰＭＯＳトラ
ンジスタの前記連結されたゲートとドレインにおける電
圧レベルを制御するために前記ＮＭＯＳトランジスタの
ゲートに接続された第２の電流ソース手段と、 を備え、前記ジェネレータから出力されるべき基準電圧
が、前記大量にドープされたＰ形ポリシリコンＰＭＯＳ
トランジスタの前記連結されたゲートとドレインに生じ
る前記電圧よりなるバンドギャップ電圧基準ジェネレー
タ。 - 【請求項１０】 前記少なくとも一つのＰＭＯＳトラン
ジスタが、前記大量にドープされたポリシリコンＰＭＯ
Ｓトランジスタの前記共通に接続されたソースと前記電
源電圧との間に配置されている二つのＰＭＯＳトランジ
スタを備えている請求項９に記載のバンドギャップ電圧
基準ジェネレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US771295 | 1991-10-03 | ||
| US07/771,295 US5268871A (en) | 1991-10-03 | 1991-10-03 | Power supply tracking regulator for a memory array |
Publications (2)
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|---|---|
| JPH05198176A true JPH05198176A (ja) | 1993-08-06 |
| JP2596677B2 JP2596677B2 (ja) | 1997-04-02 |
Family
ID=25091362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4217036A Expired - Lifetime JP2596677B2 (ja) | 1991-10-03 | 1992-08-14 | 電圧供給回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5268871A (ja) |
| EP (1) | EP0535325B1 (ja) |
| JP (1) | JP2596677B2 (ja) |
| DE (1) | DE69227432T2 (ja) |
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