JPS63279491A - 半導体ダイナミツクｒａｍ - Google Patents
半導体ダイナミツクｒａｍInfo
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- JPS63279491A JPS63279491A JP62115291A JP11529187A JPS63279491A JP S63279491 A JPS63279491 A JP S63279491A JP 62115291 A JP62115291 A JP 62115291A JP 11529187 A JP11529187 A JP 11529187A JP S63279491 A JPS63279491 A JP S63279491A
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- 239000000758 substrate Substances 0.000 claims abstract description 44
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- 238000010586 diagram Methods 0.000 description 5
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- 238000009792 diffusion process Methods 0.000 description 3
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体ダイナミックＲＡＭに関し、特にＣ
ＭＯＳダイナミックＲＡＭのランチアンプ耐量の向上に
関するものである。
ＭＯＳダイナミックＲＡＭのランチアンプ耐量の向上に
関するものである。
近年、ダイナミックＲＡＭも低消費電力化、高速化の利
点から、周辺回路がＣＭＯＳで構成されるのが主流とな
っている。しかし、ビット線容量の低減、メモリセルの
トランスファーゲートのしきい値電圧の調整、外部信号
入力時の少数キャリアの注入防止等の理由により、基板
電圧を内部で発生して印加している。
点から、周辺回路がＣＭＯＳで構成されるのが主流とな
っている。しかし、ビット線容量の低減、メモリセルの
トランスファーゲートのしきい値電圧の調整、外部信号
入力時の少数キャリアの注入防止等の理由により、基板
電圧を内部で発生して印加している。
第４図に、従来から多用されている基板電圧発生回路を
示す。図中、１．２はＭＯＳ）ランジスタ、３は容量、
４は発振器、ＶＮｍは基板電位である。
示す。図中、１．２はＭＯＳ）ランジスタ、３は容量、
４は発振器、ＶＮｍは基板電位である。
第５図は、ＲＡＭの周辺回路に多用される従来からのＣ
ＭＯＳインバータの断面構造を示す。図中、２１．２２
はＰ００拡散のソース・ドレイン、２３．２４はＮ９拡
散層のソース・ドレイン、２５はＮ゛拡散層のウェル固
定、２６．２７はインバータのゲート、２８はＮ型のウ
ェル、２９は分離の酸化膜、３２はＰ型基板、３０はウ
ェル形成に対して附随するバーチカルＰＮＰ ｌ−ラン
ジスタの等価回路、３１はやはりウェル形成に対して附
随するラチカルＮＰＮ ）ランジスタの等価回路、Ｖ８
Ｂは基板電位、ＩＮはインバータの入力信号、ＯＵＴは
インバータの出力信号である。
ＭＯＳインバータの断面構造を示す。図中、２１．２２
はＰ００拡散のソース・ドレイン、２３．２４はＮ９拡
散層のソース・ドレイン、２５はＮ゛拡散層のウェル固
定、２６．２７はインバータのゲート、２８はＮ型のウ
ェル、２９は分離の酸化膜、３２はＰ型基板、３０はウ
ェル形成に対して附随するバーチカルＰＮＰ ｌ−ラン
ジスタの等価回路、３１はやはりウェル形成に対して附
随するラチカルＮＰＮ ）ランジスタの等価回路、Ｖ８
Ｂは基板電位、ＩＮはインバータの入力信号、ＯＵＴは
インバータの出力信号である。
第４図の回路動作は古くから良く知られたチャージポン
プ作用なので、ここではその説明を省略する。
プ作用なので、ここではその説明を省略する。
第３図は、第４図の基板電圧発生回路の電源電圧（Ｖ
ｃｃ ）依存性を示し、実線ａはスタンドバイ状態、破
線すはオペレーティング状態を示している。電源電圧Ｖ
ｃｃが高くなると発振器４の出力の高レベルも高くなる
ので、基板電圧Ｖ１ｍも負電位方向に深くなる。文献“
シングル ５Ｖ、６４ＫＲＡＭ ウィズ スケールド
ダウン ＭＯＳ ストラフチャー” ヒロオ マスダ
等、［Ｅ Ｅ Ｅトランザクションズ オン エレクト
ロン デバイシーズ、第ＥＤ −２７巻、第８号、 １
６０７−１６１２頁。
ｃｃ ）依存性を示し、実線ａはスタンドバイ状態、破
線すはオペレーティング状態を示している。電源電圧Ｖ
ｃｃが高くなると発振器４の出力の高レベルも高くなる
ので、基板電圧Ｖ１ｍも負電位方向に深くなる。文献“
シングル ５Ｖ、６４ＫＲＡＭ ウィズ スケールド
ダウン ＭＯＳ ストラフチャー” ヒロオ マスダ
等、［Ｅ Ｅ Ｅトランザクションズ オン エレクト
ロン デバイシーズ、第ＥＤ −２７巻、第８号、 １
６０７−１６１２頁。
１９８０年８月（” Ｓｉｎｇｌｅ ５−Ｖ＋ ６１Ｋ
ＲＡＭ ｗｉｔｈ Ｓｃａｌｅｄ−Ｄｏｗｎ ＭＯＳ
５ｔｒｕｃｔｕｒｅ ” 旧ｒｏｏ Ｍａｓｕｄａ
ｅｔ ａｌ、、 ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ
ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ｖｏｌ、
ＥＤ−２７゜ＮＯ，８，ｐｐ、１６０７−１６１２．
Ａｕｇ、、１９８０．）に示される様に、動作状態では
基板電流のため基板電位は浅くなり、基板の抵抗が高い
ため正電位にもなる。一方、スタンドバイ状態では基板
電流が流れないので、高い電源電圧Ｖｃｃまで基板電位
は深い状態を保つが、電源電位のＮ゛拡散層と基板との
接合破壊により、ＧＮＤ電位又は正の電位となる。
ＲＡＭ ｗｉｔｈ Ｓｃａｌｅｄ−Ｄｏｗｎ ＭＯＳ
５ｔｒｕｃｔｕｒｅ ” 旧ｒｏｏ Ｍａｓｕｄａ
ｅｔ ａｌ、、 ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ
ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ｖｏｌ、
ＥＤ−２７゜ＮＯ，８，ｐｐ、１６０７−１６１２．
Ａｕｇ、、１９８０．）に示される様に、動作状態では
基板電流のため基板電位は浅くなり、基板の抵抗が高い
ため正電位にもなる。一方、スタンドバイ状態では基板
電流が流れないので、高い電源電圧Ｖｃｃまで基板電位
は深い状態を保つが、電源電位のＮ゛拡散層と基板との
接合破壊により、ＧＮＤ電位又は正の電位となる。
ＣＭＯ３構造のラッチアンプ現象は、良く知られている
様に、第５図中のバイポーラトランジスタ３０．３１が
オン状態となって生じるものである。その引き金となる
ものは、電源電圧のノイズ。
様に、第５図中のバイポーラトランジスタ３０．３１が
オン状態となって生じるものである。その引き金となる
ものは、電源電圧のノイズ。
ＧＮＤのノイズ、基板電圧のノイズ等、さまざまである
。
。
従来の半導体ダイナミックＲＡＭは、前述の様な基板電
圧の特性を示すので、高電源電圧状態で基板が正電位と
なり、これが引き金となってバイポーラトランジスタ３
１がオンし、その後バイポーラトランジスタ３０がオン
するラフチアツブ現象を生じ、このランチアップ状態で
は電源電圧■ｃｃとＧＮＤ間に数１０〜数１００ｍＡの
電流が流れ、配線材料が溶けてデバイスが壊れるという
問題点があった。
圧の特性を示すので、高電源電圧状態で基板が正電位と
なり、これが引き金となってバイポーラトランジスタ３
１がオンし、その後バイポーラトランジスタ３０がオン
するラフチアツブ現象を生じ、このランチアップ状態で
は電源電圧■ｃｃとＧＮＤ間に数１０〜数１００ｍＡの
電流が流れ、配線材料が溶けてデバイスが壊れるという
問題点があった。
この発明は、上記の様な問題点を解消するためになされ
たもので、より高い電源電圧状態でラッチアップ現象を
防止できる半導体ダイナミックＲＡＭを得ることを目的
としている。
たもので、より高い電源電圧状態でラッチアップ現象を
防止できる半導体ダイナミックＲＡＭを得ることを目的
としている。
この発明に係る半導体ダイナミックＲＡＭは、電源電圧
が所定の高電圧値を越えると、基板電圧をＧＮＤ電位に
するようにしたものである。
が所定の高電圧値を越えると、基板電圧をＧＮＤ電位に
するようにしたものである。
この発明においては、高電源電圧状態で基板電位をＧＮ
Ｄ電位にすることにより、基板電位が正電位になること
が防止され、ラッチアンプ現象を生じる電源電圧が高く
なる。
Ｄ電位にすることにより、基板電位が正電位になること
が防止され、ラッチアンプ現象を生じる電源電圧が高く
なる。
第１図は、この発明の一実施例を示す回路図である。図
中、１）ないし１４はＮチャネルＭＯＳトランジスタで
ある。トランジスタ１４の電流駆動能力は基板電圧発生
回路のそれより十分大きく設けられ、又トランジスタ１
３の電流駆動能力はトランジスタ１２のそれと比較して
十分大きく（逆に言えば、トランジスタ１２のオン抵抗
が・トランジスタ１３のそれより十分大きく）、トラン
ジスタ１２の電流駆動能力は基板電圧発生回路のそれよ
り十分小さくなる様構成され、さらにトランジスタｌｌ
ｎ個で構成されるダイオードのオン時の電流駆動能力は
トランジスタ１４のそれに比べて十分大きく設けられて
いる。
中、１）ないし１４はＮチャネルＭＯＳトランジスタで
ある。トランジスタ１４の電流駆動能力は基板電圧発生
回路のそれより十分大きく設けられ、又トランジスタ１
３の電流駆動能力はトランジスタ１２のそれと比較して
十分大きく（逆に言えば、トランジスタ１２のオン抵抗
が・トランジスタ１３のそれより十分大きく）、トラン
ジスタ１２の電流駆動能力は基板電圧発生回路のそれよ
り十分小さくなる様構成され、さらにトランジスタｌｌ
ｎ個で構成されるダイオードのオン時の電流駆動能力は
トランジスタ１４のそれに比べて十分大きく設けられて
いる。
次に、第１図の回路動作を説明する。
電源電圧Ｖｃｃが低レベル時は、ｎ個のトランジスタ１
）の全てがオン状態でな（、トランジスタ１２のみがオ
ン状態となるので、ノードＮｌをＧＮＤへ引こうとする
。この時、基板電位Ｖｌｌは負電位なのでトランジスタ
１３はオン状態となっているが、トランジスタ１２のオ
ン抵抗はトランジスタ１３のそれより十分大きいため、
ノードＮ１の電位は基板電位■□とほぼ同じ負電位とな
る。
）の全てがオン状態でな（、トランジスタ１２のみがオ
ン状態となるので、ノードＮｌをＧＮＤへ引こうとする
。この時、基板電位Ｖｌｌは負電位なのでトランジスタ
１３はオン状態となっているが、トランジスタ１２のオ
ン抵抗はトランジスタ１３のそれより十分大きいため、
ノードＮ１の電位は基板電位■□とほぼ同じ負電位とな
る。
従って、トランジスタ１４はオフ状態となるので、正常
な基板電圧が与えられる。この場合、トランジスタ１２
．１３を通して貫通電流が流れるが、トランジスタ１２
のオン抵抗は大きいので基板電圧に影響を与えることは
ない。
な基板電圧が与えられる。この場合、トランジスタ１２
．１３を通して貫通電流が流れるが、トランジスタ１２
のオン抵抗は大きいので基板電圧に影響を与えることは
ない。
一方、電源電圧Ｖｃｃが高レベル時は、ｎ個のトランジ
スタ１）の全てがオン状態となり、その電流駆動能力は
トランジスタ１２のそれより大きいので、ノードＮ１は
高レベルとなる。従って、トランジスタ１４がオン状態
となり、基板電位Ｖｌｌｌ＋を強制的にＧＮＤにする。
スタ１）の全てがオン状態となり、その電流駆動能力は
トランジスタ１２のそれより大きいので、ノードＮ１は
高レベルとなる。従って、トランジスタ１４がオン状態
となり、基板電位Ｖｌｌｌ＋を強制的にＧＮＤにする。
ノードＮｌの高レベルはトランジスタ１３がオフ状態と
なるため、基板電位Ｖｌｌｌには伝わらない。
なるため、基板電位Ｖｌｌｌには伝わらない。
以上の様にして、ある電源電圧ＶｃｃＯ値を越えると、
基板電位ＶｌｌｌをＧＮＤにすることができる。
基板電位ＶｌｌｌをＧＮＤにすることができる。
そして、このある電源電圧ＶｃｃＯ値は、トランジスタ
１）のしきい値と個数ｎによって調節可能である。
１）のしきい値と個数ｎによって調節可能である。
第２図に、第１図の回路をダイナミックＲＡＭに適用し
た場合の基板電圧の特性を示す。実線ａはＲＡＭのスタ
ンドバイ状態、破線すはＲＡＭのオペレーティング状態
を示すものである。この図から判る様に、第１図の回路
を用いたＲＡＭでは、ある電源電圧ＶｃｃＯ値を越える
と基板電圧■。はＧＮＤになる。このある電源電圧Ｖｃ
ｃＯ値は前述した様に調節可能なものであるが、これを
その時の電源電圧Ｖｃｃと基板電圧ｖ、ｌｌとの電位差
が例えば第５図に示した様な載板内の接合の耐圧に近く
なるような値に調節すれば、高電源電圧となった場合で
も基板電圧が正電位になることはなく、ランチアップ現
象を生じる電ｔＡ電圧ＶｃｃＯ値は大ｒ１）にアップす
る。
た場合の基板電圧の特性を示す。実線ａはＲＡＭのスタ
ンドバイ状態、破線すはＲＡＭのオペレーティング状態
を示すものである。この図から判る様に、第１図の回路
を用いたＲＡＭでは、ある電源電圧ＶｃｃＯ値を越える
と基板電圧■。はＧＮＤになる。このある電源電圧Ｖｃ
ｃＯ値は前述した様に調節可能なものであるが、これを
その時の電源電圧Ｖｃｃと基板電圧ｖ、ｌｌとの電位差
が例えば第５図に示した様な載板内の接合の耐圧に近く
なるような値に調節すれば、高電源電圧となった場合で
も基板電圧が正電位になることはなく、ランチアップ現
象を生じる電ｔＡ電圧ＶｃｃＯ値は大ｒ１）にアップす
る。
なお、上記実施例ではＮ−ウェルＣＭＯ３構造の場合に
ついて説明したが、Ｐ−ウェルＣＭＯ３構造の場合であ
っても良（、上記実施例と同様の効果を奏することは言
うまでもない。
ついて説明したが、Ｐ−ウェルＣＭＯ３構造の場合であ
っても良（、上記実施例と同様の効果を奏することは言
うまでもない。
以上の様に、この発明によれば、電源電圧が所定の高電
圧値を越えると、基板電圧をＧＮ’Ｄ電位にするように
したので、ラフチアツブ耐量が高く信頼性の高い半導体
ダイナミックＲＡＭが得られる効果がある。
圧値を越えると、基板電圧をＧＮ’Ｄ電位にするように
したので、ラフチアツブ耐量が高く信頼性の高い半導体
ダイナミックＲＡＭが得られる効果がある。
第１図はこの発明の一実施例による高電源電圧状態で基
板電圧をＧＮＤにする回路を示す図・第２図は第１図の
回路を適用した半導体ダイナミックＲＡＭの基板電圧−
電源電圧特性を示す図、第３図は従来の半導体ダイナミ
ックＲＡＭの基板電圧−電源電圧特性を示す図、第４図
は従来から多用されている基板電圧発生回路を示す図、
第５図は従来から多用されているＣＭＯＳインバータを
示す断面図である。 １）ないし１４はＮチャネルＭＯ３）ランジスタ、３２
はＰ型基板、Ｖｃｃは電源電圧、ＶＢＩＩは基板電圧。 なお図中同一符号は同−又は相当部分を示す。
板電圧をＧＮＤにする回路を示す図・第２図は第１図の
回路を適用した半導体ダイナミックＲＡＭの基板電圧−
電源電圧特性を示す図、第３図は従来の半導体ダイナミ
ックＲＡＭの基板電圧−電源電圧特性を示す図、第４図
は従来から多用されている基板電圧発生回路を示す図、
第５図は従来から多用されているＣＭＯＳインバータを
示す断面図である。 １）ないし１４はＮチャネルＭＯ３）ランジスタ、３２
はＰ型基板、Ｖｃｃは電源電圧、ＶＢＩＩは基板電圧。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）基板電圧発生回路内蔵の半導体ダイナミックＲＡ
Ｍにおいて、 電源電圧が所定の高電圧値を越えると、基板電圧をグラ
ンド電位にする回路を備えたことを特徴とする半導体ダ
イナミックＲＡＭ。 - （２）上記所定の高電圧値は、該高電圧値と基板電圧と
の電位差が基板内の接合耐圧に近い値となる値であるこ
とを特徴とする特許請求の範囲第１項記載の半導体ダイ
ナミックＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115291A JPS63279491A (ja) | 1987-05-12 | 1987-05-12 | 半導体ダイナミツクｒａｍ |
| US07/192,576 US4890011A (en) | 1987-05-12 | 1988-05-11 | On-chip substrate bias generating circuit having substrate potential clamp and operating method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115291A JPS63279491A (ja) | 1987-05-12 | 1987-05-12 | 半導体ダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63279491A true JPS63279491A (ja) | 1988-11-16 |
Family
ID=14659020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62115291A Pending JPS63279491A (ja) | 1987-05-12 | 1987-05-12 | 半導体ダイナミツクｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4890011A (ja) |
| JP (1) | JPS63279491A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2772530B2 (ja) * | 1988-12-05 | 1998-07-02 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH0831791B2 (ja) * | 1988-12-28 | 1996-03-27 | 三菱電機株式会社 | 半導体装置 |
| JPH04129264A (ja) * | 1990-09-20 | 1992-04-30 | Fujitsu Ltd | 半導体集積回路 |
| US5268871A (en) * | 1991-10-03 | 1993-12-07 | International Business Machines Corporation | Power supply tracking regulator for a memory array |
| DE69306603T2 (de) * | 1992-02-11 | 1997-06-05 | Philips Electronics Nv | Stromteiler sowie integrierte Schaltung mit mehreren Stromteilern |
| US5313111A (en) * | 1992-02-28 | 1994-05-17 | Texas Instruments Incorporated | Substrate slew circuit providing reduced electron injection |
| US5880593A (en) | 1995-08-30 | 1999-03-09 | Micron Technology, Inc. | On-chip substrate regulator test mode |
| US6822470B2 (en) | 1995-08-30 | 2004-11-23 | Micron Technology, Inc. | On-chip substrate regulator test mode |
| JP2988387B2 (ja) * | 1996-08-20 | 1999-12-13 | 日本電気株式会社 | 半導体装置 |
| US6014053A (en) * | 1997-05-12 | 2000-01-11 | Philips Electronics North America Corporation | Amplifier MOS biasing circuit for a avoiding latch-up |
| US6404252B1 (en) * | 2000-07-31 | 2002-06-11 | National Semiconductor Corporation | No standby current consuming start up circuit |
| US9584118B1 (en) | 2015-08-26 | 2017-02-28 | Nxp Usa, Inc. | Substrate bias circuit and method for biasing a substrate |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3940747A (en) * | 1973-08-02 | 1976-02-24 | Texas Instruments Incorporated | High density, high speed random access read-write memory |
| US4739191A (en) * | 1981-04-27 | 1988-04-19 | Signetics Corporation | Depletion-mode FET for the regulation of the on-chip generated substrate bias voltage |
| JPS57204640A (en) * | 1981-06-12 | 1982-12-15 | Fujitsu Ltd | Generating circuit of substrate bias voltage |
| US4733108A (en) * | 1982-06-28 | 1988-03-22 | Xerox Corporation | On-chip bias generator |
| US4553047A (en) * | 1983-01-06 | 1985-11-12 | International Business Machines Corporation | Regulator for substrate voltage generator |
| NL8402764A (nl) * | 1984-09-11 | 1986-04-01 | Philips Nv | Schakeling voor het opwekken van een substraatvoorspanning. |
| JPS6199363A (ja) * | 1984-10-19 | 1986-05-17 | Mitsubishi Electric Corp | 基板電位発生回路 |
| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
-
1987
- 1987-05-12 JP JP62115291A patent/JPS63279491A/ja active Pending
-
1988
- 1988-05-11 US US07/192,576 patent/US4890011A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4890011A (en) | 1989-12-26 |
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