JP2689708B2 - バイアス電流制御回路 - Google Patents
バイアス電流制御回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
- H03K17/04206—Modifications for accelerating switching by feedback from the output circuit to the control circuit in field-effect transistor switches
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
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- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOSトランジスタの動作を制御するバイアス
電流制御回路に関し、さらに詳しくはMOSトランジスタ
のゲートに供給する電流を出力電流に応じて制御するバ
イアス電流制御回路に関する。
電流制御回路に関し、さらに詳しくはMOSトランジスタ
のゲートに供給する電流を出力電流に応じて制御するバ
イアス電流制御回路に関する。
従来から電力用半導体として、パワートランジスタ，
サイリスタ，整流ダイオードなどが使用されている。例
えば、バイポーラ型パワートランジスタを電力制御素子
として使用する場合、そのベースに供給する電流値に応
じて、その動作状態が制御される。パワートランジスタ
を飽和領域で動作させるためには、十分なベース電流を
供給する必要があり、一般にコレクタ電流をそのトラン
ジスタの電流増幅率で除した値より十分大きな電流がベ
ース電流として供給される。したがって、バイポーラ型
パワートランジスタを制御するためには、十分なベース
電流を供給できる回路が必要となる。
サイリスタ，整流ダイオードなどが使用されている。例
えば、バイポーラ型パワートランジスタを電力制御素子
として使用する場合、そのベースに供給する電流値に応
じて、その動作状態が制御される。パワートランジスタ
を飽和領域で動作させるためには、十分なベース電流を
供給する必要があり、一般にコレクタ電流をそのトラン
ジスタの電流増幅率で除した値より十分大きな電流がベ
ース電流として供給される。したがって、バイポーラ型
パワートランジスタを制御するためには、十分なベース
電流を供給できる回路が必要となる。
これに対し、MOS型パワートランジスタの場合、その
構造上の特徴から、そのゲートに印加する電圧値に応じ
て動作状態が制御され、定常的なゲート電流を供給する
必要がない、したがって、バイポーラ型パワートランジ
スタの場合のように、十分な電流を供給する回路が必要
でない。
構造上の特徴から、そのゲートに印加する電圧値に応じ
て動作状態が制御され、定常的なゲート電流を供給する
必要がない、したがって、バイポーラ型パワートランジ
スタの場合のように、十分な電流を供給する回路が必要
でない。
上述したように、MOS型パワートランジスタは電圧制
御素子であるので、動作状態を維持するための定常的な
ゲート電流を必要としない。しかしながら、動作状態を
切り換える場合、過渡的な電流がゲート電極に流れる。
このゲート電流はゲートとチャンネルとの間に構造され
る容量に帰因するものであり、ゲートに高電圧を印加す
る場合充電電流として、また低電圧を印加する場合放電
電流としてゲート電極を流れる。
御素子であるので、動作状態を維持するための定常的な
ゲート電流を必要としない。しかしながら、動作状態を
切り換える場合、過渡的な電流がゲート電極に流れる。
このゲート電流はゲートとチャンネルとの間に構造され
る容量に帰因するものであり、ゲートに高電圧を印加す
る場合充電電流として、また低電圧を印加する場合放電
電流としてゲート電極を流れる。
このゲート電流は、パワートランジスタが大電力用に
なるに従って、より大きな電流が要求される、なぜな
ら、ドレイン・ソース間に流れる電流を大きくするため
には、チャンネルを大きくする必要があり、その結果ゲ
ートとチャンネルとの間に構成される容量が大きくなる
ためである。
なるに従って、より大きな電流が要求される、なぜな
ら、ドレイン・ソース間に流れる電流を大きくするため
には、チャンネルを大きくする必要があり、その結果ゲ
ートとチャンネルとの間に構成される容量が大きくなる
ためである。
したがって、このゲート・チャンネル間に構成する容
量を十分充電し、トランジスタをオンするためには過渡
的に大きな電流が要求される。したがって、十分な電流
を供給できない場合、トランジスタのスイッチング速度
が遅くなるという問題が生じる。
量を十分充電し、トランジスタをオンするためには過渡
的に大きな電流が要求される。したがって、十分な電流
を供給できない場合、トランジスタのスイッチング速度
が遅くなるという問題が生じる。
また、トランジスタのスイッチング速度の低下を防止
するため、十分なゲート電流を常時供給できるバイアス
回路を設けると、バイアス回路における消費電力が増大
するという問題が生じる。
するため、十分なゲート電流を常時供給できるバイアス
回路を設けると、バイアス回路における消費電力が増大
するという問題が生じる。
そこで、本発明の目的はMOS型パワートランジスタの
スイッチング速度を低下させないバイアス電流制御回路
を提供することである。
スイッチング速度を低下させないバイアス電流制御回路
を提供することである。
また、本発明の他の目的は消費電力の増大を防止する
バイアス電流制御回路を提供することである。
バイアス電流制御回路を提供することである。
そこで、本発明はゲート，ソースおよびドレインを有
するMOSトランジスタと、前記MOSトランジスタの出力に
応答して検出電圧を導出する検出回路と、予め定める基
準電圧を発生する基準電圧発生源と、第１入力、第２入
力、第３入力および出力を有する増幅回路であって、前
記第１入力は前記基準電圧発生源の出力に結合され、前
記第２入力は前記検出回路の出力に結合され、前記増幅
回路の出力は前記MOSトランジスタのゲートに結合さ
れ、前記第１入力および前記第２入力に印加される電圧
の差に応答する電圧を前記出力に導出するとともに前記
第３入力に与えられる制御信号に応答して前記ゲートに
流入する電流を制御する前記増幅回路と、前記基準電圧
と前記検出回路の出力に導出される電圧との電圧差に応
答して定まる前記制御信号を前記第３入力に与える制御
信号発生回路と、から構成されることを特徴とするバイ
アス電流制御回路である。
するMOSトランジスタと、前記MOSトランジスタの出力に
応答して検出電圧を導出する検出回路と、予め定める基
準電圧を発生する基準電圧発生源と、第１入力、第２入
力、第３入力および出力を有する増幅回路であって、前
記第１入力は前記基準電圧発生源の出力に結合され、前
記第２入力は前記検出回路の出力に結合され、前記増幅
回路の出力は前記MOSトランジスタのゲートに結合さ
れ、前記第１入力および前記第２入力に印加される電圧
の差に応答する電圧を前記出力に導出するとともに前記
第３入力に与えられる制御信号に応答して前記ゲートに
流入する電流を制御する前記増幅回路と、前記基準電圧
と前記検出回路の出力に導出される電圧との電圧差に応
答して定まる前記制御信号を前記第３入力に与える制御
信号発生回路と、から構成されることを特徴とするバイ
アス電流制御回路である。
MOSトランジスタは増幅回路からそのゲートに印加さ
れた電圧に応じて制御される。MOSトランジスタの出力
には検出回路が接続され、その出力に応じた検出電圧が
導出される。基準電圧発生源は予め定める基準電圧を発
生し、その電圧は増幅回路および制御信号発生回路に与
えられる。増幅回路は基準電圧と検出電圧との差に応答
する電圧をMOSトランジスタのゲートに印加する。ま
た、制御信号発生回路は基準電圧と検出電圧との差に応
答して定まる制御信号を導出し、増幅回路に与えられ
る。増幅回路は制御信号に基づいて、MOSトランジスタ
のゲートに与える電流を制御する。
れた電圧に応じて制御される。MOSトランジスタの出力
には検出回路が接続され、その出力に応じた検出電圧が
導出される。基準電圧発生源は予め定める基準電圧を発
生し、その電圧は増幅回路および制御信号発生回路に与
えられる。増幅回路は基準電圧と検出電圧との差に応答
する電圧をMOSトランジスタのゲートに印加する。ま
た、制御信号発生回路は基準電圧と検出電圧との差に応
答して定まる制御信号を導出し、増幅回路に与えられ
る。増幅回路は制御信号に基づいて、MOSトランジスタ
のゲートに与える電流を制御する。
第１図は本発明の一実施例を示すブロック図である。
不幅回路10は第１入力10a,第２入力10b,第３入力10cお
よび出力10dを有し、第１入力10aは基準電圧源20の出力
に接続され、第２入力10bは検出回路50の出力に接続さ
れ、第３入力10cは制御信号発生回路30の出力に接続さ
れる。不幅回路10の出力はMOS型パワートランジスタ40
のゲートに接続される。トランジスタ40のドレインと接
地との間には検出回路50が接続され、本実施例では、抵
抗51,52の直列回路によって構成される。検出回路50の
出力は抵抗51,52の接続点から検出され、信号線53を介
して増幅回路10の第２入力10bおよび制御信号発生回路3
0に接続される。
不幅回路10は第１入力10a,第２入力10b,第３入力10cお
よび出力10dを有し、第１入力10aは基準電圧源20の出力
に接続され、第２入力10bは検出回路50の出力に接続さ
れ、第３入力10cは制御信号発生回路30の出力に接続さ
れる。不幅回路10の出力はMOS型パワートランジスタ40
のゲートに接続される。トランジスタ40のドレインと接
地との間には検出回路50が接続され、本実施例では、抵
抗51,52の直列回路によって構成される。検出回路50の
出力は抵抗51,52の接続点から検出され、信号線53を介
して増幅回路10の第２入力10bおよび制御信号発生回路3
0に接続される。
制御信号発生回路30は、本実施例では誤差電圧検出回
路60,絶対値検出回路70および信号発生回路80から構成
されている。定電流源90は、制御信号発生回路30と別に
構成されているが、信号発生回路80に含めて構成しても
よい。
路60,絶対値検出回路70および信号発生回路80から構成
されている。定電流源90は、制御信号発生回路30と別に
構成されているが、信号発生回路80に含めて構成しても
よい。
増幅回路10は基準電圧源20から供給された基準電圧と
検出回路50の出力電圧との差を比較する。基準電圧とし
て、例えば1.5〜2.0Vの電圧が選択される。MOSトランジ
スタ40のドレインからの出力が予め定める定電圧に維持
され、MOSトランジスタ40が定常状態であるとする。検
出回路50から信号線53に導出される検出電圧が増幅回路
10の第２入力に与えられ、基準電圧と比較される。増幅
回路10はそれらの電圧の差に応じた電圧を出力10dからM
OSトランジスタ40のゲートに印加する。MOSトランジス
タ40はゲートに与えられたゲート電圧に応じて、ソース
・ドレイン間を流れる電流が制御され、出力40aから一
定の電圧が出力される。
検出回路50の出力電圧との差を比較する。基準電圧とし
て、例えば1.5〜2.0Vの電圧が選択される。MOSトランジ
スタ40のドレインからの出力が予め定める定電圧に維持
され、MOSトランジスタ40が定常状態であるとする。検
出回路50から信号線53に導出される検出電圧が増幅回路
10の第２入力に与えられ、基準電圧と比較される。増幅
回路10はそれらの電圧の差に応じた電圧を出力10dからM
OSトランジスタ40のゲートに印加する。MOSトランジス
タ40はゲートに与えられたゲート電圧に応じて、ソース
・ドレイン間を流れる電流が制御され、出力40aから一
定の電圧が出力される。
出力40aから流出する電流が何らかの理由で増大した
とする。この場合、MOSトランジスタ40のゲート電圧は
一定に保たれているので、出力40aの出力電圧、すなわ
ちMOSトランジスタ40のドレイン電圧は低下する。その
結果、検出回路50の検出電圧も同様に低下し、その電圧
は信号線53を介して増幅回路10の第２入力10bおよび誤
差電圧検出回路60に与えられる。増幅回路10は基準電圧
よおび検出電圧を比較し、この場合ゲート電圧を低くし
て、ソース・ドレイン間の電流を増大させようとする。
また、誤差電圧検出回路60は、基準電圧と検出電圧とを
比較し、その差電圧を絶対値検出回路70に与える。絶対
値検出回路70は誤差電圧検出回路60から与えられた電圧
を予め定める電圧を基準に折り返した電圧を与える回路
である。第２図は折り返し電圧が０ボルトの場合の入力
電圧と出力電圧との関係を表わすグラフである。絶対値
検出回路70は負荷の軽重に関係なく出力電圧の変化にの
み応答するため、この差電圧の絶対値を検出するための
ものである。絶対値検出回路70の出力電圧は信号発生回
路80に与えられ、その電圧値は定電流回路90から供給さ
れる定電流値に乗算され増幅回路10に与えられる。増幅
回路10は信号発生回路80から供給される電流に基づき、
MOSトランジスタ40のゲートを制御することのできるゲ
ート電流値を増大させ、MOSトランジスタ40の動作速度
を高めることができる。
とする。この場合、MOSトランジスタ40のゲート電圧は
一定に保たれているので、出力40aの出力電圧、すなわ
ちMOSトランジスタ40のドレイン電圧は低下する。その
結果、検出回路50の検出電圧も同様に低下し、その電圧
は信号線53を介して増幅回路10の第２入力10bおよび誤
差電圧検出回路60に与えられる。増幅回路10は基準電圧
よおび検出電圧を比較し、この場合ゲート電圧を低くし
て、ソース・ドレイン間の電流を増大させようとする。
また、誤差電圧検出回路60は、基準電圧と検出電圧とを
比較し、その差電圧を絶対値検出回路70に与える。絶対
値検出回路70は誤差電圧検出回路60から与えられた電圧
を予め定める電圧を基準に折り返した電圧を与える回路
である。第２図は折り返し電圧が０ボルトの場合の入力
電圧と出力電圧との関係を表わすグラフである。絶対値
検出回路70は負荷の軽重に関係なく出力電圧の変化にの
み応答するため、この差電圧の絶対値を検出するための
ものである。絶対値検出回路70の出力電圧は信号発生回
路80に与えられ、その電圧値は定電流回路90から供給さ
れる定電流値に乗算され増幅回路10に与えられる。増幅
回路10は信号発生回路80から供給される電流に基づき、
MOSトランジスタ40のゲートを制御することのできるゲ
ート電流値を増大させ、MOSトランジスタ40の動作速度
を高めることができる。
なお、定電流回路90を増幅回路10内に含め、信号発生
回路80から与えられる信号、例えば電圧値、電流値など
に応じて、ゲート電流を変化させるようにしてもよい。
回路80から与えられる信号、例えば電圧値、電流値など
に応じて、ゲート電流を変化させるようにしてもよい。
次に、第１図に示す構成を具体的に実施する回路を第
３図に示す。第３図において同一参照符号は同一または
相当構成部分を示す。
３図に示す。第３図において同一参照符号は同一または
相当構成部分を示す。
基準電圧発生回路20の出力は第１入力10aを介してｎ
チャネルMOSトランジスタ101,102のゲート、ｐチャネル
MOSトランジスタ103のゲートおよび誤差電圧検出回路60
のｎチャネルMOSトランジスタ61のゲートに接続され
る。ｐチャネルMOSパワートランジスタ40のソースは電
源ライン40bに接続され、ドレインは出力40aに接続され
る。抵抗51,52の直列回路により構成される検出回路50
はトランジスタ40のドレインと接地との間に接続され、
抵抗51,52に接続点は信号線53,入力10bを介してｐチャ
ネルMOSトランジスタ104のゲートおよび誤差検出回路60
のｎチャンネルMOSトランジスタ62のゲートに接続され
る。トランジスタ101,102のソースはそれぞれトランジ
スタ104,103のドレインに接続されるとともにｎチャネ
ルMOSトランジスタ106,105のドレインに接続される。ト
ランジスタ101のドレインはｐチャネルMOSトランジスタ
107のドレインおよびゲートに接続されるとともにｐチ
ャネルMOSトランジスタ108のゲートにも接続される。ト
ランジスタ107,108のソースはともにｐチャネルMOSトラ
ンジスタ109のドレインおよびｐチャネルMOSトランジス
タ110のソースに接続され、トランジスタ109のソースを
介して電源ライン40bに接続される。トランジスタ108の
ドレインはトランジスタ102のドレインおよびトランジ
スタ110のゲートに接続されるとともに、増幅回路10の
出力10dを介してパワートランジスタ40のゲートに接続
される。トランジスタ103,104のソースはともに接続さ
れて、ｐチャネルMOSトランジスタ111のドレインに接続
される。ｐチャネルMOSトランジスタ112のゲートはその
ドレインに接続されるとともにトランジスタ111,109の
ゲートにも接続される。さらに、トランジスタ112のド
レインはｎチャネルMOSトランジスタ113のドレインにも
接続される。トランジスタ105,106,113のソースおよび
トランジスタ110のドレインなともに接地される。
チャネルMOSトランジスタ101,102のゲート、ｐチャネル
MOSトランジスタ103のゲートおよび誤差電圧検出回路60
のｎチャネルMOSトランジスタ61のゲートに接続され
る。ｐチャネルMOSパワートランジスタ40のソースは電
源ライン40bに接続され、ドレインは出力40aに接続され
る。抵抗51,52の直列回路により構成される検出回路50
はトランジスタ40のドレインと接地との間に接続され、
抵抗51,52に接続点は信号線53,入力10bを介してｐチャ
ネルMOSトランジスタ104のゲートおよび誤差検出回路60
のｎチャンネルMOSトランジスタ62のゲートに接続され
る。トランジスタ101,102のソースはそれぞれトランジ
スタ104,103のドレインに接続されるとともにｎチャネ
ルMOSトランジスタ106,105のドレインに接続される。ト
ランジスタ101のドレインはｐチャネルMOSトランジスタ
107のドレインおよびゲートに接続されるとともにｐチ
ャネルMOSトランジスタ108のゲートにも接続される。ト
ランジスタ107,108のソースはともにｐチャネルMOSトラ
ンジスタ109のドレインおよびｐチャネルMOSトランジス
タ110のソースに接続され、トランジスタ109のソースを
介して電源ライン40bに接続される。トランジスタ108の
ドレインはトランジスタ102のドレインおよびトランジ
スタ110のゲートに接続されるとともに、増幅回路10の
出力10dを介してパワートランジスタ40のゲートに接続
される。トランジスタ103,104のソースはともに接続さ
れて、ｐチャネルMOSトランジスタ111のドレインに接続
される。ｐチャネルMOSトランジスタ112のゲートはその
ドレインに接続されるとともにトランジスタ111,109の
ゲートにも接続される。さらに、トランジスタ112のド
レインはｎチャネルMOSトランジスタ113のドレインにも
接続される。トランジスタ105,106,113のソースおよび
トランジスタ110のドレインなともに接地される。
トランジスタ61,62のソースは供に接続されて、ｎチ
ャネルMOSトランジスタ63のドレインに接続される。ト
ランジスタ63のゲートはｎチャネルMOSトランジスタ64
のゲートおよびドレインにも接続されるとともに、さら
にｐチャネルMOSトランジスタ65のドレインに接続され
る。トランジスタ65のゲートは定電流回路90のｐチャネ
ルMOSトランジスタ91のゲートに接続され、さらにｐチ
ャネルMOSトランジスタ66,67,71,81のゲートにそれぞれ
接続される。電流源92はトランジスタ91と直列に接続さ
れ、トランジスタ91とトランジスタ65,66,67,71,81とは
それぞれカレント・ミラーを構成する。またトランジス
タ65〜67,71,81のソースはそれぞれ電源ライン40bに接
続される。トランジスタ66,67のドレインはトランジス
タ62,61のドレインにそれぞれ接続されるとともに、絶
対値検出回路70のｐチャネルMOSトランジスタ72,73のゲ
ートにもそれぞれ接続される。トランジスタ72,73のソ
ースはともに接続されトランジスタ71のドレインに接続
され、それらのドレインも共に接続されて信号発生回路
80のトランジスタ81のドレインおよびｎチャネルMOSト
ランジスタ82のドレインおよびゲートに接続される。ト
ランジスタ63,64,82のソースはそれぞれ接地される。ト
ランジスタ82のゲートは制御信号線83および入力10cを
介して増幅回路10のトランジスタ105,106,113のゲート
に接続される。
ャネルMOSトランジスタ63のドレインに接続される。ト
ランジスタ63のゲートはｎチャネルMOSトランジスタ64
のゲートおよびドレインにも接続されるとともに、さら
にｐチャネルMOSトランジスタ65のドレインに接続され
る。トランジスタ65のゲートは定電流回路90のｐチャネ
ルMOSトランジスタ91のゲートに接続され、さらにｐチ
ャネルMOSトランジスタ66,67,71,81のゲートにそれぞれ
接続される。電流源92はトランジスタ91と直列に接続さ
れ、トランジスタ91とトランジスタ65,66,67,71,81とは
それぞれカレント・ミラーを構成する。またトランジス
タ65〜67,71,81のソースはそれぞれ電源ライン40bに接
続される。トランジスタ66,67のドレインはトランジス
タ62,61のドレインにそれぞれ接続されるとともに、絶
対値検出回路70のｐチャネルMOSトランジスタ72,73のゲ
ートにもそれぞれ接続される。トランジスタ72,73のソ
ースはともに接続されトランジスタ71のドレインに接続
され、それらのドレインも共に接続されて信号発生回路
80のトランジスタ81のドレインおよびｎチャネルMOSト
ランジスタ82のドレインおよびゲートに接続される。ト
ランジスタ63,64,82のソースはそれぞれ接地される。ト
ランジスタ82のゲートは制御信号線83および入力10cを
介して増幅回路10のトランジスタ105,106,113のゲート
に接続される。
次に、第３図に示す回路の動作について説明する。MO
Sトランジスタ40の負荷が急に重くなり、検出回路50の
出力に接続された信号線53上の検出電圧が低下した場合
について検討する。検出電圧は誤差電圧検出回路60のト
ランジスタ62のゲートに印加されるとともに増幅回路10
のトランジスタ104のゲートにも与えられる。トランジ
スタ62と差動増幅回路を構成するトランジスタ61のゲー
トには基準電圧発生回路20から基準電圧が与えられ、前
記検出電圧との差電圧がトランジスタ72,73のゲートに
印加される。トランジスタ72,73のソースから出力され
る電流の総和は、トランジスタ72,73のゲートに印加さ
れる電圧の差に比例する電流となる。トランジスタ71は
トランジスタ91とカレント・ミラーを構成し、トランジ
スタ72,73に流し込む最大電流を規定する。トランジス
タ72,73のソースから出力された電流は制御信号発生回
路80のトランジスタ82のドレインに流れ込む。トランジ
スタ82のドレイン電流値は制御信号線83を介して増幅回
路10に与えられ、MOSトランジスタ40のゲートに流入す
る電流の最大値を規定する。
Sトランジスタ40の負荷が急に重くなり、検出回路50の
出力に接続された信号線53上の検出電圧が低下した場合
について検討する。検出電圧は誤差電圧検出回路60のト
ランジスタ62のゲートに印加されるとともに増幅回路10
のトランジスタ104のゲートにも与えられる。トランジ
スタ62と差動増幅回路を構成するトランジスタ61のゲー
トには基準電圧発生回路20から基準電圧が与えられ、前
記検出電圧との差電圧がトランジスタ72,73のゲートに
印加される。トランジスタ72,73のソースから出力され
る電流の総和は、トランジスタ72,73のゲートに印加さ
れる電圧の差に比例する電流となる。トランジスタ71は
トランジスタ91とカレント・ミラーを構成し、トランジ
スタ72,73に流し込む最大電流を規定する。トランジス
タ72,73のソースから出力された電流は制御信号発生回
路80のトランジスタ82のドレインに流れ込む。トランジ
スタ82のドレイン電流値は制御信号線83を介して増幅回
路10に与えられ、MOSトランジスタ40のゲートに流入す
る電流の最大値を規定する。
トランジスタ82とトランジスタ105,106,113とはカレ
ント・ミラーを構成し、トランジスタ82のドレイン電流
値に比例する電流がトランジスタ106,105,113のドレイ
ンをそれぞれ流れる。
ント・ミラーを構成し、トランジスタ82のドレイン電流
値に比例する電流がトランジスタ106,105,113のドレイ
ンをそれぞれ流れる。
基準電圧と検出電圧はまたトランジスタ103,104のゲ
ートに印加され、各ゲート電圧の差に比例するドレイン
電流が現われる。トランジスタ103,104のドレイン電流
はオランジスタ102,101のドレイン電流に加えられる。
トランジスタ105,106のドレイン電流値は前述したよう
に、トランジスタ82のドレイン電流値によって規定さ
れ、ほぼ同一電流値である。したがって、トランジスタ
103,104のドレイン電流の差は、トランジスタ101,102を
流れるドレイン電流の差となって表われる。
ートに印加され、各ゲート電圧の差に比例するドレイン
電流が現われる。トランジスタ103,104のドレイン電流
はオランジスタ102,101のドレイン電流に加えられる。
トランジスタ105,106のドレイン電流値は前述したよう
に、トランジスタ82のドレイン電流値によって規定さ
れ、ほぼ同一電流値である。したがって、トランジスタ
103,104のドレイン電流の差は、トランジスタ101,102を
流れるドレイン電流の差となって表われる。
例として、第３図に示すようにトランジスタ82のドレ
イン電流値がI0とする。ミラー効果によって、トランジ
スタ105,106のドレインにもI0の電流が流れる。検出電
圧が基準電圧より低下したためトランジスタ103のドレ
イン電流はΔＩだけ電流が減少し、トランジスタ104の
ドレイン電流はΔＩだけ電流が増加する。その結果トラ
ンジスタ101のソースから流出する電流はI0−（I1＋Δ
Ｉ）となり、トランジスタ102のソースから流出する電
流はI0−（I1−ΔＩ）となる。すなわち、トランジスタ
102のドレイン電流は検出電圧と基準電圧が同一である
平衡状態のときにくらべΔＩだけ増加するので、トラン
ジスタ102のドレイン電圧は低下する。このドレイン電
圧はMOSトランジスタ40のゲートに印加されているの
で、ゲート電圧が低下した分だけドレイン電流が増加す
る。
イン電流値がI0とする。ミラー効果によって、トランジ
スタ105,106のドレインにもI0の電流が流れる。検出電
圧が基準電圧より低下したためトランジスタ103のドレ
イン電流はΔＩだけ電流が減少し、トランジスタ104の
ドレイン電流はΔＩだけ電流が増加する。その結果トラ
ンジスタ101のソースから流出する電流はI0−（I1＋Δ
Ｉ）となり、トランジスタ102のソースから流出する電
流はI0−（I1−ΔＩ）となる。すなわち、トランジスタ
102のドレイン電流は検出電圧と基準電圧が同一である
平衡状態のときにくらべΔＩだけ増加するので、トラン
ジスタ102のドレイン電圧は低下する。このドレイン電
圧はMOSトランジスタ40のゲートに印加されているの
で、ゲート電圧が低下した分だけドレイン電流が増加す
る。
なお、トランジスタ109,110はブート・ストラップ回
路を構成し、出力インピーダンスを上げ、増幅回路の10
のゲインを増加させる。
路を構成し、出力インピーダンスを上げ、増幅回路の10
のゲインを増加させる。
以上のように、本発明に従えばMOSトランジスタの負
荷が急激に変化しても、MOSトランジスタに印加するゲ
ート電圧を変化に即応して制御することができるので、
MOSパワー・トランジスタのスイッチング速度を低下さ
せることがない。
荷が急激に変化しても、MOSトランジスタに印加するゲ
ート電圧を変化に即応して制御することができるので、
MOSパワー・トランジスタのスイッチング速度を低下さ
せることがない。
また、本発明に従えば、MOSパワー・トランジスタを
制御する回路の消費電力の増大を防止することができ
る。
制御する回路の消費電力の増大を防止することができ
る。
第１図は本発明の一実施例を示すブロック図である。 第２図は絶対値検出回路の入出力特性を示すグラフであ
る。 第３図は第１図に示す構成を具体的に実施する回路であ
る。 10……増幅回路、20……基準電圧源、 30……制御信号発生回路、 40……MOSパワー・トランジスタ、 50……検出回路、 60……誤差電圧検出回路、 70……絶対値検出回路、 80……信号発生回路、 90……定電流回路。
る。 第３図は第１図に示す構成を具体的に実施する回路であ
る。 10……増幅回路、20……基準電圧源、 30……制御信号発生回路、 40……MOSパワー・トランジスタ、 50……検出回路、 60……誤差電圧検出回路、 70……絶対値検出回路、 80……信号発生回路、 90……定電流回路。
Claims (4)
- 【請求項１】ゲート、ソースおよびドレインを有するMO
Sトランジスタと、 前記MOSトランジスタの出力に応答して検出電圧を導出
する検出回路と、 予め定める基準電圧を発生する基準電圧発生源と、 第１入力、第２入力、第３入力および出力を有する増幅
回路であって、前記第１入力は前記基準電圧発生源の出
力に結合され、前記第２入力は前記検出回路の出力に結
合され、前記増幅回路の出力は前記MOSトランジスタの
ゲートに結合され、前記第１入力および前記第２入力に
印加される電圧の差に応答する電圧を前記出力に導出す
るとともに前記第３入力に与えられる制御信号に応答し
て前記ゲートに流入する電流を制御する前記増幅回路
と、 前記基準電圧と前記検出回路の出力に導出される電圧と
の電圧差に比例する誤差電圧の絶対値に応答して定まる
前記制御信号を前記第３入力に与える制御信号発生回路
と、 から構成されることを特徴とするバイアス電流制御回
路。 - 【請求項２】前記制御信号は電流値であることを特徴と
する請求項１記載のバイアス電流制御回路。 - 【請求項３】前記制御信号発生回路は、 前記基準電圧と前記検出回路の出力に導出される電圧と
の差に比例する誤差電圧を導出する誤差電圧検出回路
と、 前記誤差電圧の絶対値を検出する絶対値検出回路と、 前記絶対値検出回路の出力値に比例して定まる電流を導
出する信号発生回路と、 から構成されることを特徴とする請求項１または２記載
のバイアス電流制御回路。 - 【請求項４】前記検出回路は直列に接続された抵抗によ
って構成されることを特徴とする請求項１、２または３
記載のバイアス電流制御回路。
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|---|---|---|---|
| JP2246253A JP2689708B2 (ja) | 1990-09-18 | 1990-09-18 | バイアス電流制御回路 |
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| EP91114310A EP0476365A1 (en) | 1990-09-18 | 1991-08-26 | An adaptive bias current control circuit |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH04126409A JPH04126409A (ja) | 1992-04-27 |
| JP2689708B2 true JP2689708B2 (ja) | 1997-12-10 |
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ID=17145775
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