KR100554135B1 - 워드라인 부트스트랩 회로 - Google Patents

워드라인 부트스트랩 회로 Download PDF

Info

Publication number
KR100554135B1
KR100554135B1 KR1019980061414A KR19980061414A KR100554135B1 KR 100554135 B1 KR100554135 B1 KR 100554135B1 KR 1019980061414 A KR1019980061414 A KR 1019980061414A KR 19980061414 A KR19980061414 A KR 19980061414A KR 100554135 B1 KR100554135 B1 KR 100554135B1
Authority
KR
South Korea
Prior art keywords
voltage
circuit
bootstrap
node
read operation
Prior art date
Application number
KR1019980061414A
Other languages
English (en)
Other versions
KR20000044911A (ko
Inventor
김의석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019980061414A priority Critical patent/KR100554135B1/ko
Publication of KR20000044911A publication Critical patent/KR20000044911A/ko
Application granted granted Critical
Publication of KR100554135B1 publication Critical patent/KR100554135B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 워드라인 부트스트랩 회로에 관한 것으로, 저전압으로 동작하는 플래쉬 메모리에서 읽기 동작시 부트스트랩 레귤레이션 회로를 사용하여 워드라인에 접속된 메모리 셀로 일정한 읽기 동작 전압을 공급할 수 있도록 한 워드라인 부트스트랩 회로에 관한 것이다.
본 발명은 저전위 전원전압을 사용하는 플래쉬 메모리의 읽기 동작시 로우 디코더의 출력에 따라 선택된 워드라인으로 고전압을 공급하는 워드라인 부트스트랩 회로에 있어서, 상기 저전위 전원전압을 고전압으로 부트스트래핑 하기 위한 부트스트랩 회로와, 상기 부트스트랩 회로 및 상기 로우 디코더간에 접속되며, 읽기 동작 인에이블신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 부트스트랩 회로에 의해 부트스트래핑 된 고전압을 안정된 읽기 동작 전압으로 출력하기 위한 부트스트랩 레귤레이션 회로를 포함하고, 상기 부트스트랩 레귤레이션 회로는, 상기 부트스트랩 회로로부터 출력되는 고전압을 일정한 전압으로 디바이드 하기 위한 전압 디바이더 회로와, 상기 전압 디바이더 회로를 통해 디바이드 된 전압과 기준전압을 비교하고, 그 비교 결과에 따라 상기 부트스트랩 회로의 출력 전압을 일정하게 유지하는 레귤레이션 센스앰프 회로를 포함하여 구성된 워드라인 부트스트랩 회로를 제공한다.

Description

워드라인 부트스트랩 회로
본 발명은 워드라인 부트스트랩 회로(Word line bootstrap circuit)에 관한 것으로, 특히 저전압으로 동작하는 플래쉬 메모리에서 읽기(Read) 동작시 부트스트랩 레귤레이션 회로를 사용하여 워드라인에 접속된 메모리 셀로 일정한 읽기 동작 전압을 공급할 수 있도록 한 워드라인 부트스트랩 회로에 관한 것이다.
일반적으로, 저전압으로 동작하는 플래쉬 메모리 셀에서는 읽기 동작시 속도(Speed)를 빠르게 하기 위해, 사용되는 저전위 전원전압(Vcc: 2.7V 내지 3.6V)을 그 이상으로 부트스트래핑(bootstrapping) 하여 워드라인으로 공급하는 부트스트랩 회로를 사용하게 된다.
도 1은 종래의 워드라인 부트스트랩 회로도이다.
로우(Row) 디코더(2)의 출력에 따라 선택되는 워드라인(W/L) 및 비트라인(B/L)간에는 메모리 셀(3)이 접속된다. 부트스트랩 회로(1)에서는 저전위 전원전압(Vcc: 2.7V 내지 3.6V)을 2배의 고전압(5.4V 내지 7.2V)으로 부트스트래핑 하여 상기 로우 디코더(2)로 공급하게 된다. 상기 로우 디코더(2)에서는 상기 고전위 전원전압(5.4V 내지 7.2V)을 상기 워드라인(W/L)에 접속된 메모리 셀(3)로 공급하게 된다. 이때, 상기 메모리 셀(3)에 대한 읽기 동작을 수행하게 된다.
그러나, 이러한 종래의 워드라인 부트스트랩 회로는 상기 워드라인(W/L)으로 7.2V의 고전압이 공급될 경우, 상기 선택된 워드라인(W/L)에 접속된 메모리 셀(3)은 많은 스트레스(Stress)를 받게 된다. 즉, 읽기 동작 조건(읽기 동작시 메모리 셀의 워드라인 전압: 4V)보다 큰 전압(7.2V)을 메모리 셀(3)에 반복적으로 인가하게 되면 메모리 셀(3)의 수명이 단축되는 단점이 있다.
따라서, 본 발명은 부트스트랩 회로와 로우 디코더간에 부트스트래핑 된 전압을 조정하기 위한 부트스트랩 레귤레이션 회로를 구성함으로써, 상기한 단점을 해결할 수 있는 워드라인 부트스트랩 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 워드라인 부트스트랩 회로는 저전위 전원전압을 사용하는 플래쉬 메모리의 읽기 동작시 로우 디코더의 출력에 따라 선택된 워드라인으로 고전압을 공급하는 워드라인 부트스트랩 회로에 있어서, 상기 저전위 전원전압을 고전압으로 부트스트래핑 하기 위한 부트스트랩 회로와, 상기 부트스트랩 회로 및 상기 로우 디코더간에 접속되며, 읽기 동작 인에이블신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 부트스트랩 회로에 의해 부트스트래핑 된 고전압을 안정된 읽기 동작 전압으로 출력하기 위한 부트스트랩 레귤레이션 회로를 포함하여 구성된 것을 특징으로 한다. 바람직하게, 상기 부트스트랩 레귤레이션 회로는, 상기 부트스트랩 회로로부터 출력되는 고전압을 일정한 전압으로 디바이드 하기 위한 전압 디바이더 회로와, 상기 전압 디바이더 회로를 통해 디바이드 된 전압과 기준전압을 비교하고, 그 비교 결과에 따라 상기 부트스트랩 회로의 출력 전압을 일정하게 유지하는 레귤레이션 센스앰프 회로를 포함하여 구성된다.
본 발명은 저전압으로 동작하는 플래쉬 메모리에서 읽기 동작시 부트스트랩 회로를 사용할 때, 전압 디바이더 회로와 레귤레이션 센스 앰프 회로로 구성된 부트스트랩 레귤레이션 회로를 사용하여 워드라인에 일정한 전압을 공급하게 된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 워드라인 부트스트랩 회로도이다.
로우 디코더(12)의 출력에 따라 선택되는 워드라인(W/L) 및 비트라인(B/L)간에는 메모리 셀(13)이 접속된다. 부트스트랩 회로(11)는 저전위 전원전압(Vcc: 2.7V 내지 3.6V)을 부트스트래핑 하여 고전압(5.4V 내지 7.2V)으로 출력하게 된다. 상기 부트스트랩 회로(11)를 통해 생성된 고전압은 부트스트랩 레귤레이션 회로(14)로 공급된다. 상기 부트스트랩 레귤레이션 회로(14)에서는 상기 부트스트랩 회로(11)에서 공급된 고전압(5.4V 내지 7.2V)을 안정된 읽기 동작전압(4V)으로 조정하여 상기 로우 디코더(12)로 공급하게 된다. 상기 로우 디코더(12)에서는 상기 읽기 동작전압(4V)을 상기 워드라인(W/L)에 접속된 메모리 셀(13)로 공급하게 된다. 이때, 상기 메모리 셀(13)에 대한 읽기 동작을 수행하게 된다.
본 발명에서는 설명의 편의를 위해 하나의 워드라인(W/L) 및 비트라인(B/L)간에 하나의 메모리 셀(13)만을 예를 들어 설명하였다.
즉, 상기 부트스트랩 회로(11)를 통해 생성된 고전압은 상기 부트스트랩 레귤레이션 회로(14)를 통해 일정한 읽기 동작 전압으로 출력된다. 상기 부트스트랩 레귤레이션 회로(14)를 통해 출력된 일정한 읽기 동작전압은 로우 디코더(12)를 통해 워드라인(W/L)으로 공급되어, 결국 메모리 셀로 공급되게 된다.
도 3은 도 2의 부트스트랩 레귤레이션 회로의 상세 회로도로서, 전압 디바이더 회로(15)와 레귤레이션 센스 앰프 회로(16)로 구성된다.
상기 전압 디바이더 회로(15)는, 부트스트랩 회로(11)의 출력단자 및 제 1 노드(K1)간에는 제 1 내지 제 3 PMOS 트랜지스터(P1 내지 P3)가 직렬로 접속된다. 상기 제 1 노드(K1) 및 접지단자(Vss)간에는 제 4 PMOS 트랜지스터(P1)와 읽기 동작 인에이블신호(RE)를 입력으로 하는 제 1 NMOS 트랜지스터(N1)가 직렬로 접속된다.
상기 레귤레이션 센스 앰프 회로(16)는, 전원단자(Vcc) 및 제 2 노드(K2)간에는 인버터(I1)를 경유한 상기 읽기 동작 인에이블신호(RE)를 입력으로 하는 제 5 PMOS 트랜지스터(P5)가 접속된다. 상기 제 2 노드(K2) 및 제 3 노드(K3)간에는 상기 제 3 노드(K3)의 전압을 입력으로 하는 제 6 PMOS 트랜지스터(P6)가 접속된다. 상기 제 2 노드(K2) 및 제 4 노드(K4)간에는 상기 제 3 노드(K3)의 전압을 입력으로 하는 제 7 PMOS 트랜지스터(P7)가 접속된다. 상기 제 3 노드(K3) 및 제 5 노드(K5)간에는 상기 제 1 노드(K1)의 전압을 입력으로 하는 제 2 NMOS 트랜지스터(N2)가 접속된다. 상기 제 4 노드(K4) 및 상기 제 5 노드(K5)간에는 기준전압(Vref)을 입력으로 하는 제 3 NMOS 트랜지스터(N3)가 접속된다. 상기 제 5 노드(K5) 및 접지단자(Vss)간에는 상기 읽기 동작 인에이블신호(RE)를 입력으로 하는 제 4 NMOS 트랜지스터(N4)가 접속된다. 상기 부트스트랩 회로(11)의 출력단자 및 접지단자(Vss)간에 상기 제 4 노드(K4)의 전압을 입력으로 하는 제 5 NMOS 트랜지스터(N5)가 접속된다.
상술한 바와 같이 구성된 본 발명에 따른 워드라인 부트스트랩 회로의 동작을 상세히 설명하면 다음과 같다.
예를 들어, 읽기 동작 인에이블신호(RE)가 하이 상태로 입력될 때, 상기 부트스트랩 회로(11)로부터 공급되는 고전압(5.4V 내지 7.2V)은 상기 부트스트랩 레귤레이션 회로(15)의 전압 디바이더 회로(15)에 의해 일정한 전압으로 디바이드(Devide)되어 제 1 노드(K1)로 출력된다. 이때, 상기 레귤레이션 센스 앰프 회로(16)는 상기 제 1 노드(K1)의 전압과 기준전압(Vref)을 비교하여 상기 제 4 노드(K4)로 하이(High) 또는 로우(Low) 상태로 출력하게 된다.
즉, 상기 제 1 노드(K1)의 전압이 기준전압(Vref)보다 높은 경우에는 상기 제 3 노드(K3)는 로우 상태로 되고, 상기 제 4 노드(K4)는 하이 상태로 된다. 이때, 상기 제 4 노드(K4)의 전압을 입력으로 하는 상기 제 5 NMOS 트랜지스터(N5)는 턴온 된다. 그러므로, 상기 부트스트랩 회로(11)로부터 공급되는 고전압의 일부가 상기 제 5 NMOS 트랜지스터(N5)를 통해 더 걸린 만큼의 전압이 바이 패스(By pass) 되게 된다. 그러나, 상기 제 1 노드(K1)의 전압이 기준전압(Vref)보다 낮은 경우에는 상기 제 3 노드(K3)는 하이 상태로 되고, 상기 제 4 노드(K4)는 로우 상태로 된다. 이때, 상기 제 4 노드(K4)의 전압을 입력으로 하는 상기 제 5 NMOS 트랜지스터(N5)가 턴오프 되어 상기 부트스트랩 회로(11)로부터 공급되는 고전압은 로우 디코더(12)로 공급되게 된다.
즉, 본 발명은 상기 부트스트랩 회로(11)로부터 공급되는 고전압이 읽기 동작 전압보다 클 경우에는 상기 부트스트랩 레귤레이션 회로(14)를 통해 조정하여 일정한 읽기 동작 전압이 공급될 수 있도록 함으로써, 안정된 읽기 동작을 수행할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면 저전압으로 동작하는 플래쉬 메모리에서 읽기(Read) 동작시 부트스트랩 레귤레이션 회로를 사용하여 워드라인에 접속된 메모리 셀로 일정한 읽기 동작 전압을 공급할 수 있도록 함으로써, 저전압으로 동작하는 플래쉬 메모리에서 스트레스로 인한 메모리 셀의 수명 단축을 방지할 수 있는 탁월한 효과가 있다.
도 1은 종래의 워드라인 부트스트랩 회로도.
도 2는 본 발명에 따른 워드라인 부트스트랩 회로도.
도 3은 도 2의 부트스트랩 레귤레이션 회로의 상세 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11: 부트스트랩 회로 12: 로우 디코더
13: 메모리 셀 14: 부트스트랩 레귤레이션 회로
15: 전압 디바이더 회로 16: 레귤레이션 센스앰프 회로

Claims (4)

  1. 저전위 전원전압을 사용하는 플래쉬 메모리의 읽기 동작시 로우 디코더의 출력에 따라 선택된 워드라인으로 고전압을 공급하는 워드라인 부트스트랩 회로에 있어서,
    상기 저전위 전원전압을 고전압으로 부트스트래핑 하기 위한 부트스트랩 회로와,
    상기 부트스트랩 회로 및 상기 로우 디코더간에 접속되며, 읽기 동작 인에이블신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 부트스트랩 회로에 의해 부트스트래핑 된 고전압을 안정된 읽기 동작 전압으로 출력하기 위한 부트스트랩 레귤레이션 회로를 포함하고,
    상기 부트스트랩 레귤레이션 회로는, 상기 부트스트랩 회로로부터 출력되는 고전압을 알정한 전압으로 디바이드 하기 위한 전압 디바이더 회로와, 상기 전압 디바이더 회로를 통해 디바이드 된 전압과 기준전압을 비교하고, 그 비교 결과에 따라 상기 부트스트랩 회로의 출력 전압을 일정하게 유지하는 레귤레이션 센스앰프 회로를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
  2. 제 1 항에 있어서, 상기 전압 디바이더 회로는,
    상기 부트스트랩 회로의 출력단자에 직렬로 접속되는 다수의 PMOS 트랜지스터와,
    직렬 접속된 상기 다수의 PMOS 트랜지스터 중 최종단에 직렬된 PMOS 트랜지스터와 접지단자 사이에 연결되고, 상기 읽기 동작 인에이블신호에 응답하여, 턴 온 또는 오프되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 워드라인 부트 스트랩 회로.
  3. 제 1 항에 있어서,
    상기 전압 디바이더 회로는 상기 부트스트랩 회로의 출력단자 및 제 1 노드간에 직렬로 접속되는 제 1 내지 제 3 PMOS 트랜지스터와,
    상기 제 1 노드 및 접지단자간에 직렬로 접속되는 제 4 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
  4. 제 1 항에 있어서,
    상기 레귤레이션 센스앰프 회로는 전원단자 및 제 2 노드간에 접속되며 인버터를 경유한 읽기 동작 인에이블신호를 입력으로 하는 제 5 PMOS 트랜지스터와,
    상기 제 2 노드 및 제 3 노드간에 접속되며 상기 제 3 노드의 전압을 입력으로 하는 제 6 PMOS 트랜지스터와,
    상기 제 2 노드 및 제 4 노드간에 접속되며 상기 제 3 노드의 전압을 입력으로 하는 제 7 PMOS 트랜지스터와,
    상기 제 3 노드 및 제 5 노드간에 접속되며 상기 제 1 노드의 전압을 입력으로 하는 제 2 NMOS 트랜지스터와,
    상기 제 4 노드 및 상기 제 5 노드간에 접속되며 기준전압을 입력으로 하는 제 3 NMOS 트랜지스터와,
    상기 제 5 노드 및 접지단자간에 접속되며 상기 읽기 동작 인에이블신호를 입력으로 하는 제 4 NMOS 트랜지스터와,
    상기 부트스트랩 회로의 출력단자 및 접지단자간에 접속되며 상기 제 4 노드의 전압을 입력으로 하는 제 5 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
KR1019980061414A 1998-12-30 1998-12-30 워드라인 부트스트랩 회로 KR100554135B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980061414A KR100554135B1 (ko) 1998-12-30 1998-12-30 워드라인 부트스트랩 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980061414A KR100554135B1 (ko) 1998-12-30 1998-12-30 워드라인 부트스트랩 회로

Publications (2)

Publication Number Publication Date
KR20000044911A KR20000044911A (ko) 2000-07-15
KR100554135B1 true KR100554135B1 (ko) 2006-05-16

Family

ID=19568166

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980061414A KR100554135B1 (ko) 1998-12-30 1998-12-30 워드라인 부트스트랩 회로

Country Status (1)

Country Link
KR (1) KR100554135B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818072B1 (ko) * 2001-06-28 2008-03-31 주식회사 하이닉스반도체 부트스트랩핑 전압을 이용한 데이타 출력 버퍼 및 센스 앰프
KR100935592B1 (ko) * 2008-01-07 2010-01-07 주식회사 하이닉스반도체 먹스 회로
KR100944322B1 (ko) * 2008-08-04 2010-03-03 주식회사 하이닉스반도체 상 변화 메모리 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5255224A (en) * 1991-12-18 1993-10-19 International Business Machines Corporation Boosted drive system for master/local word line memory architecture
US5268871A (en) * 1991-10-03 1993-12-07 International Business Machines Corporation Power supply tracking regulator for a memory array
US5303190A (en) * 1992-10-27 1994-04-12 Motorola, Inc. Static random access memory resistant to soft error
US5642315A (en) * 1994-10-12 1997-06-24 Nec Corporation Static type of semiconductor memory device having great low voltage operation margin
KR19990049422A (ko) * 1997-12-12 1999-07-05 김영환 고전압 레귤레이션 회로
KR20000041743A (ko) * 1998-12-23 2000-07-15 김영환 드레인 전압 펌핑 회로

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268871A (en) * 1991-10-03 1993-12-07 International Business Machines Corporation Power supply tracking regulator for a memory array
US5255224A (en) * 1991-12-18 1993-10-19 International Business Machines Corporation Boosted drive system for master/local word line memory architecture
US5303190A (en) * 1992-10-27 1994-04-12 Motorola, Inc. Static random access memory resistant to soft error
US5642315A (en) * 1994-10-12 1997-06-24 Nec Corporation Static type of semiconductor memory device having great low voltage operation margin
KR19990049422A (ko) * 1997-12-12 1999-07-05 김영환 고전압 레귤레이션 회로
KR20000041743A (ko) * 1998-12-23 2000-07-15 김영환 드레인 전압 펌핑 회로

Also Published As

Publication number Publication date
KR20000044911A (ko) 2000-07-15

Similar Documents

Publication Publication Date Title
US10192594B2 (en) Semiconductor device
US7595682B2 (en) Multi-stage charge pump without threshold drop with frequency modulation between embedded mode operations
US6041012A (en) Semiconductor integrated circuit device having a booster circuit and a storage device
KR100265390B1 (ko) 자동 센싱시간 트래킹 회로를 구비한 플래쉬 메모리 셀의래치 회로
KR101003140B1 (ko) 내부 전원 발생 장치와 그의 제어 방법
US8531229B2 (en) Level shifting circuit
KR980006526A (ko) 중간 전압 발생 회로 및 이것을 갖는 불휘발성 반도체 메모리
US7439794B2 (en) Power source circuit
US9881654B2 (en) Power source for memory circuitry
US5577002A (en) Semiconductor integrated circuit device implemented by bipolar and field effect transistors and having stable sense amplifier
KR100296005B1 (ko) 반도체장치
JP2002260393A (ja) 昇圧電圧発生回路
US6404677B2 (en) Semiconductor memory device capable of performing stable read operation and read method thereof
KR100554135B1 (ko) 워드라인 부트스트랩 회로
US6038194A (en) Memory decoder with zero static power
KR0164808B1 (ko) 반도체 메모리 장치의 센스앰프 회로
US6836178B2 (en) Boosting circuit
US20220044711A1 (en) Internal voltage generation circuit and semiconductor memory apparatus including the same
KR20000035002A (ko) 반도체 기억 장치
CN107437434B (zh) 高压电平位移电路和非易失性存储器
KR20000044959A (ko) 캠 셀 센스앰프의 구동 회로
US6388923B1 (en) Voltage stabilizer of embedded flash memory
KR100399975B1 (ko) 포지티브 챠지 펌핑 전압 스위칭 회로 및 그를 이용한플래쉬 메모리의 로우 디코더 회로
KR100282728B1 (ko) 플래쉬메모리장치
KR100320794B1 (ko) 플래쉬메모리셀의읽기및소거확인전압발생회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee