JPH0752829B2 - 出力回路 - Google Patents
出力回路Info
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- JPH0752829B2 JPH0752829B2 JP1235775A JP23577589A JPH0752829B2 JP H0752829 B2 JPH0752829 B2 JP H0752829B2 JP 1235775 A JP1235775 A JP 1235775A JP 23577589 A JP23577589 A JP 23577589A JP H0752829 B2 JPH0752829 B2 JP H0752829B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、バスドライバ用集積回路等に形成される出力
回路に係り、特にバイポーラ（Bi）素子と絶縁ゲート型
（MOS）素子とを混載したBi−MOS型集積回路に形成され
るBi−MOS型出力回路の制御回路に関する。
回路に係り、特にバイポーラ（Bi）素子と絶縁ゲート型
（MOS）素子とを混載したBi−MOS型集積回路に形成され
るBi−MOS型出力回路の制御回路に関する。
（従来の技術） TTL（トランジスタ・トランジスタ・ロジック）レベル
の信号を出力するBi−MOS型出力回路は、出力段のバイ
ポーラトランジスタをMOSトランジスタを用いて導通制
御しており、その一例を第３図に示している。この出力
回路において、入力信号が供給される入力端子INは位相
分割用のＮチャンネルMOSトランジスタM1のゲートに接
続されており、このMOSトランジスタM1のドレインは抵
抗R1を介してVcc電源に接続され、そのソースはプルダ
ウン回路PDを介して接地電位GNDに接続されている。出
力段には、Vcc電源と接地電位GNDとの間にプルアップ用
のNPNトランジスタQ2とプルダウン用の例えばショット
キーバリヤ型のNPNトランジスタQ3がトーテムポール接
続され、この接続点が出力端子OUTに接続されている。
の信号を出力するBi−MOS型出力回路は、出力段のバイ
ポーラトランジスタをMOSトランジスタを用いて導通制
御しており、その一例を第３図に示している。この出力
回路において、入力信号が供給される入力端子INは位相
分割用のＮチャンネルMOSトランジスタM1のゲートに接
続されており、このMOSトランジスタM1のドレインは抵
抗R1を介してVcc電源に接続され、そのソースはプルダ
ウン回路PDを介して接地電位GNDに接続されている。出
力段には、Vcc電源と接地電位GNDとの間にプルアップ用
のNPNトランジスタQ2とプルダウン用の例えばショット
キーバリヤ型のNPNトランジスタQ3がトーテムポール接
続され、この接続点が出力端子OUTに接続されている。
プルアップ用のNPNトランジスタQ2のコレクタとVcc電源
との間に抵抗R2が接続され、そのベース・エミッタ間に
は抵抗R3が接続され、NPNトランジスタQ3のベースは前
記プルダウン回路PDに接続されている。また、NPNトラ
ンジスタQ2には例えばショットキーバリヤ型のNPNトラ
ンジスタQ1がダーリントン接続され、このNPNトランジ
スタQ1のベースはMOSトランジスタM1のドレインに接続
されている。このNPNトランジスタQ1のエミッタとMOSト
ランジスタM1のドレインとの間に例えばショットキーバ
リヤ型の第１のダイオードD1が接続され、また、出力端
子OUTとMOSトランジスタM1のドレインとの間に例えばシ
ョットキーバリヤ型の第２のダイオードD2が接続されて
いる。
との間に抵抗R2が接続され、そのベース・エミッタ間に
は抵抗R3が接続され、NPNトランジスタQ3のベースは前
記プルダウン回路PDに接続されている。また、NPNトラ
ンジスタQ2には例えばショットキーバリヤ型のNPNトラ
ンジスタQ1がダーリントン接続され、このNPNトランジ
スタQ1のベースはMOSトランジスタM1のドレインに接続
されている。このNPNトランジスタQ1のエミッタとMOSト
ランジスタM1のドレインとの間に例えばショットキーバ
リヤ型の第１のダイオードD1が接続され、また、出力端
子OUTとMOSトランジスタM1のドレインとの間に例えばシ
ョットキーバリヤ型の第２のダイオードD2が接続されて
いる。
次に、上記出力回路の動作について説明する。入力端子
INに供給される入力信号がCMOSレベルの“1"から“0"レ
ベルに遷移する際には、MOSトランジスタM1はオフ状態
になる。これにより、NPNトランジスタQ1はVcc電源から
抵抗R1を介してベース電流が供給されてオンになり、プ
ルアップ用のNPNトランジスタQ2もオン状態になる。一
方、この時、プルダウン用のNPNトランジスタQ3は、プ
ルダウン回路PDによりベース電荷が放電されてオフ状態
になる。従って、Vcc電源から抵抗R2およびNPNトランジ
スタQ2を介して出力端子OUTに電流が流れ、出力電圧はT
TLレベルの“0"から“1"レベルに変化する。この場合、
第１のダイオードD1および第２のダイオードD2はそれぞ
れオフ状態になっており、回路動作に悪い影響を及ぼす
ことはない。
INに供給される入力信号がCMOSレベルの“1"から“0"レ
ベルに遷移する際には、MOSトランジスタM1はオフ状態
になる。これにより、NPNトランジスタQ1はVcc電源から
抵抗R1を介してベース電流が供給されてオンになり、プ
ルアップ用のNPNトランジスタQ2もオン状態になる。一
方、この時、プルダウン用のNPNトランジスタQ3は、プ
ルダウン回路PDによりベース電荷が放電されてオフ状態
になる。従って、Vcc電源から抵抗R2およびNPNトランジ
スタQ2を介して出力端子OUTに電流が流れ、出力電圧はT
TLレベルの“0"から“1"レベルに変化する。この場合、
第１のダイオードD1および第２のダイオードD2はそれぞ
れオフ状態になっており、回路動作に悪い影響を及ぼす
ことはない。
これに対して、入力端子INに供給される入力信号がCMOS
レベルの“0"から“1"レベルに遷移する際には、MOSト
ランジスタM1がオン状態になる。これにより、プルダウ
ン用のNPNトランジスタQ3はVcc電源から抵抗R1およびMO
SトランジスタM1を介してベース電流が供給されると共
に出力端子OUTから第２のダイオードD2を介してベース
電流が供給されてオン状態になる。一方、MOSトランジ
スタM1がオン状態になると、NPNトランジスタQ1はベー
ス電荷が上記MOSトランジスタM1により引き抜かれてオ
フになり、プルアップ用のNPNトランジスタQ2はそのベ
ース電荷が第１のダイオードD1により速く放電されて速
くオフ状態になる。この場合、第１のダイオードD1およ
び第２のダイオードD2により抵抗R3の両端の電位が同電
位にされるので、プルアップ用のトランジスタQ2は確実
にオフ状態になる。従って、出力端子OUTの電荷はプル
ダウン用のNPNトランジスタQ3を介して接地電位に引き
抜かれ、出力電流はTTLレベルの“1"から“0"レベルに
変化する。
レベルの“0"から“1"レベルに遷移する際には、MOSト
ランジスタM1がオン状態になる。これにより、プルダウ
ン用のNPNトランジスタQ3はVcc電源から抵抗R1およびMO
SトランジスタM1を介してベース電流が供給されると共
に出力端子OUTから第２のダイオードD2を介してベース
電流が供給されてオン状態になる。一方、MOSトランジ
スタM1がオン状態になると、NPNトランジスタQ1はベー
ス電荷が上記MOSトランジスタM1により引き抜かれてオ
フになり、プルアップ用のNPNトランジスタQ2はそのベ
ース電荷が第１のダイオードD1により速く放電されて速
くオフ状態になる。この場合、第１のダイオードD1およ
び第２のダイオードD2により抵抗R3の両端の電位が同電
位にされるので、プルアップ用のトランジスタQ2は確実
にオフ状態になる。従って、出力端子OUTの電荷はプル
ダウン用のNPNトランジスタQ3を介して接地電位に引き
抜かれ、出力電流はTTLレベルの“1"から“0"レベルに
変化する。
ところで、出力回路の出力電圧が“1"から“0"レベルに
変化する時の負荷駆動能力を上げるためには、抵抗R1の
値を小さくしてプルダウン用のNPNトランジスタQ3のベ
ース電流を増やすことにより可能になる。この抵抗R1の
値を小さくすることによる利点はもう１つある。即ち、
入力端子INに供給される入力信号がCMOSレベルの“1"か
ら“0"レベルに遷移してMOSトランジスタM1がオフ状態
になり、プルアップ用のNPNトランジスタQ1およびQ2が
オン状態になって出力回路の出力電圧が“0"から“1"レ
ベルに変化する時、プルアップ用のNPNトランジスタQ1
のベース電位は、そのベース電流を無視すれば、そのベ
ース寄生容量と抵抗R1との時定数により変化するので、
このベース電位の変化が速くなり、入力信号に対する出
力波形の立ち上がり点が速くなる。従って、抵抗R1の値
を小さくすることにより、出力波形の立ち下がり時間Tp
HL、出力波形の立ち上がり時間TpLHとも高速になる。
変化する時の負荷駆動能力を上げるためには、抵抗R1の
値を小さくしてプルダウン用のNPNトランジスタQ3のベ
ース電流を増やすことにより可能になる。この抵抗R1の
値を小さくすることによる利点はもう１つある。即ち、
入力端子INに供給される入力信号がCMOSレベルの“1"か
ら“0"レベルに遷移してMOSトランジスタM1がオフ状態
になり、プルアップ用のNPNトランジスタQ1およびQ2が
オン状態になって出力回路の出力電圧が“0"から“1"レ
ベルに変化する時、プルアップ用のNPNトランジスタQ1
のベース電位は、そのベース電流を無視すれば、そのベ
ース寄生容量と抵抗R1との時定数により変化するので、
このベース電位の変化が速くなり、入力信号に対する出
力波形の立ち上がり点が速くなる。従って、抵抗R1の値
を小さくすることにより、出力波形の立ち下がり時間Tp
HL、出力波形の立ち上がり時間TpLHとも高速になる。
しかし、上記したように抵抗R1の値を小さくすると、出
力回路の出力電圧が“1"から“0"レベルに変化する時の
プルダウン用のNPNトランジスタQ3の負荷駆動能力が上
がるので、負荷側から出力端子OUTへの吸い込み電流
（シンク電流）が過渡的に増加する。このような出力回
路のスイッチング時（集積回路の出力変化時）に流れる
過渡的なシンク電流の増加により、集積回路パッケージ
のリード等に存在するインダクタンスに生じる電圧降下
が原因となって発生するスイッチングノイズが増大す
る。例えば集積回路の負荷容量をＣで表わすと、集積回
路のシンク電流ｉは、 ｉ＝Ｃ・dV/dt となる。ここで、dV/dtは集積回路出力波形のスルーレ
ートである。集積回路パッケージのリード等に存在する
インダクタンスをＬで表わすと、過渡的なシンク電流に
よる電圧降下ΔＶは、 ΔＶ＝Ｌ・di/dt ＝Ｌ・Ｃ・d2V／dt2 となり、過渡的なシンク電流の増加によりスイッチング
ノイズが増大する。
力回路の出力電圧が“1"から“0"レベルに変化する時の
プルダウン用のNPNトランジスタQ3の負荷駆動能力が上
がるので、負荷側から出力端子OUTへの吸い込み電流
（シンク電流）が過渡的に増加する。このような出力回
路のスイッチング時（集積回路の出力変化時）に流れる
過渡的なシンク電流の増加により、集積回路パッケージ
のリード等に存在するインダクタンスに生じる電圧降下
が原因となって発生するスイッチングノイズが増大す
る。例えば集積回路の負荷容量をＣで表わすと、集積回
路のシンク電流ｉは、 ｉ＝Ｃ・dV/dt となる。ここで、dV/dtは集積回路出力波形のスルーレ
ートである。集積回路パッケージのリード等に存在する
インダクタンスをＬで表わすと、過渡的なシンク電流に
よる電圧降下ΔＶは、 ΔＶ＝Ｌ・di/dt ＝Ｌ・Ｃ・d2V／dt2 となり、過渡的なシンク電流の増加によりスイッチング
ノイズが増大する。
（発明が解決しようとする課題） 上記したようなBi−CMOS型の出力回路は、出力回路の出
力電圧が“1"から“0"レベルに変化する時の負荷駆動能
力を上げるためにプルダウン用のNPNトランジスタの負
荷駆動能力を上げると、出力回路のスイッチング時に流
れる過渡的な電流により発生するスイッチングノイズが
増大するという問題があった。
力電圧が“1"から“0"レベルに変化する時の負荷駆動能
力を上げるためにプルダウン用のNPNトランジスタの負
荷駆動能力を上げると、出力回路のスイッチング時に流
れる過渡的な電流により発生するスイッチングノイズが
増大するという問題があった。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、出力回路の静的出力電流特性を損なうことな
く、出力回路の出力電圧が“1"から“0"レベルに変化す
る時にプルダウン用のNPNトランジスタに流れる過渡的
な電流により発生するスイッチングノズルを抑制し得る
出力回路を提供することにある。
の目的は、出力回路の静的出力電流特性を損なうことな
く、出力回路の出力電圧が“1"から“0"レベルに変化す
る時にプルダウン用のNPNトランジスタに流れる過渡的
な電流により発生するスイッチングノズルを抑制し得る
出力回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の出力回路は、２つの電源電位間にトーテムポー
ル接続され、相互の接続点が出力端子に接続されたプル
アップ用の第１のNPNトランジスタおよびプルダウン用
の第２のNPNトランジスタと、前記２つの電源電位間に
直列に接続された抵抗およびゲートに入力する出力駆動
制御信号に応じて前記第１のNPNトランジスタまたは前
記第２のNPNトランジスタを選択的にスイッチング駆動
制御する第１のMOSトランジスタと、前記抵抗に並列に
接続され、前記出力端子の電位が所定値以下の時を検知
してオン状態になる静的電流制御回路とを具備してなる
ことを特徴とする。
ル接続され、相互の接続点が出力端子に接続されたプル
アップ用の第１のNPNトランジスタおよびプルダウン用
の第２のNPNトランジスタと、前記２つの電源電位間に
直列に接続された抵抗およびゲートに入力する出力駆動
制御信号に応じて前記第１のNPNトランジスタまたは前
記第２のNPNトランジスタを選択的にスイッチング駆動
制御する第１のMOSトランジスタと、前記抵抗に並列に
接続され、前記出力端子の電位が所定値以下の時を検知
してオン状態になる静的電流制御回路とを具備してなる
ことを特徴とする。
（作用） 入力端子に供給される入力信号がCMOSレベルの“0"から
“1"のレベルに遷移することによって出力端子の電圧が
TTLレベルの“1"から“0"レベルに変化する際、出力端
子の電位が所定値以下になると、静的電流制御回路がオ
ン状態になり、静的電流制御回路から第１のMOSトラン
ジスタを介してプルダウン用のNPNトランジスタにベー
ス電流を供給するので、静的出力電流は通常通り供給さ
れるようになる。これに対して、入力端子に供給される
入力信号がCMOSレベルの“1"から“0"レベルに遷移する
ことによって出力端子の電圧がTTLレベルの“0"から
“1"レベルに変化する際には、出力端子の電位が所定値
以上になると、静的電流制御回路がオフ状態になり、静
的電流制御回路は出力回路に対して影響しなくなる。
“1"のレベルに遷移することによって出力端子の電圧が
TTLレベルの“1"から“0"レベルに変化する際、出力端
子の電位が所定値以下になると、静的電流制御回路がオ
ン状態になり、静的電流制御回路から第１のMOSトラン
ジスタを介してプルダウン用のNPNトランジスタにベー
ス電流を供給するので、静的出力電流は通常通り供給さ
れるようになる。これに対して、入力端子に供給される
入力信号がCMOSレベルの“1"から“0"レベルに遷移する
ことによって出力端子の電圧がTTLレベルの“0"から
“1"レベルに変化する際には、出力端子の電位が所定値
以上になると、静的電流制御回路がオフ状態になり、静
的電流制御回路は出力回路に対して影響しなくなる。
従って、この出力回路は、第１のMOSトランジスタに直
列に接続されている抵抗の値を大きくしておけば、出力
回路の出力電圧が“1"から“0"レベルに変化する時のプ
ルダウン用のトランジスタのベース電流を低減できるの
で、この時の負荷駆動能力が低下し、出力端子→プルダ
ウン用のトランジスタ→接地電位GNDの経路に流れる過
渡的な電流は従来例の回路よりも抑制され、この過渡的
な電流により発生するスイッチングノイズが抑制される
ようになる。しかも、静的電流制御回路によって出力回
路の静的出力電流特性は従来通り得られる。
列に接続されている抵抗の値を大きくしておけば、出力
回路の出力電圧が“1"から“0"レベルに変化する時のプ
ルダウン用のトランジスタのベース電流を低減できるの
で、この時の負荷駆動能力が低下し、出力端子→プルダ
ウン用のトランジスタ→接地電位GNDの経路に流れる過
渡的な電流は従来例の回路よりも抑制され、この過渡的
な電流により発生するスイッチングノイズが抑制される
ようになる。しかも、静的電流制御回路によって出力回
路の静的出力電流特性は従来通り得られる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、Bi−MOS型半導体集積回路の出力回路の基本
構成を示しており、この出力回路は、２つの電源電位間
にトーテムポール接続され、相互の接続点が出力端子に
接続されたプルアップ用のNPNトランジスタQ2およびプ
ルダウン用のNPNトランジスタQ3と、前記２つの電源電
位間に直列に接続された抵抗R1′およびゲートに入力す
る出力駆動制御信号に応じてNPNトランジスタQ2またはN
PNトランジスタQ3を選択的にスイッチング駆動制御する
Ｎチャネル型の第１のMOSトランジスタM1と、抵抗R1′
に並列に接続され、出力端子OUTの電位が所定値以下の
時を検知してオン状態になる静的電流制御回路10とを具
備してなる。なお、PDはプルダウン回路である。
構成を示しており、この出力回路は、２つの電源電位間
にトーテムポール接続され、相互の接続点が出力端子に
接続されたプルアップ用のNPNトランジスタQ2およびプ
ルダウン用のNPNトランジスタQ3と、前記２つの電源電
位間に直列に接続された抵抗R1′およびゲートに入力す
る出力駆動制御信号に応じてNPNトランジスタQ2またはN
PNトランジスタQ3を選択的にスイッチング駆動制御する
Ｎチャネル型の第１のMOSトランジスタM1と、抵抗R1′
に並列に接続され、出力端子OUTの電位が所定値以下の
時を検知してオン状態になる静的電流制御回路10とを具
備してなる。なお、PDはプルダウン回路である。
次に、上記第１図の出力回路の動作を説明する。入力端
子INに供給される入力信号がCMOSレベルの“0"から“1"
レベルに遷移する際には、MOSトランジスタM1がオン状
態になる。これにより、プルダウン用のNPNトランジス
タQ3はVcc電源から抵抗R1′およびMOSトランジスタM1を
介してベース電流が供給されてオン状態になる。
子INに供給される入力信号がCMOSレベルの“0"から“1"
レベルに遷移する際には、MOSトランジスタM1がオン状
態になる。これにより、プルダウン用のNPNトランジス
タQ3はVcc電源から抵抗R1′およびMOSトランジスタM1を
介してベース電流が供給されてオン状態になる。
一方、MOSトランジスタM1がオン状態になると、プルア
ップ用のNPNトランジスタQ2はベース電荷がMOSトランジ
スタM1により引き抜かれてオフ状態になる。従って、出
力端子OUTの電荷はプルダウン用のNPNトランジスタQ3を
介して接地電位に引き抜かれ、出力電圧はTTLレベルの
“1"から“0"レベルに変化する。この場合、出力端子OU
Tの電位が所定値以下になると、静的電流制御回路10が
オン状態になってプルダウン用のNPNトランジスタQ3に
ベース電流を供給するので、静的出力電流は通常通り供
給されるようになる。
ップ用のNPNトランジスタQ2はベース電荷がMOSトランジ
スタM1により引き抜かれてオフ状態になる。従って、出
力端子OUTの電荷はプルダウン用のNPNトランジスタQ3を
介して接地電位に引き抜かれ、出力電圧はTTLレベルの
“1"から“0"レベルに変化する。この場合、出力端子OU
Tの電位が所定値以下になると、静的電流制御回路10が
オン状態になってプルダウン用のNPNトランジスタQ3に
ベース電流を供給するので、静的出力電流は通常通り供
給されるようになる。
これに対して、入力端子INに供給される入力信号がCMOS
レベルの“1"から“0"レベルに遷移する際には、MOSト
ランジスタM1はオフ状態になる。これにより、プルアッ
プ用のNPNトランジスタQ2はVcc電源から抵抗R1′を介し
てベース電流が供給されてオン状態になる。一方、この
時、プルダウン用のNPNトランジスタQ3は、プルダウン
回路PDによりベース電荷が放電されてオフ状態になる。
従って、Vcc電源から抵抗R2およびNPNトランジスタQ2を
介して出力端子OUTに電流が流れ、出力電圧はTTLレベル
の“0"から“1"レベルに変化する。この場合、出力端子
OUTの電位が所定値以上になると、静的電流制御回路10
はオフ状態になり、出力回路に対して影響しなくなる。
レベルの“1"から“0"レベルに遷移する際には、MOSト
ランジスタM1はオフ状態になる。これにより、プルアッ
プ用のNPNトランジスタQ2はVcc電源から抵抗R1′を介し
てベース電流が供給されてオン状態になる。一方、この
時、プルダウン用のNPNトランジスタQ3は、プルダウン
回路PDによりベース電荷が放電されてオフ状態になる。
従って、Vcc電源から抵抗R2およびNPNトランジスタQ2を
介して出力端子OUTに電流が流れ、出力電圧はTTLレベル
の“0"から“1"レベルに変化する。この場合、出力端子
OUTの電位が所定値以上になると、静的電流制御回路10
はオフ状態になり、出力回路に対して影響しなくなる。
従って、第１図の出力回路によれば、第１のMOSトラン
ジスタM1に直列に接続されている抵抗R1′の値を従来よ
りも大きくしておけば、出力回路の出力電圧が“1"から
“0"レベルに変化する時のプルダウン用のトランジスタ
Q3のベース電流を低減できるので、この時の負荷駆動能
力が低下し、出力端子OUT→プルダウン用のトランジス
タQ3→接地電位GNDの経路に流れる過渡的な電流は従来
例の回路よりも抑制され、この過度的な電流により発生
するスイッチングノイズが抑制されるようになる。しか
も、静的電流制御回路10によって出力回路の静的出力電
流特性は従来通り得られ、出力回路の信号伝達遅延時間
の劣化が生じることはない。
ジスタM1に直列に接続されている抵抗R1′の値を従来よ
りも大きくしておけば、出力回路の出力電圧が“1"から
“0"レベルに変化する時のプルダウン用のトランジスタ
Q3のベース電流を低減できるので、この時の負荷駆動能
力が低下し、出力端子OUT→プルダウン用のトランジス
タQ3→接地電位GNDの経路に流れる過渡的な電流は従来
例の回路よりも抑制され、この過度的な電流により発生
するスイッチングノイズが抑制されるようになる。しか
も、静的電流制御回路10によって出力回路の静的出力電
流特性は従来通り得られ、出力回路の信号伝達遅延時間
の劣化が生じることはない。
第２図は、第１図の出力回路の一実施例を示しており、
第３図を参照して前述した従来の出力回路と比べて、静
的電流制御回路10が付加されている点が異なり、その他
は同じであるので第３図中と同一符号を付している。
第３図を参照して前述した従来の出力回路と比べて、静
的電流制御回路10が付加されている点が異なり、その他
は同じであるので第３図中と同一符号を付している。
静的電流制御回路10は、例えば図示のように、出力端子
OUTの電位が抵抗R3を介して（または直接でもよい。）
ゲートに与えられるＰチャネル型の第２のMOSトランジ
スタM2および抵抗R4が直列に接続されてなる。
OUTの電位が抵抗R3を介して（または直接でもよい。）
ゲートに与えられるＰチャネル型の第２のMOSトランジ
スタM2および抵抗R4が直列に接続されてなる。
第２図の出力回路の動作は、基本的には、前述した第１
図の出力回路の動作と同様であるので、以下、静的電流
制御回路10の動作を中心に説明する。
図の出力回路の動作と同様であるので、以下、静的電流
制御回路10の動作を中心に説明する。
入力端子INに供給される入力信号がCMOSレベルの“0"か
ら“1"レベルに遷移することによって出力端子OUTの電
圧がTTLレベルの“1"から“0"レベルに変化する際、出
力端子OUTの電位が所定値以下になると、静的電流制御
回路10のMOSトランジスタM2がオン状態になり、静的電
流制御回路10からMOSトランジスタM1を介してプルダウ
ン用のNPNトランジスタQ3にベース電流を供給するの
で、静的出力電流は通常通り供給されるようになる。
ら“1"レベルに遷移することによって出力端子OUTの電
圧がTTLレベルの“1"から“0"レベルに変化する際、出
力端子OUTの電位が所定値以下になると、静的電流制御
回路10のMOSトランジスタM2がオン状態になり、静的電
流制御回路10からMOSトランジスタM1を介してプルダウ
ン用のNPNトランジスタQ3にベース電流を供給するの
で、静的出力電流は通常通り供給されるようになる。
これに対して、入力端子INに供給される入力信号がCMOS
レベルの“1"から“0"レベルに遷移することによって出
力端子OUTの電圧がTTLレベルの“0"から“1"レベルに変
化する際には、出力端子OUTの電位が所定値以上になる
と、静的電流制御回路10のMOSトランジスタM2がオフ状
態になり、静的電流制御回路10は出力回路に対して影響
しなくなる。
レベルの“1"から“0"レベルに遷移することによって出
力端子OUTの電圧がTTLレベルの“0"から“1"レベルに変
化する際には、出力端子OUTの電位が所定値以上になる
と、静的電流制御回路10のMOSトランジスタM2がオフ状
態になり、静的電流制御回路10は出力回路に対して影響
しなくなる。
第２図の出力回路によれば、出力電圧が“1"から“0"レ
ベルに変化する時にプルダウン用トランジスタにより流
れる過渡的な電流のピーク値が、従来例の出力回路より
も13％程度低減し、これにより、出力電圧が“1"から
“0"レベルに変化する時のスイッチングノイズが抑制さ
れることが確認された。
ベルに変化する時にプルダウン用トランジスタにより流
れる過渡的な電流のピーク値が、従来例の出力回路より
も13％程度低減し、これにより、出力電圧が“1"から
“0"レベルに変化する時のスイッチングノイズが抑制さ
れることが確認された。
［発明の効果］ 上述したように本発明の出力回路によれば、出力回路の
静的出力電流特性を損なうことなく、出力電圧が“1"か
ら“0"レベルに変化する時にプルダウン用トランジスタ
に流れる過渡的な電流により発生するスイッチングノズ
ルを抑制することができる。
静的出力電流特性を損なうことなく、出力電圧が“1"か
ら“0"レベルに変化する時にプルダウン用トランジスタ
に流れる過渡的な電流により発生するスイッチングノズ
ルを抑制することができる。
第１図は本発明の出力回路の基本構成を示す回路図、第
２図は第１図の出力回路の一実施例を示す回路図、第３
図は従来の出力回路を示す回路図である。 Q1,Q2,Q3…NPNトランジスタ、M1,M2…MOSトランジス
タ、R1,R2,R3,R4…抵抗、OUT…出力端子、10…静的電流
制御回路。
２図は第１図の出力回路の一実施例を示す回路図、第３
図は従来の出力回路を示す回路図である。 Q1,Q2,Q3…NPNトランジスタ、M1,M2…MOSトランジス
タ、R1,R2,R3,R4…抵抗、OUT…出力端子、10…静的電流
制御回路。
Claims (2)
- 【請求項１】２つの電源電位間にトーテムポール接続さ
れ、相互の接続点が出力端子に接続されたプルアップ用
の第１のNPNトランジスタおよびプルダウン用の第２のN
PNトランジスタと、 前記２つの電源電位間に直列に接続された第１の抵抗お
よびゲートに入力する出力駆動制御信号に応じて前記第
１のNPNトランジスタまたは前記第２のNPNトランジスタ
を選択的にスイッチング駆動制御する第１のMOSトラン
ジスタと、 前記抵抗に並列に接続され、前記出力端子の電位が所定
値以下の時を検知してオン状態になる静的電流制御回路
と を具備することを特徴とする出力回路。 - 【請求項２】前記第１のMOSトランジスタはＮチャネル
型であり、前記静的電流制御回路は、前記出力端子の電
位が抵抗を介してまたは直接にゲートに与えられるＰチ
ャネル型のMOSトランジスタおよび第２の抵抗が直列に
接続されてなることを特徴とする請求項１記載の出力回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235775A JPH0752829B2 (ja) | 1989-09-13 | 1989-09-13 | 出力回路 |
| US07/579,668 US5059824A (en) | 1989-09-13 | 1990-09-10 | BiCMOS output circuit with static output current control circuit |
| KR1019900014438A KR940005975B1 (ko) | 1989-09-13 | 1990-09-13 | 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235775A JPH0752829B2 (ja) | 1989-09-13 | 1989-09-13 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0399514A JPH0399514A (ja) | 1991-04-24 |
| JPH0752829B2 true JPH0752829B2 (ja) | 1995-06-05 |
Family
ID=16991057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1235775A Expired - Fee Related JPH0752829B2 (ja) | 1989-09-13 | 1989-09-13 | 出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5059824A (ja) |
| JP (1) | JPH0752829B2 (ja) |
| KR (1) | KR940005975B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2635805B2 (ja) * | 1990-07-31 | 1997-07-30 | 株式会社東芝 | 低ノイズ型出力バッファ回路 |
| EP0496277B1 (en) * | 1991-01-23 | 1997-12-29 | Texas Instruments Deutschland Gmbh | Output stage for a digital circuit |
| US5184034A (en) * | 1991-12-06 | 1993-02-02 | National Semiconductor Corporation | State-dependent discharge path circuit |
| US5291069A (en) * | 1992-12-15 | 1994-03-01 | International Business Machines Corporation | Bipolar H write driver |
| EP0735676B1 (en) * | 1995-03-29 | 2001-05-23 | Agilent Technologies, Inc. | Predriver circuit for low-noise switching of high currents in a load |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134731A (ja) * | 1983-12-23 | 1985-07-18 | 松下電工株式会社 | 充電回路 |
| US4871928A (en) * | 1988-08-23 | 1989-10-03 | Motorola Inc. | BICMOS driver circuit with complementary outputs |
| US4897564A (en) * | 1988-12-27 | 1990-01-30 | International Business Machines Corp. | BICMOS driver circuit for high density CMOS logic circuits |
| US4970414A (en) * | 1989-07-07 | 1990-11-13 | Silicon Connections Corporation | TTL-level-output interface circuit |
-
1989
- 1989-09-13 JP JP1235775A patent/JPH0752829B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-10 US US07/579,668 patent/US5059824A/en not_active Expired - Lifetime
- 1990-09-13 KR KR1019900014438A patent/KR940005975B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910007268A (ko) | 1991-04-30 |
| US5059824A (en) | 1991-10-22 |
| KR940005975B1 (ko) | 1994-06-25 |
| JPH0399514A (ja) | 1991-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |