JPH0379120A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPH0379120A JPH0379120A JP1215845A JP21584589A JPH0379120A JP H0379120 A JPH0379120 A JP H0379120A JP 1215845 A JP1215845 A JP 1215845A JP 21584589 A JP21584589 A JP 21584589A JP H0379120 A JPH0379120 A JP H0379120A
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- Japan
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- input
- pull
- resistor
- input protection
- resistance
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- Pending
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- 238000010586 diagram Methods 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
（第３．４図）
課題を解決するための手段
作用
実施例
本発明の一実施例 （第１．２図）発明の効果
〔概要〕
入力保護回路に関し、
入力保護抵抗の値をプルアップ抵抗あるいはプルダウン
抵抗の値に無関係に設定でき、有効な入力保護を行うこ
とが可能な入力保護回路を提供することを目的とし、 外部入力端子と内部回路との間に介挿された入力保護抵
抗と、一端が所定の電源に接続され、他端が該外部入力
端子と該入力保護抵抗との間に接続されたプルアップあ
るいはプルダウン抵抗と、を備えて構成している。
抵抗の値に無関係に設定でき、有効な入力保護を行うこ
とが可能な入力保護回路を提供することを目的とし、 外部入力端子と内部回路との間に介挿された入力保護抵
抗と、一端が所定の電源に接続され、他端が該外部入力
端子と該入力保護抵抗との間に接続されたプルアップあ
るいはプルダウン抵抗と、を備えて構成している。
本発明は、入力保護回路に関し、詳しくは、入力保護抵
抗の値をプルアップ（あるいは、プルダウン）抵抗の値
に無関係に設定可能な入力保護回路に関する。
抗の値をプルアップ（あるいは、プルダウン）抵抗の値
に無関係に設定可能な入力保護回路に関する。
近時、微細加工技術の進歩に伴って半導体回路の集積度
がますます高まってきている。反面、回路の微細化は静
電破壊耐量を低下させる傾向にあり、このため、デバイ
スの製造からフィールドコースまでの全般に亘って、い
わゆるＥ Ｓ Ｄ （Ｅｌｅｃ−ｔｒｏ ５ｔａｔｉｃ
Ｄｉｓｃｈａｒｇｅ）対策の重要性が増してきた。上
記のような静電気放電のストレスにより、集積回路には
劣化あるいは破壊が生ずる。そのメカニズムは熱的破壊
が主なものであるが、放電過程、デバイス構造によって
、いずれか弱いほうのメカニズムにより破壊が生ずるこ
とになる。この破壊電圧を向上させるために各入出力端
子には保護回路を設ける。ＭＯＳデバイスの場合、最も
破壊しやすいのはゲート絶縁膜で、Ｓｉｎ、の場合、７
ＭＶ／ｃｍ以上の電界が印加され、その間の消費電力が
約２μＪのときゲート破壊が起こるとされている。した
がって、これを保護するため電圧をクランプするような
回路が必要となる。ＭＯ３形集積回路では、出力端子に
は比較的大きなソース・ドレインが接続されるため、こ
れが保護回路の役目をする。ソース・ドレインのｐｎ接
合の形成に多少の注意が必要であるが、通常は良好なＥ
ＳＤ耐圧をもつ、一方の入力端子には意図的に保護回路
を設ける必要がある。
がますます高まってきている。反面、回路の微細化は静
電破壊耐量を低下させる傾向にあり、このため、デバイ
スの製造からフィールドコースまでの全般に亘って、い
わゆるＥ Ｓ Ｄ （Ｅｌｅｃ−ｔｒｏ ５ｔａｔｉｃ
Ｄｉｓｃｈａｒｇｅ）対策の重要性が増してきた。上
記のような静電気放電のストレスにより、集積回路には
劣化あるいは破壊が生ずる。そのメカニズムは熱的破壊
が主なものであるが、放電過程、デバイス構造によって
、いずれか弱いほうのメカニズムにより破壊が生ずるこ
とになる。この破壊電圧を向上させるために各入出力端
子には保護回路を設ける。ＭＯＳデバイスの場合、最も
破壊しやすいのはゲート絶縁膜で、Ｓｉｎ、の場合、７
ＭＶ／ｃｍ以上の電界が印加され、その間の消費電力が
約２μＪのときゲート破壊が起こるとされている。した
がって、これを保護するため電圧をクランプするような
回路が必要となる。ＭＯ３形集積回路では、出力端子に
は比較的大きなソース・ドレインが接続されるため、こ
れが保護回路の役目をする。ソース・ドレインのｐｎ接
合の形成に多少の注意が必要であるが、通常は良好なＥ
ＳＤ耐圧をもつ、一方の入力端子には意図的に保護回路
を設ける必要がある。
第３．４図は従来の入力保護回路の一例を示す図であり
、第３図は入力信号をプルアップして内部回路に伝える
プルアンプ抵抗を有する入力保護回路、第４図は入力信
号をプルダウンして内部回路に伝えるプルダウン抵抗を
有する入力保護回路である。第３図において、１は入力
パッド（外部入力端子）２と内部回路３との間に介挿さ
れた入力保護抵抗Ｒ１からなる入力保護回路であり、プ
ルアップ抵抗Ｒ２の一端は高電位側電源ＶＣＣに接続さ
れ、その他端は入力保護抵抗Ｒ１と内部回路３との間に
接続されている。同様に、第４図に示すようなプルダウ
ン抵抗Ｒ３を有する入力保護回路４では、プルダウン抵
抗Ｒ３の一端は低電位側電源Ｖｓｓ（ＧＮＤ）に接続さ
れ、その他端は入力保護抵抗Ｒ１と内部回路３との間に
接続されている。
、第３図は入力信号をプルアップして内部回路に伝える
プルアンプ抵抗を有する入力保護回路、第４図は入力信
号をプルダウンして内部回路に伝えるプルダウン抵抗を
有する入力保護回路である。第３図において、１は入力
パッド（外部入力端子）２と内部回路３との間に介挿さ
れた入力保護抵抗Ｒ１からなる入力保護回路であり、プ
ルアップ抵抗Ｒ２の一端は高電位側電源ＶＣＣに接続さ
れ、その他端は入力保護抵抗Ｒ１と内部回路３との間に
接続されている。同様に、第４図に示すようなプルダウ
ン抵抗Ｒ３を有する入力保護回路４では、プルダウン抵
抗Ｒ３の一端は低電位側電源Ｖｓｓ（ＧＮＤ）に接続さ
れ、その他端は入力保護抵抗Ｒ１と内部回路３との間に
接続されている。
このような構成によれば、入力パッド２に例えば過大な
入力電流が印加されても入力保護回路１により適切に内
部回路３の保護を図ることができる。
入力電流が印加されても入力保護回路１により適切に内
部回路３の保護を図ることができる。
しかしながら、このような従来の入力保護回路にあって
は、入力保護回路１と内部回路３との間にプルアップ抵
抗Ｒ１あるいはプルダウン抵抗Ｒ２を接続する構成とな
っていたため、例えば第３図の入力保護回路１ではプル
アップ抵抗Ｒ１の値に対して入力保護抵抗Ｒ２の値を十
分に小さく回路３の初段インバータのスレッシッルド電
圧）とらないと、外部入力端子である入力パッド２に“
Ｌ”レベルの信号が入力されても内部回路３の初段イン
バータが反転せず、入力保護抵抗Ｒ１の値を大きくでき
ないという問題点があった。すなわち、内部回路３の入
力ＩＮには入力保護電圧Ｒ１とプルアンプ抵抗Ｒ２とに
より分圧された電圧が入力されるため、入力保護抵抗Ｒ
１の抵抗値はプルアップ抵抗Ｒ２の抵抗値の関係で決定
せざるを得ず、入力保護抵抗Ｒ１に入力保護に十分な大
きい抵抗値を設定することが困難であった。上記不具合
は第４図に示したプルダウン抵抗Ｒ３を有する入力保護
回路１にあっても全く同様である。
は、入力保護回路１と内部回路３との間にプルアップ抵
抗Ｒ１あるいはプルダウン抵抗Ｒ２を接続する構成とな
っていたため、例えば第３図の入力保護回路１ではプル
アップ抵抗Ｒ１の値に対して入力保護抵抗Ｒ２の値を十
分に小さく回路３の初段インバータのスレッシッルド電
圧）とらないと、外部入力端子である入力パッド２に“
Ｌ”レベルの信号が入力されても内部回路３の初段イン
バータが反転せず、入力保護抵抗Ｒ１の値を大きくでき
ないという問題点があった。すなわち、内部回路３の入
力ＩＮには入力保護電圧Ｒ１とプルアンプ抵抗Ｒ２とに
より分圧された電圧が入力されるため、入力保護抵抗Ｒ
１の抵抗値はプルアップ抵抗Ｒ２の抵抗値の関係で決定
せざるを得ず、入力保護抵抗Ｒ１に入力保護に十分な大
きい抵抗値を設定することが困難であった。上記不具合
は第４図に示したプルダウン抵抗Ｒ３を有する入力保護
回路１にあっても全く同様である。
そこで本発明は、入力保護抵抗の値をプルアンプ抵抗あ
るいはプルダウン抵抗の値に無関係に設定でき、有効な
入力保護を行うことが可能な入力保護回路を提供するこ
とを目的としている。
るいはプルダウン抵抗の値に無関係に設定でき、有効な
入力保護を行うことが可能な入力保護回路を提供するこ
とを目的としている。
本発明による入力保護回路は上記目的達成のため、外部
入力端子と内部回路との間に介挿された入力保護抵抗と
、一端が所定の電源に接続され、他端が該外部入力端子
と該入力保護抵抗との間に接続されたプルアンプあるい
はプルダウン抵抗と、を備えている。
入力端子と内部回路との間に介挿された入力保護抵抗と
、一端が所定の電源に接続され、他端が該外部入力端子
と該入力保護抵抗との間に接続されたプルアンプあるい
はプルダウン抵抗と、を備えている。
〔作用〕
本発明では、外部入力端子と内部回路との間に入力保護
抵抗が介挿され、プルアップあるいはプルダウン抵抗の
一端は電源端子に、他端は外部入力端子と入力保護抵抗
との間に接続される。
抵抗が介挿され、プルアップあるいはプルダウン抵抗の
一端は電源端子に、他端は外部入力端子と入力保護抵抗
との間に接続される。
したがって、入力保護抵抗とプルアップ（プルダウン）
抵抗とは分圧関係になくなるため、入力保護抵抗の値を
プルアップ（プルダウン）抵抗の値に無関係に設定する
ことができ、チップの保護が有効なものとなる。
抵抗とは分圧関係になくなるため、入力保護抵抗の値を
プルアップ（プルダウン）抵抗の値に無関係に設定する
ことができ、チップの保護が有効なものとなる。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る入力保護回路の一実施例を示
す図である０本実施例の説明にあたり、第３．４図に示
した従来例と同一構成部分には同一符号を付している。
す図である０本実施例の説明にあたり、第３．４図に示
した従来例と同一構成部分には同一符号を付している。
第１図はプルアンプ抵抗Ｒ２を有する入力保護回路であ
り、この図において、入力パッド２と内部回路３との間
に入力保護抵抗Ｒ１からなる入力保護回路１が接続され
るとともに、入力パッド２と入力保護回路１との間には
一端がＶＣＣに接続されたプルアンプ抵抗Ｒ２が接続さ
れる。一方、第２図はプルダウン抵抗Ｒ３を有する入力
保護回路であり、この図においても第１図の場合と同様
に入力バッド２と内部回路３との間に入力保護回路１が
接続されるとともに、入力パッド２と入力保護回路１と
の間には一端がＶＳｌ＋に接続されたプルダウン抵抗Ｒ
３が接続される。
り、この図において、入力パッド２と内部回路３との間
に入力保護抵抗Ｒ１からなる入力保護回路１が接続され
るとともに、入力パッド２と入力保護回路１との間には
一端がＶＣＣに接続されたプルアンプ抵抗Ｒ２が接続さ
れる。一方、第２図はプルダウン抵抗Ｒ３を有する入力
保護回路であり、この図においても第１図の場合と同様
に入力バッド２と内部回路３との間に入力保護回路１が
接続されるとともに、入力パッド２と入力保護回路１と
の間には一端がＶＳｌ＋に接続されたプルダウン抵抗Ｒ
３が接続される。
以上の構成において、入力バッド２に“Ｌ″レベル信号
が入力された場合、入力保護抵抗Ｒ１およびプルアップ
抵抗Ｒ２の値に関係なく、内部回路３には”Ｌ”レベル
の信号が入力される。したがって、入力保護抵抗Ｒ１の
抵抗値を自由に設定することができる。
が入力された場合、入力保護抵抗Ｒ１およびプルアップ
抵抗Ｒ２の値に関係なく、内部回路３には”Ｌ”レベル
の信号が入力される。したがって、入力保護抵抗Ｒ１の
抵抗値を自由に設定することができる。
また、第２図に示した一端がＶＳＳに接地されたプルダ
ウン抵抗Ｒ３の場合も同様のことが言える。
ウン抵抗Ｒ３の場合も同様のことが言える。
以上述べたように、本実施例によれば入力保護抵抗の値
をプルアップ（プルダウン）抵抗の値に関係な（大きく
設定できるため、チップ保護に実用上極めて有用である
。
をプルアップ（プルダウン）抵抗の値に関係な（大きく
設定できるため、チップ保護に実用上極めて有用である
。
第３．４図は従来の入力保護回路を示す図であり、
第３図はそのプルアップ抵抗Ｒ２を有する入力保護回路
の回路図、 第４図はそのプルダウン抵抗Ｒ３を有する入力保護回路
の回路図である。
の回路図、 第４図はそのプルダウン抵抗Ｒ３を有する入力保護回路
の回路図である。
本発明によれば、入力保護抵抗の値をプルアップ抵抗あ
るいはプルダウン抵抗の値に無関係に設定することがで
き、有効な入力保護を行うことができる。
るいはプルダウン抵抗の値に無関係に設定することがで
き、有効な入力保護を行うことができる。
第１．２図は本発明に係る入力保護回路の一実施例を示
す図であり、 第１図はそのプルアップ抵抗Ｒ２を有する入力保護回路
の回路図、 第２図はそのプルダウン抵抗Ｒ３を有する入力保護回路
の回路図、 １・・・・・・入力保護回路、 ２・・・・・・入力パッド（スト部入力端子）、３・・
・・・・内部回路、 Ｒ１・・・・・・入力保護抵抗、 Ｒ２・・・・・・プルアップ抵抗、 Ｒ３・・・・・・プルダウン抵抗、 Ｖｃｃ・・・−・・高電位側電源、 ＶＳＳ・・・・・・低電位側電源。 第 １ 図 第 図 従来例のプルアップ抵抗Ｒ２を有する入力保護回路の回
路図 第３図 従来例のプルダウン抵抗Ｒ３を有する人力保護回路の回
路図 第４図
す図であり、 第１図はそのプルアップ抵抗Ｒ２を有する入力保護回路
の回路図、 第２図はそのプルダウン抵抗Ｒ３を有する入力保護回路
の回路図、 １・・・・・・入力保護回路、 ２・・・・・・入力パッド（スト部入力端子）、３・・
・・・・内部回路、 Ｒ１・・・・・・入力保護抵抗、 Ｒ２・・・・・・プルアップ抵抗、 Ｒ３・・・・・・プルダウン抵抗、 Ｖｃｃ・・・−・・高電位側電源、 ＶＳＳ・・・・・・低電位側電源。 第 １ 図 第 図 従来例のプルアップ抵抗Ｒ２を有する入力保護回路の回
路図 第３図 従来例のプルダウン抵抗Ｒ３を有する人力保護回路の回
路図 第４図
Claims (1)
- 【特許請求の範囲】 外部入力端子と内部回路との間に介挿された入力保護抵
抗と、 一端が所定の電源に接続され、他端が該外部入力端子と
該入力保護抵抗との間に接続されたプルアップあるいは
プルダウン抵抗と、 を備えたことを特徴とする入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1215845A JPH0379120A (ja) | 1989-08-22 | 1989-08-22 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1215845A JPH0379120A (ja) | 1989-08-22 | 1989-08-22 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0379120A true JPH0379120A (ja) | 1991-04-04 |
Family
ID=16679224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1215845A Pending JPH0379120A (ja) | 1989-08-22 | 1989-08-22 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0379120A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06350429A (ja) * | 1993-06-04 | 1994-12-22 | Mitsubishi Electric Corp | 半導体集積回路の信号入出力回路 |
| JP2002360423A (ja) * | 2001-06-06 | 2002-12-17 | Minami Sangyo Kk | 調理器具およびこれを用いた調理方法 |
| JP2004173307A (ja) * | 2004-01-28 | 2004-06-17 | Renesas Technology Corp | 半導体集積回路の信号入出力回路 |
| EP1710914A1 (en) * | 2005-03-15 | 2006-10-11 | Fujitsu Limited | Input protection circuit |
| JP2014137272A (ja) * | 2013-01-16 | 2014-07-28 | Denso Corp | 電圧監視装置 |
| WO2019207980A1 (ja) * | 2018-04-26 | 2019-10-31 | 株式会社デンソー | アナログマルチプレクサ付き増幅回路 |
| JP2020031309A (ja) * | 2018-08-22 | 2020-02-27 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
-
1989
- 1989-08-22 JP JP1215845A patent/JPH0379120A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06350429A (ja) * | 1993-06-04 | 1994-12-22 | Mitsubishi Electric Corp | 半導体集積回路の信号入出力回路 |
| JP2002360423A (ja) * | 2001-06-06 | 2002-12-17 | Minami Sangyo Kk | 調理器具およびこれを用いた調理方法 |
| JP2004173307A (ja) * | 2004-01-28 | 2004-06-17 | Renesas Technology Corp | 半導体集積回路の信号入出力回路 |
| EP1710914A1 (en) * | 2005-03-15 | 2006-10-11 | Fujitsu Limited | Input protection circuit |
| KR100671861B1 (ko) * | 2005-03-15 | 2007-01-22 | 후지쯔 가부시끼가이샤 | 입력 보호 회로 |
| JP2014137272A (ja) * | 2013-01-16 | 2014-07-28 | Denso Corp | 電圧監視装置 |
| WO2019207980A1 (ja) * | 2018-04-26 | 2019-10-31 | 株式会社デンソー | アナログマルチプレクサ付き増幅回路 |
| JP2019193140A (ja) * | 2018-04-26 | 2019-10-31 | 株式会社デンソー | アナログマルチプレクサ付き増幅回路 |
| US11799464B2 (en) | 2018-04-26 | 2023-10-24 | Denso Corporation | Amplification circuit with analog multiplexer |
| JP2020031309A (ja) * | 2018-08-22 | 2020-02-27 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
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